JPS6272171A - 半導体メモリ - Google Patents

半導体メモリ

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JPS6272171A
JPS6272171A JP21287085A JP21287085A JPS6272171A JP S6272171 A JPS6272171 A JP S6272171A JP 21287085 A JP21287085 A JP 21287085A JP 21287085 A JP21287085 A JP 21287085A JP S6272171 A JPS6272171 A JP S6272171A
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JP
Japan
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gate
oxide film
floating gate
insulating film
film
Prior art date
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Pending
Application number
JP21287085A
Other languages
English (en)
Inventor
Toru Mochizuki
徹 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP21287085A priority Critical patent/JPS6272171A/ja
Publication of JPS6272171A publication Critical patent/JPS6272171A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリに関し、特にE(Erasabl
e)PROMなどの不揮発性メモリに係わる。
〔発明の技術的背景〕
従来、EFROMとしては、例えば第3図及び第4図に
示すものが知られている。なお、図は1セルのみを示し
、第3図はセルのチャネル長方向の断面図を、また第4
図はチャネル幅方向の断面図を示す。
図中の1は、P″″型シリコン基板である。この基板1
の表面には、フィールド酸化膜2が形成されている。こ
のフィールド酸化膜2で囲まれた前記基板1の素子領域
1aには、N十型のソース・ドレイン領域3.4が設け
られている。前記素子領域1a上には、多結晶シリコン
からなる浮遊ゲート5が第1のゲート酸化膜6を介して
前記フィールド酸化膜2上に延長して設けられている。
前記浮遊ゲート5上には、第2のゲート酸化[7を介し
て多結晶シリコンからなる制御ゲート8が設けられてい
る。前記浮遊ゲート5及び制御ゲート8の露出面には、
熱酸化膜9が設けられている。
なお、前記第1、第2のゲート酸化膜6.7は、多結晶
シリコンからなる浮遊ゲート5、制御ゲ−ト8を酸化し
て得られたものである。
〔背景技術の問題点〕
ところで、従来のEFROMにおいては、セルの浮遊ゲ
ート5へのホットエレクトロンの注入(I込み)、デー
タ保持特性は浮遊ゲート5と制御ゲート8間、及び浮遊
ゲート5と基板1間カップリング面積によって決定され
、カップリング面積比が大きいほど特性が良好となる。
そして、従来構造でカップリング面積比を大きくするた
めには、lf−遊ゲート5の面積を増大させるか、ある
いはl″¥遊ゲート5と制御ゲート8との間の第2のゲ
ート酸化膜7を薄膜化させることが必要となる。
しかし、前者の場合は、セル面積を増大させるため高集
積化に対し不利となる。また、後者の場合は、第2のゲ
ート酸化膜7の薄膜化はデバイスプロセスによって制限
されるため、極めて困難である。
〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、セル面積を
増大させることなくカップリング面積比を増大できる、
良好な特性を有する半導体メモリを提供することを目的
とする。
〔発明の概要〕
本発明は、上面に素子分離絶縁膜を有した第1導電型の
半導体基板と、前記基板及び素子分離絶縁膜に設けられ
た凹部と、前記凹部近傍の前記基板表面に設けられた第
2導電型の高濃度拡散層と、前記凹部に第1のゲート絶
縁膜を介して前記素子分離絶縁膜に延長して設けられた
浮遊ゲートと、この浮遊ゲート上に第2のゲート絶縁膜
を介して設けられた制御ゲートとを具備することを特徴
とし、もってセル面積を増大させることなくカップリン
グ面積比を増大させることを図ったものである。
〔発明の実施例〕
以下、本発明の実施例を図を参照して説明する。
実施例1 第1図(a)〜(d)及び第2図の製造方法を併記して
説明する。
(1)まず、比抵抗1oΩのP″″型のシリコン基板1
1上に、熱酸化により素子分離絶縁膜としての膜厚1p
のシリコン酸化膜(S i 02膜)12を形成した。
つづいて、この酸化膜12上に、四部形成予定部に対応
する部分に開口部13を有したレジストパターン14を
形成した。次に、このレジストパターン14をマスクと
して前記酸化膜12を反応性イオンエツチング(RIE
)により選択的にエツチングし、開口部12aを形成し
た(第1図(a)図示)。次いで、前記レジストパター
ン14を剥離した後、パターニングした酸化膜14をマ
スクとして前記基板11をRIEにより深さ約3pまで
エツチングして溝15を形成した(第1図(b)図示)
。ここで、前記酸化膜12の開口部12aと満15を総
称して凹部と呼ぶ。しかる後、溝15から露出する基板
11の表面に膜厚500人の第1のゲート酸化膜(第1
のゲート絶縁膜)16を形成した(第1図(b)図示)
(2)次に、LPCVD法により全面に膜厚0.4pの
多結晶シリコン膜(図示せず)を堆積した後、不純物を
ドープさせた。つづいて、多結晶シリコン膜を適宜パタ
ーニングし、前記溝15に前記酸化膜12の上端面まで
延長する多結晶シリコンからなる浮遊ゲート17を形成
した。次いで、この浮遊ゲート17の表面を酸化し、膜
厚600人の第2のゲート酸化膜(第2のゲート絶縁膜
)18を形成した(第1図(c)図示)。更に、LPC
VD法により全面に膜厚0.4−の多結晶シリコン膜を
堆積し、不純物をドープした後、RIHによりパターニ
ングし多結晶シリコンからなる制御ゲニト19を形成ル
た。しがる後、制御ゲート19をマスクとしてn型不純
物例えばヒ素を加速電圧40KeV、ドーズf:L5 
X 10” 個/コ2で前記基板11に導入し、N十型
のソース・ドレイン領域20,21を形成した。以下、
常法により、制御ゲート19の表面に熱酸化膜22を形
成し、ソース・ドレイン領域20,21とのコンタクト
孔図示せず)を形成し、このコンタクト孔にAノ配線を
行なって半導体メモリを製造した(第1図(d)及び第
2図図示)。ここで、第2図は第1図(d)の平面図で
ある。
本発明に係る半導体メモリは、第1図(d)及び第2図
に示す如く、P−型のシリコン基板11及び酸化膜12
に開口部12a及び溝15から構成される四部を設け、
ここ凹部を利用して第1のゲート酸化膜16を介して浮
遊ゲート17を、更にこの浮遊ゲート17上に第2のゲ
ート酸化膜18を介して制御ゲート19を設けた構造と
なっている。従って、本発明によれば、従来と比べ浮遊
ゲート17と制御ゲート19間の第2のゲート酸化膜1
8の面積を増大でき、もってセル面積を増大させること
なくカップリング面積比を増大できる。その結果、セル
の書込み特性、データ保持特性等を向上できる。
実施例2 第5図及び第6図を参照する。ここで、第6図は第5図
の平面図である。
本実施例2は、実施例1と比べ酸化膜12の開口部12
aの径が基板11の溝15の径に対しやや大きくなって
いる。この構造の半導体メモリによれば、実施例1と比
べ、第2のゲート酸化膜18の面積を増大してカップリ
ング面積比を増大できる。
なお、上記実施例では、EPROMに適用した場合につ
いて述べたが、これに限定されず、他の不揮発性メモリ
に同様に適用できる。
〔発明の効果〕
上詳述した如く本発明によれば、セル面積を増大させる
ことなくカップリング面積比を増大できる、セル特性の
良好な半導体メモリを提供できる。
【図面の簡単な説明】
第1図(a)〜(d)は本発明の実施例1に係るEPR
OMを製造工程順に示す断面図、第2図は第1図(d)
の平面図、第3図は従来のEFROMのチャネル長方向
の断面図、第4図は同EFROMのチャネル幅方向の断
面図、第5図は本発明の実施例2に係るEFROMの断
面図、第6図は第5図の平面図である。 11・・・P″″型のシリコン基板、12・・・シリコ
ン酸化膜、12a・・・開口部、15・・・溝、16・
・・第1のゲート酸化膜、17・・・浮遊ゲート、18
・・・第2のゲート酸化膜、19・・・制御ゲート、2
0・・・N+型のソース領域、21・・・N十型のドレ
イン領域、22・・・熱酸化膜。 出願人代理人 弁理士 鈴江武彦 第2図 第3図 F4図

Claims (2)

    【特許請求の範囲】
  1. (1)上面に素子分離絶縁膜を有した第1導電型の半導
    体基板と、前記基板及び素子分離絶縁膜に設けられた凹
    部と、前記凹部近傍の前記基板表面に設けられた第2導
    電型の高濃度拡散層と、前記凹部に第1のゲート絶縁膜
    を介して前記素子分離絶縁膜に延長して設けられた浮遊
    ゲートと、この浮遊ゲート上に第2のゲート絶縁膜を介
    して設けられた制御ゲートとを具備したことを特徴とす
    る半導体メモリ。
  2. (2)浮遊ゲート及び制御ゲートが夫々多結晶シリコン
    からなることを特徴とする特許請求の範囲第1項記載の
    半導体メモリ。
JP21287085A 1985-09-26 1985-09-26 半導体メモリ Pending JPS6272171A (ja)

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