JPH07120754B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07120754B2 JPH07120754B2 JP61245828A JP24582886A JPH07120754B2 JP H07120754 B2 JPH07120754 B2 JP H07120754B2 JP 61245828 A JP61245828 A JP 61245828A JP 24582886 A JP24582886 A JP 24582886A JP H07120754 B2 JPH07120754 B2 JP H07120754B2
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- Japan
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- groove
- oxidation resistant
- resistant film
- semiconductor device
- manufacturing
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に溝堀構造
を有する半導体装置の溝側面の加工方法に関するもので
ある。
を有する半導体装置の溝側面の加工方法に関するもので
ある。
［従来の技術］ 溝堀構造を有する半導体装置は、その表面積拡大機能の
利点から、特に大規模集積回路装置に多く用いられてき
ているが、その中でメモリセルにおけるキャパシタ増大
には一層有用である。
利点から、特に大規模集積回路装置に多く用いられてき
ているが、その中でメモリセルにおけるキャパシタ増大
には一層有用である。
第２図は、従来用いられているメモリセルの平面図であ
り、第３図はこのIII-III断面図である。
り、第３図はこのIII-III断面図である。
両図において、ｐ型基板13にトランジスタとしてソース
電極となるｎ型拡散層14およびドレイン電極となるｎ型
拡散層15が形成され、この間のチャンネル領域20となる
べき位置の上にゲート電極10が形成される。一方、キャ
パシタとして基板13に溝部11が形成され、その内部も含
めキャパシタ制御電極となるセルプレート12がキャパシ
タ制御絶縁膜16を介してｎ型拡散層15に対応して形成さ
れる。また、素子間の分離はｐ型基板13にボロン等を注
入して、素子間の分離特性を改善したチャンネルカット
領域18上に素子間分離酸化膜17を形成することによって
行なう。
電極となるｎ型拡散層14およびドレイン電極となるｎ型
拡散層15が形成され、この間のチャンネル領域20となる
べき位置の上にゲート電極10が形成される。一方、キャ
パシタとして基板13に溝部11が形成され、その内部も含
めキャパシタ制御電極となるセルプレート12がキャパシ
タ制御絶縁膜16を介してｎ型拡散層15に対応して形成さ
れる。また、素子間の分離はｐ型基板13にボロン等を注
入して、素子間の分離特性を改善したチャンネルカット
領域18上に素子間分離酸化膜17を形成することによって
行なう。
以上によって構成されたメモリセルの動作を以下、説明
する。
する。
ゲート電極10に所定以上の電圧を印加するとソース電極
となるｎ型拡散層14とドレイン電極となるｎ型拡散層15
との間にｎ型のチャンネル領域20が形成される。このチ
ャンネル領域20を介して、ビット線からｎ型拡散層14に
入った電荷をドレイン電極となるｎ型拡散層15に移動さ
せる。このとき、情報の記憶としてのこの電荷は、キャ
パシタを構成するセルプレート12、キャパシタ制御絶縁
膜16およびｎ型拡散層15の中のキャパシタ制御絶縁膜16
に蓄えられる。したがって、情報の記憶動作としては、
キャパシタ制御絶縁膜16の十分なキャパシタ容量の確保
が重要であるので、このキャパシタ容量を支配する表面
積を拡大するために溝部11が形成されているのである。
となるｎ型拡散層14とドレイン電極となるｎ型拡散層15
との間にｎ型のチャンネル領域20が形成される。このチ
ャンネル領域20を介して、ビット線からｎ型拡散層14に
入った電荷をドレイン電極となるｎ型拡散層15に移動さ
せる。このとき、情報の記憶としてのこの電荷は、キャ
パシタを構成するセルプレート12、キャパシタ制御絶縁
膜16およびｎ型拡散層15の中のキャパシタ制御絶縁膜16
に蓄えられる。したがって、情報の記憶動作としては、
キャパシタ制御絶縁膜16の十分なキャパシタ容量の確保
が重要であるので、このキャパシタ容量を支配する表面
積を拡大するために溝部11が形成されているのである。
第４図は従来用いられている他のメモリセルの平面図で
あり、第５図はこのV-V断面図である。
あり、第５図はこのV-V断面図である。
両図において、トランジスタ部は前述の第２図および第
３図の構成と同じであるが、キャパシタ部が異なる。す
なわち、キャパシタの周辺に逆台形断面形状を有した溝
部19を形成し、この溝部19の側面も含めて形成されたキ
ャパシタ制御絶縁膜16を介してセルプレート12が形成さ
れる。素子間の分離はｐ型基板13にボロン等の注入によ
って形成されたチャンネルカット領域18の上の溝部19の
底面に素子間分離酸化膜17を形成することによって行な
う。
３図の構成と同じであるが、キャパシタ部が異なる。す
なわち、キャパシタの周辺に逆台形断面形状を有した溝
部19を形成し、この溝部19の側面も含めて形成されたキ
ャパシタ制御絶縁膜16を介してセルプレート12が形成さ
れる。素子間の分離はｐ型基板13にボロン等の注入によ
って形成されたチャンネルカット領域18の上の溝部19の
底面に素子間分離酸化膜17を形成することによって行な
う。
以上によって構成されたメモリセルの溝部19の効用およ
び動作は前述のメモリセルと同様である。
び動作は前述のメモリセルと同様である。
［発明が解決しようとする問題点］ 前述のごとく、従来の溝堀構造を有するメモリセルとし
て代表的なものの実施例を説明した。この両者を比較す
ると、素子の微素化に伴ないより多くのキャパシタ面積
を得ることができ、しかも、溝の施工を利用して素子間
の分離を行なうことができるという点で、後者すなわち
第４図および第５図にて示したメモリセルの方が有利で
あるが、下記の問題点を有する。
て代表的なものの実施例を説明した。この両者を比較す
ると、素子の微素化に伴ないより多くのキャパシタ面積
を得ることができ、しかも、溝の施工を利用して素子間
の分離を行なうことができるという点で、後者すなわち
第４図および第５図にて示したメモリセルの方が有利で
あるが、下記の問題点を有する。
第６図は、第４図のVI-VI断面図であるが、溝部19はゲ
ート電極10下部にも連続して形成されるので、図のよう
な断面となる。溝部19の側面にはキャパシタ制御絶縁膜
16が同じく形成されるが、キャパシタ制御絶縁膜となる
セルプレート12にはゲート電極10の下部には形成されな
いので、絶縁体等よりなる充填物21が溝部19に充填され
る。ところが、記憶動作が働いてチャンネル領域20が導
通状態となったとき、キャパシタ制御絶縁膜16が薄いた
め、これを介して本来のキャパシタ制御絶縁膜に蓄えら
れるべき電荷の一部が、他方へリークし動作不良の誘因
ともなっていた。したがって、溝部のチャンネル領域20
側の側面（ゲート電極下部のみ）および底面にチャンネ
ルカット用の不純物の拡散または素子分離酸化膜の形成
が必要であるが、この形成が容易でなかった。
ート電極10下部にも連続して形成されるので、図のよう
な断面となる。溝部19の側面にはキャパシタ制御絶縁膜
16が同じく形成されるが、キャパシタ制御絶縁膜となる
セルプレート12にはゲート電極10の下部には形成されな
いので、絶縁体等よりなる充填物21が溝部19に充填され
る。ところが、記憶動作が働いてチャンネル領域20が導
通状態となったとき、キャパシタ制御絶縁膜16が薄いた
め、これを介して本来のキャパシタ制御絶縁膜に蓄えら
れるべき電荷の一部が、他方へリークし動作不良の誘因
ともなっていた。したがって、溝部のチャンネル領域20
側の側面（ゲート電極下部のみ）および底面にチャンネ
ルカット用の不純物の拡散または素子分離酸化膜の形成
が必要であるが、この形成が容易でなかった。
この発明はかかる問題点を解決するためになされたもの
で、溝部の片側の側面および底面のみ、不純物の拡散ま
たは酸化膜の形成が可能となる半導体装置の製造方法を
得ることを目的とする。
で、溝部の片側の側面および底面のみ、不純物の拡散ま
たは酸化膜の形成が可能となる半導体装置の製造方法を
得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体装置の製造方法は、基板上に耐酸
化性の膜を形成した後、所定の溝を掘り、さらに耐酸化
性の膜をパターニングしてから溝内部を拡大する。次
に、溝内部も含めて基板全体に耐酸化性の膜を形成し、
さらにその上にレジストを形成した後、このレジストを
異方性方向に除去して露出した耐酸化性膜を除去するの
である。
化性の膜を形成した後、所定の溝を掘り、さらに耐酸化
性の膜をパターニングしてから溝内部を拡大する。次
に、溝内部も含めて基板全体に耐酸化性の膜を形成し、
さらにその上にレジストを形成した後、このレジストを
異方性方向に除去して露出した耐酸化性膜を除去するの
である。
［作用］ 耐酸化性の膜を形成してから、溝内部を拡大すると溝部
に耐酸化性の膜の張り出しができるので、次の工程で形
成するこの張り出し部下の溝側面部の耐酸化性の膜は、
以降の除去が異方性であるため最後まで残り、溝側面部
に所望のマスクを形成できる。
に耐酸化性の膜の張り出しができるので、次の工程で形
成するこの張り出し部下の溝側面部の耐酸化性の膜は、
以降の除去が異方性であるため最後まで残り、溝側面部
に所望のマスクを形成できる。
したがって、これをマスクとして溝部の他の側面および
底面に、不純物を拡散または酸化膜を形成することがで
きる。
底面に、不純物を拡散または酸化膜を形成することがで
きる。
［実施例］ 第１図はこの発明の一実施例の製造工程を示す断面図で
ある。
ある。
以下、工程順に従って説明する。
第１図（ａ）において、シリコン基板３上に下敷酸化膜
２を形成し、さらにその上に耐酸化性マスクとしてたと
えば窒化シリコン膜１を形成した後、CVD法等で形成さ
れた窒化膜等のマスク（図示せず）を介して、所望の溝
４をエッチングにて形成する。
２を形成し、さらにその上に耐酸化性マスクとしてたと
えば窒化シリコン膜１を形成した後、CVD法等で形成さ
れた窒化膜等のマスク（図示せず）を介して、所望の溝
４をエッチングにて形成する。
次に溝４の内部を酸化してシリコン酸化膜５を形成（第
１図（ｂ）参照）した後、レジストを利用して窒化シリ
コン膜１のパターニングを行ない、所望の窒化シリコン
膜１のみを残す（第１図（ｃ）参照）。
１図（ｂ）参照）した後、レジストを利用して窒化シリ
コン膜１のパターニングを行ない、所望の窒化シリコン
膜１のみを残す（第１図（ｃ）参照）。
続いて、フッ酸液等によるケミカルエッチングを施すと
溝４の内部のシリコン酸化膜５および窒化シリコン膜が
除去された部分の下敷酸化膜２が除去されるので、残存
の窒化シリコン膜１はその一部が拡大された溝４に張り
出した状態となる（第１図（ｄ）参照）。
溝４の内部のシリコン酸化膜５および窒化シリコン膜が
除去された部分の下敷酸化膜２が除去されるので、残存
の窒化シリコン膜１はその一部が拡大された溝４に張り
出した状態となる（第１図（ｄ）参照）。
さらに、溝内部を含めシリコン基板３上に下敷酸化膜６
および窒化シリコン膜７を形成した後、全面にレジスト
８を塗布して（第１図（ｅ）参照）、これを反応性イオ
ンエッチング９にてエッチングするとレジスト８は溝内
部の窒化シリコン膜１の張り出し部下にのみ残る（第１
図（ｆ）参照）。
および窒化シリコン膜７を形成した後、全面にレジスト
８を塗布して（第１図（ｅ）参照）、これを反応性イオ
ンエッチング９にてエッチングするとレジスト８は溝内
部の窒化シリコン膜１の張り出し部下にのみ残る（第１
図（ｆ）参照）。
最後に、この状態から窒化シリコン膜７を除去すると残
存の窒化シリコン膜１と連続した溝側面部の窒化シリコ
ン膜を形成することができる（第１図（ｇ）参照）。
存の窒化シリコン膜１と連続した溝側面部の窒化シリコ
ン膜を形成することができる（第１図（ｇ）参照）。
したがって、この窒化シリコン膜をマスクとして、不純
物の拡散または素子間分離酸化膜の形成が所望の位置に
容易に実施できることになる。
物の拡散または素子間分離酸化膜の形成が所望の位置に
容易に実施できることになる。
なお、上記実施例では窒化シリコン膜の溝部への張り出
し形状とするために、溝内部を１度酸化しこれを除去す
る、いわゆる犠牲酸化の手法を用いたが、溝内部をウェ
ットまたはドライエッチング等の等方性エッチングによ
って、溝側面を拡大しても同様の効果を奏する。
し形状とするために、溝内部を１度酸化しこれを除去す
る、いわゆる犠牲酸化の手法を用いたが、溝内部をウェ
ットまたはドライエッチング等の等方性エッチングによ
って、溝側面を拡大しても同様の効果を奏する。
また、上記実施例ではレジストの除去を反応性イオンエ
ッチング法を用いて行なったが、レジストをポジ型レジ
ストとして露光技術によって、全面露光させてこれを除
去しても同様の効果を奏する。
ッチング法を用いて行なったが、レジストをポジ型レジ
ストとして露光技術によって、全面露光させてこれを除
去しても同様の効果を奏する。
さらに、上記実施例では窒化シリコン膜の形成前に下敷
酸化膜を形成しているが、これは境界部におけるストレ
ス緩和のためであり必ずしも必要ではない。
酸化膜を形成しているが、これは境界部におけるストレ
ス緩和のためであり必ずしも必要ではない。
ところで、上記実施例では、溝側面部および溝底面部へ
の不純物拡散または素子間分離酸化膜形成について述べ
たが、溝内部の所望面のエッチングによる加工について
利用できることは言うまでもない。
の不純物拡散または素子間分離酸化膜形成について述べ
たが、溝内部の所望面のエッチングによる加工について
利用できることは言うまでもない。
［発明の効果］ この発明は以上説明したとおり、溝の所望側面部に平面
部と連続的に耐酸化性の膜を形成でき、しかも平面部に
おける耐酸化性膜のパターニングによって同時に溝側面
部の膜の形成の有無を制御できるので、マスクとしての
利用効果は言うまでもなく、精度が良く、かつ、工程短
縮にも優れた製造方法となる効果がある。
部と連続的に耐酸化性の膜を形成でき、しかも平面部に
おける耐酸化性膜のパターニングによって同時に溝側面
部の膜の形成の有無を制御できるので、マスクとしての
利用効果は言うまでもなく、精度が良く、かつ、工程短
縮にも優れた製造方法となる効果がある。
第１図はこの発明の一実施例を示す工程断面図、第２図
は従来のメモリセルの平面図、第３図は第２図のIII-II
I断面図、第４図は従来の他のメモリセルの平面図、第
５図は第４図のV-V断面図、第６図は第４図のVI-VI断面
図である。 図において、１は窒化シリコン膜、２は下敷酸化膜、３
はシリコン基板、４は溝、５はシリコン酸化膜、６は下
敷酸化膜、７は窒化シリコン膜、８はレジスト、９は反
応性イオンエッチングである。 なお、各図中同一符号は同一または相当部分を示す。
は従来のメモリセルの平面図、第３図は第２図のIII-II
I断面図、第４図は従来の他のメモリセルの平面図、第
５図は第４図のV-V断面図、第６図は第４図のVI-VI断面
図である。 図において、１は窒化シリコン膜、２は下敷酸化膜、３
はシリコン基板、４は溝、５はシリコン酸化膜、６は下
敷酸化膜、７は窒化シリコン膜、８はレジスト、９は反
応性イオンエッチングである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (8)
- 【請求項１】溝堀構造を有する半導体装置の製造方法で
あって、 基板上に第１の耐酸化性膜を形成する工程と、 前記第１の耐酸化性膜を含み、前記基板に所望の溝を形
成する工程と、 前記第１の耐酸化性膜をパターニングする工程と、 前記パターニングされた第１の耐酸化性膜の一部を前記
溝に張り出すように前記溝の内面を拡大する工程と、 前記拡大された溝の内面および前記パターニングされた
第１の耐酸化性膜上に第２の耐酸化性膜を形成する工程
と、 前記第２の耐酸化性膜上にレジストを形成する工程と、 前記拡大された溝に張り出した前記パターニングされた
第１の耐酸化性膜の下部に形成されたレジストを除き、
前記レジストを除去する工程と、 露出された前記第２の耐酸化性膜を除去する工程とを備
え、 前記拡大された溝の側面に前記パターニングされた第１
の耐酸化性膜と連続に前記第２の耐酸化性膜を形成す
る、半導体装置の製造方法。 - 【請求項２】前記第１の耐酸化性膜および前記第２の耐
酸化性膜の形成は、薄い酸化膜を形成した後実施する、
特許請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記第１の耐酸化性膜および前記第２の耐
酸化性膜は、窒化膜である、特許請求の範囲第１項また
は第２項記載の半導体装置の製造方法。 - 【請求項４】前記溝の内面は、前記溝の内面を酸化して
酸化膜を形成した後、前記酸化膜を除去することによっ
て拡大する、特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項５】前記溝の内面は、等方性エッチングによっ
て拡大する、特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項６】前記レジストは、反応性イオンエッチング
（RIE）によって除去する、特許請求の範囲第１項記載
の半導体装置の製造方法。 - 【請求項７】前記レジストは、ポジ型レジストである、
特許請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項８】前記レジストは、露光技術によって除去す
る、特許請求の範囲第７項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245828A JPH07120754B2 (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245828A JPH07120754B2 (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399563A JPS6399563A (ja) | 1988-04-30 |
| JPH07120754B2 true JPH07120754B2 (ja) | 1995-12-20 |
Family
ID=17139458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245828A Expired - Lifetime JPH07120754B2 (ja) | 1986-10-15 | 1986-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120754B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3902701A1 (de) * | 1988-01-30 | 1989-08-10 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer halbleiteranordnung |
| JP2751524B2 (ja) * | 1990-02-19 | 1998-05-18 | 日産自動車株式会社 | エンジンマウントの支持構造 |
-
1986
- 1986-10-15 JP JP61245828A patent/JPH07120754B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6399563A (ja) | 1988-04-30 |
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