JP2964582B2 - Ｍｏｓ型不揮発性半導体記憶装置の製造方法 - Google Patents
Ｍｏｓ型不揮発性半導体記憶装置の製造方法Info
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- JP2964582B2 JP2964582B2 JP2215553A JP21555390A JP2964582B2 JP 2964582 B2 JP2964582 B2 JP 2964582B2 JP 2215553 A JP2215553 A JP 2215553A JP 21555390 A JP21555390 A JP 21555390A JP 2964582 B2 JP2964582 B2 JP 2964582B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型不揮発性半導体記憶装置の製造方法
に関し、得に、浮遊ゲート電極を有する記憶素子の製造
方法に関する。
に関し、得に、浮遊ゲート電極を有する記憶素子の製造
方法に関する。
従来、この種のMOS型不揮発性半導体記憶装置の製造
方法は第４図に示す様に、まず一導電型半導体基板201
上にパッド絶縁膜202として例えば300〜1000Åの厚さの
熱酸化膜を形成し、公知のフォトリソグラフィー技術を
用いて所定の領域のパッド絶縁膜202及び一導電型半導
体基板201の一部を順次除去して溝を形成し〔第４図
（ａ）〕、フォトレジスト204を除去した後に埋込み絶
縁膜205として例えば化学気相成長法により酸化膜を１
μｍ〜２μｍ程度形成し、800℃〜1000℃程度の熱処理
を行なって埋込み絶縁膜205をリフローして平坦化し
〔第４図（ｂ）〕、全面を例えば弗酸でエッチングして
一導電型半導体基板201の表面を露出させ〔第４図
（ｃ）〕、所定の領域に一導電型半導体基板201と反対
導電型の不純物，例えば砒素などをイオン注入法などに
より導入し、800℃〜1000℃程度の熱処理を行なった後
に第１のゲート絶縁膜208として，例えば熱酸化法によ
り100〜500Å程度形成し、所定の領域の第１のゲート絶
縁膜208を弗酸でエッチングして除去した後、第２のゲ
ート絶縁膜209として例えば熱酸化法により50〜150Å程
度形成し〔第４図（ｄ）〕、全面に不純物，例えば燐を
含有した第１の多結晶シリコン膜210を形成し、公知の
フォトリソグラフィー技術を用いて第１の多結晶シリコ
ン膜210をパターニングして浮遊ゲート電極210Aを形成
し〔第４図（ｅ）〕、全面に第３のゲート絶縁膜212と
して例えば熱酸化法により200〜1000Å程度形成し、続
いて第２の多結晶シリコン膜213を全面に形成し〔第４
図（ｆ）〕、第２の多結晶シリコン膜213を所定の領域
にのみ残す様にパターニングして制御ゲート電極213Aを
形成した後、に、一導電型半導体基板201と反対導電型
の不純物，例えば砒素などをイオン注入法などにより導
入し、800〜1000℃程度の熱処理を行なった後に全面に
層間絶縁膜214として化学気相成長法により酸化膜を500
0〜10000Å形成し、続いて、コンタクト孔218を形成し
配線電極215を例えばアルミで形成〔第４図（ｇ）〕し
ていた。
方法は第４図に示す様に、まず一導電型半導体基板201
上にパッド絶縁膜202として例えば300〜1000Åの厚さの
熱酸化膜を形成し、公知のフォトリソグラフィー技術を
用いて所定の領域のパッド絶縁膜202及び一導電型半導
体基板201の一部を順次除去して溝を形成し〔第４図
（ａ）〕、フォトレジスト204を除去した後に埋込み絶
縁膜205として例えば化学気相成長法により酸化膜を１
μｍ〜２μｍ程度形成し、800℃〜1000℃程度の熱処理
を行なって埋込み絶縁膜205をリフローして平坦化し
〔第４図（ｂ）〕、全面を例えば弗酸でエッチングして
一導電型半導体基板201の表面を露出させ〔第４図
（ｃ）〕、所定の領域に一導電型半導体基板201と反対
導電型の不純物，例えば砒素などをイオン注入法などに
より導入し、800℃〜1000℃程度の熱処理を行なった後
に第１のゲート絶縁膜208として，例えば熱酸化法によ
り100〜500Å程度形成し、所定の領域の第１のゲート絶
縁膜208を弗酸でエッチングして除去した後、第２のゲ
ート絶縁膜209として例えば熱酸化法により50〜150Å程
度形成し〔第４図（ｄ）〕、全面に不純物，例えば燐を
含有した第１の多結晶シリコン膜210を形成し、公知の
フォトリソグラフィー技術を用いて第１の多結晶シリコ
ン膜210をパターニングして浮遊ゲート電極210Aを形成
し〔第４図（ｅ）〕、全面に第３のゲート絶縁膜212と
して例えば熱酸化法により200〜1000Å程度形成し、続
いて第２の多結晶シリコン膜213を全面に形成し〔第４
図（ｆ）〕、第２の多結晶シリコン膜213を所定の領域
にのみ残す様にパターニングして制御ゲート電極213Aを
形成した後、に、一導電型半導体基板201と反対導電型
の不純物，例えば砒素などをイオン注入法などにより導
入し、800〜1000℃程度の熱処理を行なった後に全面に
層間絶縁膜214として化学気相成長法により酸化膜を500
0〜10000Å形成し、続いて、コンタクト孔218を形成し
配線電極215を例えばアルミで形成〔第４図（ｇ）〕し
ていた。
以上説明した従来のMOS不揮発性半導体記憶装置の製
造方法では、浮遊ゲート電極である第１の多結晶シリコ
ン膜と制御ゲート電極である第２の多結晶シリコン膜と
が平坦な片面のみで対向している為に、平面積が一定の
時はそれに対応した対向面積しか得られず対向面積を大
きくして素子性能を向上させる事が困難であった。
造方法では、浮遊ゲート電極である第１の多結晶シリコ
ン膜と制御ゲート電極である第２の多結晶シリコン膜と
が平坦な片面のみで対向している為に、平面積が一定の
時はそれに対応した対向面積しか得られず対向面積を大
きくして素子性能を向上させる事が困難であった。
本発明の浮遊ゲート電極を有するMOS型不揮発性半導
体記憶装置に於いて特に、一導電型半導体基板上にパッ
ド絶縁膜及びパッド多結晶シリコン膜を順次形成する工
程と、公知のフォトリソグラフィー技術を用いて所定の
領域のパッド多結晶シリコン膜及びパッド絶縁膜及び一
導電型半導体基板の一部を除去して一導電型半導体基板
に溝を形成する工程と、全面に溝が全て埋まらない膜厚
の第１の埋込み絶縁膜を形成する工程と、全面に溝を全
て埋める膜厚の第２の埋込み絶縁膜を形成する工程と、
第１の埋込み絶縁膜の表面が露出する迄全面をエッチバ
ックする工程と、パッド多結晶シリコン膜の表面が露出
する迄第１の埋込み絶縁膜を選択的にエッチバックする
工程と、全面に不純物を含有した第１の多結晶シリコン
膜を形成する工程と、パッド絶縁膜が露出する迄全面を
エッチバックして、第２の埋込み絶縁膜の側壁にのみ第
１の多結晶シリコン膜を形成する工程と、所定の領域に
一導電型半導体基板と反対導電型の不純物を導入する工
程と、パッド絶縁膜を選択的に除去した後に第１のゲー
ト絶縁膜を形成する工程と、所定の領域の第１のゲート
絶縁膜を除去して第２のゲート絶縁膜を形成する工程
と、全面に不純物を含有した第２の多結晶シリコン膜を
形成した後に所定の領域以外の第２の多結晶シリコン膜
及び第１のゲート絶縁膜を除去する工程と、第３のゲー
ト絶縁膜を形成した後に第１の多結晶シリコン膜上の所
定の領域の第３のゲート絶縁膜を除去し全面に不純物を
含有した第３の多結晶シリコン膜を形成する工程とを有
している。
体記憶装置に於いて特に、一導電型半導体基板上にパッ
ド絶縁膜及びパッド多結晶シリコン膜を順次形成する工
程と、公知のフォトリソグラフィー技術を用いて所定の
領域のパッド多結晶シリコン膜及びパッド絶縁膜及び一
導電型半導体基板の一部を除去して一導電型半導体基板
に溝を形成する工程と、全面に溝が全て埋まらない膜厚
の第１の埋込み絶縁膜を形成する工程と、全面に溝を全
て埋める膜厚の第２の埋込み絶縁膜を形成する工程と、
第１の埋込み絶縁膜の表面が露出する迄全面をエッチバ
ックする工程と、パッド多結晶シリコン膜の表面が露出
する迄第１の埋込み絶縁膜を選択的にエッチバックする
工程と、全面に不純物を含有した第１の多結晶シリコン
膜を形成する工程と、パッド絶縁膜が露出する迄全面を
エッチバックして、第２の埋込み絶縁膜の側壁にのみ第
１の多結晶シリコン膜を形成する工程と、所定の領域に
一導電型半導体基板と反対導電型の不純物を導入する工
程と、パッド絶縁膜を選択的に除去した後に第１のゲー
ト絶縁膜を形成する工程と、所定の領域の第１のゲート
絶縁膜を除去して第２のゲート絶縁膜を形成する工程
と、全面に不純物を含有した第２の多結晶シリコン膜を
形成した後に所定の領域以外の第２の多結晶シリコン膜
及び第１のゲート絶縁膜を除去する工程と、第３のゲー
ト絶縁膜を形成した後に第１の多結晶シリコン膜上の所
定の領域の第３のゲート絶縁膜を除去し全面に不純物を
含有した第３の多結晶シリコン膜を形成する工程とを有
している。
本発明は、浮遊ゲート電極となる第２の多結晶シリコ
ン膜が、制御ゲート電極となる第１の多結晶シリコン膜
及び第３の多結晶シリコン膜とに挟まれた構成と成って
いる為に、浮遊ゲート電極と制御ゲート電極との対向面
積が増大しており、素子の動作スピードが改善されてい
る。
ン膜が、制御ゲート電極となる第１の多結晶シリコン膜
及び第３の多結晶シリコン膜とに挟まれた構成と成って
いる為に、浮遊ゲート電極と制御ゲート電極との対向面
積が増大しており、素子の動作スピードが改善されてい
る。
即ち、第５図に示すように、同一の時間Ｔであれば従
来例よりも大きなしきい値電圧VTの変化を示し、同一の
しきい値電圧VTであれば従来例よりも短時間で実現でき
る。
来例よりも大きなしきい値電圧VTの変化を示し、同一の
しきい値電圧VTであれば従来例よりも短時間で実現でき
る。
次に本発明について図面を参照して説明する。第１図
（ａ）〜（ｊ）は本発明の第１の実施例の断面図であ
る。
（ａ）〜（ｊ）は本発明の第１の実施例の断面図であ
る。
まず、一導電型半導体基板101上にパッド絶縁膜102と
して例えば300〜1000Å程度の厚さの熱酸化膜を形成
し、パッド多結晶シリコン103として例えば500〜2000Å
程度の多結晶シリコン膜を形成し、公知のフォトリソグ
ラフィー技術を用いて所定の領域のパッド多結晶シリコ
ン膜103及びパッド絶縁膜102及び一導電型半導体基板10
1の一部を順次除去して溝を形成し〔第１図（ａ）〕、
フォトレジスト104を除去した後に第１の埋込み絶縁膜1
05として例えば化学気相成長法により酸化膜を2000〜10
000Å程度形成し、続いて第２の埋込み絶縁膜106として
例えば化学気相成長法により窒化膜を1000〜5000Å程度
形成し〔第１図（ｂ）〕、第１の埋込み絶縁膜105の表
面が露出する迄全面をエッチバックし、続いてパッド多
結晶シリコン膜103が露出する迄第１の埋込み絶縁膜105
を選択的にエッチングし〔第１図（ｃ）〕、全面に不純
物、例えば燐を含有した第１の多結晶シリコン膜107を
形成し〔第１図（ｄ）〕、パッド絶縁膜102が露出する
迄全面の第１の多結晶シリコン膜107及びパッド多結晶
シリコン膜103をエッチング除去し、第２の埋込み絶縁
膜106の側壁にのみ第１の多結晶シリコン膜107を残して
第１の制御ゲート電極107Aとし〔第１図（ｅ）〕、所定
の領域に一導電型半導体基板101と反対導電型の不純物
例えば砒素などをイオン注入法などにより導入し、800
℃〜1000℃程度の熱処理を行なった後に第１のゲート絶
縁膜108として例えば熱酸化法により100〜500Å程度形
成し、所定の領域の第１のゲート絶縁膜108を弗酸でエ
ッチング除去した後、第２のゲート絶縁膜109として例
えば熱酸化法により50〜150Å程度形成し〔第１図
（ｆ）〕、全面に不純物，例えば燐を含有した第２の多
結晶シリコン膜110を形成し〔第１図（ｇ）〕、フォト
リソグラフィー技術を用いて第２の多結晶シリコン膜11
0をパターニングして浮遊ゲート電極110Aを形成し〔第
１図（ｈ）〕、フォトレジスト111を除去した後に、一
導電型半導体基板101の表面が露出する迄全面を酸化膜
エッチに晒して第１のゲート絶縁膜108を除去し、第３
のゲート絶縁膜112として例えば熱酸化法により100〜50
0Å程度形成し、第１の制御ゲート電極107A上の所定の
領域の第３のゲート絶縁膜112を除去した後に、全面に
不純物例えば燐を含有した第３の多結晶シリコン膜113
を形成し〔第１図（ｉ）〕、第３の多結晶シリコン膜11
3をパターニングして第２の制御ゲート電極113Aを形成
した後に、一導電型半導体基板101と反対導電型の不純
物，例えば砒素を所定の領域にイオン注入法などにより
導入し、800℃〜1000℃の熱処理を行った後に、全面に
層間絶縁膜114として化学気相成長法による酸化膜を500
0〜10000Å形成し、続いてコンタクト孔118を形成し、
配線電極115を例えばアルミで形成する〔第１図
（ｊ）〕。
して例えば300〜1000Å程度の厚さの熱酸化膜を形成
し、パッド多結晶シリコン103として例えば500〜2000Å
程度の多結晶シリコン膜を形成し、公知のフォトリソグ
ラフィー技術を用いて所定の領域のパッド多結晶シリコ
ン膜103及びパッド絶縁膜102及び一導電型半導体基板10
1の一部を順次除去して溝を形成し〔第１図（ａ）〕、
フォトレジスト104を除去した後に第１の埋込み絶縁膜1
05として例えば化学気相成長法により酸化膜を2000〜10
000Å程度形成し、続いて第２の埋込み絶縁膜106として
例えば化学気相成長法により窒化膜を1000〜5000Å程度
形成し〔第１図（ｂ）〕、第１の埋込み絶縁膜105の表
面が露出する迄全面をエッチバックし、続いてパッド多
結晶シリコン膜103が露出する迄第１の埋込み絶縁膜105
を選択的にエッチングし〔第１図（ｃ）〕、全面に不純
物、例えば燐を含有した第１の多結晶シリコン膜107を
形成し〔第１図（ｄ）〕、パッド絶縁膜102が露出する
迄全面の第１の多結晶シリコン膜107及びパッド多結晶
シリコン膜103をエッチング除去し、第２の埋込み絶縁
膜106の側壁にのみ第１の多結晶シリコン膜107を残して
第１の制御ゲート電極107Aとし〔第１図（ｅ）〕、所定
の領域に一導電型半導体基板101と反対導電型の不純物
例えば砒素などをイオン注入法などにより導入し、800
℃〜1000℃程度の熱処理を行なった後に第１のゲート絶
縁膜108として例えば熱酸化法により100〜500Å程度形
成し、所定の領域の第１のゲート絶縁膜108を弗酸でエ
ッチング除去した後、第２のゲート絶縁膜109として例
えば熱酸化法により50〜150Å程度形成し〔第１図
（ｆ）〕、全面に不純物，例えば燐を含有した第２の多
結晶シリコン膜110を形成し〔第１図（ｇ）〕、フォト
リソグラフィー技術を用いて第２の多結晶シリコン膜11
0をパターニングして浮遊ゲート電極110Aを形成し〔第
１図（ｈ）〕、フォトレジスト111を除去した後に、一
導電型半導体基板101の表面が露出する迄全面を酸化膜
エッチに晒して第１のゲート絶縁膜108を除去し、第３
のゲート絶縁膜112として例えば熱酸化法により100〜50
0Å程度形成し、第１の制御ゲート電極107A上の所定の
領域の第３のゲート絶縁膜112を除去した後に、全面に
不純物例えば燐を含有した第３の多結晶シリコン膜113
を形成し〔第１図（ｉ）〕、第３の多結晶シリコン膜11
3をパターニングして第２の制御ゲート電極113Aを形成
した後に、一導電型半導体基板101と反対導電型の不純
物，例えば砒素を所定の領域にイオン注入法などにより
導入し、800℃〜1000℃の熱処理を行った後に、全面に
層間絶縁膜114として化学気相成長法による酸化膜を500
0〜10000Å形成し、続いてコンタクト孔118を形成し、
配線電極115を例えばアルミで形成する〔第１図
（ｊ）〕。
特に本発明に於いては、第１の制御ゲート電極107Aが
フォトリソグラフィー技術を用いず素子分離領域に自己
整合的に形成されており〔第１図（ｅ）〕、この第１の
制御ゲート電極107Aと第２の制御ゲート電極113Aとが第
１コンタクト119で接続されている〔第２図（ａ），
（ｃ）〕。また、第１の制御ゲート電極107Aの第２の制
御ゲート電極113Aに覆われていない部分は、第２の制御
ゲート電極113Aの形成される時点で除去される〔第２図
（ｂ），（ｄ）〕。
フォトリソグラフィー技術を用いず素子分離領域に自己
整合的に形成されており〔第１図（ｅ）〕、この第１の
制御ゲート電極107Aと第２の制御ゲート電極113Aとが第
１コンタクト119で接続されている〔第２図（ａ），
（ｃ）〕。また、第１の制御ゲート電極107Aの第２の制
御ゲート電極113Aに覆われていない部分は、第２の制御
ゲート電極113Aの形成される時点で除去される〔第２図
（ｂ），（ｄ）〕。
第３図（ａ）〜（ｃ）は本発明の第２の実施例の断面
図である。第３図においては、120は第２のパッド絶縁
膜であり、パッド多結晶シリコン膜103上に形成され
る。第２のパッド絶縁膜120の膜厚ｄは、第１の埋込絶
縁膜105の膜厚d1が溝の幅Ｗに制限されるのとは異な
り、溝の幅Ｗとは関係なく自由に決定出来る。この為、
本実施例では第２の埋込み絶縁膜106の高さＨ（＝d1＋
ｄ）を自由に決定する事が出来、従って、浮遊ゲート電
極と制御ゲート電極との対向面積から決定される素子の
性能が自由自在となる利点が生ずる。
図である。第３図においては、120は第２のパッド絶縁
膜であり、パッド多結晶シリコン膜103上に形成され
る。第２のパッド絶縁膜120の膜厚ｄは、第１の埋込絶
縁膜105の膜厚d1が溝の幅Ｗに制限されるのとは異な
り、溝の幅Ｗとは関係なく自由に決定出来る。この為、
本実施例では第２の埋込み絶縁膜106の高さＨ（＝d1＋
ｄ）を自由に決定する事が出来、従って、浮遊ゲート電
極と制御ゲート電極との対向面積から決定される素子の
性能が自由自在となる利点が生ずる。
以上説明した様に本発明は、第２の多結晶シリコン膜
からなる浮遊ゲート電極が、第１の多結晶シリコン膜か
らなる第１の制御ゲート電極，及び第３の多結晶シリコ
ン膜からなる第２の制御ゲート電極により挟まれた構成
に成っている為、従来と同じ平面積の場合には浮遊ゲー
ト電極と制御ゲート電極との間の対向面積が大きくな
り、素子性能が改善されるという効果を有する。具体的
には第５図に示す様に、従来と同じ占有面積であれば、
有る時間Ｔでのしきい値電圧値は従来より大きくなり、
また或るしきい値電圧値に達する迄の時間は短かくな
り、即ち、素子の動作スピードが速くなった事を示して
いる。
からなる浮遊ゲート電極が、第１の多結晶シリコン膜か
らなる第１の制御ゲート電極，及び第３の多結晶シリコ
ン膜からなる第２の制御ゲート電極により挟まれた構成
に成っている為、従来と同じ平面積の場合には浮遊ゲー
ト電極と制御ゲート電極との間の対向面積が大きくな
り、素子性能が改善されるという効果を有する。具体的
には第５図に示す様に、従来と同じ占有面積であれば、
有る時間Ｔでのしきい値電圧値は従来より大きくなり、
また或るしきい値電圧値に達する迄の時間は短かくな
り、即ち、素子の動作スピードが速くなった事を示して
いる。
また、対向面積を大きくする為に形成した第１の制御
ゲート電極は素子分離領域に対して自己整合的に形成さ
れるので、位置合せずれを見込んだ余裕は必要なく、第
１の制御ゲート電極を用いた為に素子の占有面積が増大
すると言う逆効果は無い。
ゲート電極は素子分離領域に対して自己整合的に形成さ
れるので、位置合せずれを見込んだ余裕は必要なく、第
１の制御ゲート電極を用いた為に素子の占有面積が増大
すると言う逆効果は無い。
第１図（ａ）〜（ｊ）は本発明の第１の実施例の断面
図、第２図（ａ）は本発明の第１の実施例の平面図、第
２図（ｂ），（ｃ），（ｄ）は第２図（ａ）のＢ−
Ｂ′,C−Ｃ′,D−Ｄ′断面図、第３図（ａ）〜（ｃ）は
本発明の第２の実施例の工程順の断面図、第４図（ａ）
〜（ｇ）は従来のMOS型不揮発性半導体記憶装置の製造
方法を示す工程順の断面図、第５図は本発明の第１の実
施例の効果を説明するためのグラフである。 101,201……一導電型半導体基板、 102,202……パッド絶縁膜、 103……パッド多結晶シリコン膜、 104,111,204,211……フォトレジスト、 105……第１の埋込み絶縁膜、 106……第２の埋込み絶縁膜、 107,210……第１の多結晶シリコン膜、 107A……第１の制御ゲート電極、 108,208……第１のゲート電極、 109,209……第２のゲート絶縁膜、 110,213……第２の多結晶シリコン膜、 110A,210A……浮遊ゲート電極、 112,212……第３のゲート絶縁膜、 113……第３の多結晶シリコン膜、 113A……第２の制御ゲート電極、 114,214……層間絶縁膜、 115,215……配線電極、 116,216……拡散層、 118……第１コンタクト、 119……第２コンタクト、 120……第３のパッド絶縁膜、 205……埋込み絶縁膜、 213A……制御ゲート電極。
図、第２図（ａ）は本発明の第１の実施例の平面図、第
２図（ｂ），（ｃ），（ｄ）は第２図（ａ）のＢ−
Ｂ′,C−Ｃ′,D−Ｄ′断面図、第３図（ａ）〜（ｃ）は
本発明の第２の実施例の工程順の断面図、第４図（ａ）
〜（ｇ）は従来のMOS型不揮発性半導体記憶装置の製造
方法を示す工程順の断面図、第５図は本発明の第１の実
施例の効果を説明するためのグラフである。 101,201……一導電型半導体基板、 102,202……パッド絶縁膜、 103……パッド多結晶シリコン膜、 104,111,204,211……フォトレジスト、 105……第１の埋込み絶縁膜、 106……第２の埋込み絶縁膜、 107,210……第１の多結晶シリコン膜、 107A……第１の制御ゲート電極、 108,208……第１のゲート電極、 109,209……第２のゲート絶縁膜、 110,213……第２の多結晶シリコン膜、 110A,210A……浮遊ゲート電極、 112,212……第３のゲート絶縁膜、 113……第３の多結晶シリコン膜、 113A……第２の制御ゲート電極、 114,214……層間絶縁膜、 115,215……配線電極、 116,216……拡散層、 118……第１コンタクト、 119……第２コンタクト、 120……第３のパッド絶縁膜、 205……埋込み絶縁膜、 213A……制御ゲート電極。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】浮遊ゲート電極を有するMOS型不揮発性半
導体記憶装置に於いて、一導電型半導体基板上にパッド
絶縁膜及びパッド多結晶シリコン膜を順次形成する工程
と、公知のフォトリソグラフィー技術を用いて所定の領
域の前記パッド多結晶シリコン膜及び前記パッド絶縁膜
及び前記一導電型半導体基板の一部を除去して前記一導
電型半導体基板に溝を形成する工程と、全面に前記溝が
全て埋まらない膜厚の第１の埋込み絶縁膜を形成する工
程と、全面に前記溝を全て埋める膜厚の第２の埋込み絶
縁膜を形成する工程と、前記第１の埋込み絶縁膜の表面
が露出する迄全面をエッチバックする工程と、前記パッ
ド多結晶シリコン膜の表面が露出する迄前記第１の埋込
み絶縁膜を選択的にエッチバックする工程と、全面に不
純物を含有した第１の多結晶シリコン膜を形成する工程
と、前記パッド絶縁膜が露出する迄全面をエッチバック
して前記第２の埋込み絶縁膜の側壁にのみ前記第１の多
結晶シリコン膜を形成する工程と、所定の領域に前記一
導電型半導体基板と反対導電型の不純物を導入する工程
と、前記パッド絶縁膜を選択的に除去した後に第１のゲ
ート絶縁膜を形成する工程と、所定の領域の前記第１の
ゲート絶縁膜を除去して第２のゲート絶縁膜を形成する
工程と、全面に不純物を含有した第２の多結晶シリコン
膜を形成した後に所定の領域以外の前記第２の多結晶シ
リコン膜及び前記第１のゲート絶縁膜を除去する工程
と、第３のゲート絶縁膜を形成した後に前記第１の多結
晶シリコン膜上の所定の領域の前記第３のゲート絶縁膜
を除去し全面に不純物を含有した第３の多結晶シリコン
膜を形成する工程とを有することを特徴とするMOS型不
揮発性半導体記憶装置の製造方法。 - 【請求項２】一導電型半導体基板上にパッド絶縁膜及び
パッド多結晶シリコン膜を順次形成した後に更に第２の
パッド絶縁膜を形成する工程とを有することを特徴とす
る請求項１記載のMOS型不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215553A JP2964582B2 (ja) | 1990-08-15 | 1990-08-15 | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215553A JP2964582B2 (ja) | 1990-08-15 | 1990-08-15 | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497571A JPH0497571A (ja) | 1992-03-30 |
| JP2964582B2 true JP2964582B2 (ja) | 1999-10-18 |
Family
ID=16674337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215553A Expired - Lifetime JP2964582B2 (ja) | 1990-08-15 | 1990-08-15 | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964582B2 (ja) |
-
1990
- 1990-08-15 JP JP2215553A patent/JP2964582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0497571A (ja) | 1992-03-30 |
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