JPH10321822A - 半導体素子の構造並びに製造方法 - Google Patents

半導体素子の構造並びに製造方法

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JPH10321822A
JPH10321822A JP9313254A JP31325497A JPH10321822A JP H10321822 A JPH10321822 A JP H10321822A JP 9313254 A JP9313254 A JP 9313254A JP 31325497 A JP31325497 A JP 31325497A JP H10321822 A JPH10321822 A JP H10321822A
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JP
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insulating layer
polysilicon
layer
trench
semiconductor substrate
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JP9313254A
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Jon Baku Un
ウン・ジョン・バク
Chol I Shon
ション・チョル・イ
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SK Hynix Inc
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LG Semicon Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

(57)【要約】 【課題】 ビットラインの抵抗を減少させ、かつ接合キ
ャパシタンスを最小にして素子の信頼性を向上させた半
導体素子の構造並びに製造方法を提供する。 【解決手段】 基板の所定領域に形成させたトレンチ
と、トレンチの底部に形成されるとともに内側にリセス
を有する絶縁層と、トレンチ内のその絶縁層上に一部が
リセス内に入れられて形成されるポリシリコン層と、半
導体基板のポリシリコン層が接触している両側の部分に
形成されるソース／ドレイン領域と、絶縁層を介在させ
て半導体基板上に形成されたゲートとを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に素子のソース／ドレインを工程の初期
にポリシリコンを用いて形成させて、ビットラインの抵
抗を減少させ、かつ接合キャパシタンスを最小にして素
子の信頼性を向上させることができる半導体素子の構造
及び製造方法に関する。
【０００２】
【従来の技術】一般に、フラッシュＥＥＰＲＯＭセル或
いはマスクＲＯＭセルで使われる埋込Ｎ+ （以下、ＢＮ
+ 層という）は、仮想グラウンドが可能であり、コンタ
クトの数を減少させてチップのサイズを減少させる利点
がある。この種のＢＮ+ 層を使用する素子は、工程の最
後の段階でソース領域とドレイン領域を形成するのが一
般的である。
【０００３】以下、従来の半導体素子の製造方法を添付
図１に基づき説明する。図１ａに示すように、半導体基
板１１又はｐウェル上にフォトレジスト１３を塗布す
る。フォトレジスト１３を単独で直接塗布する代わり
に、絶縁膜を堆積した後、その上にフォトレジストを塗
布してもよい。
【０００４】図１ｂに示すように、ＢＮ+ 層を形成する
領域のフォトレジスト１３を露光及び現像工程で選択的
に除去して半導体基板１１の所定部分を露出させる。そ
のフォトレジスト１３をマスクに用いて、露出された半
導体基板１１に高濃度Ｎ+ 不純物をイオン注入する。そ
して、図１ｃに示すように、フォトレジスト１３を取り
除いた後、熱処理工程を行うと、半導体基板１１上にゲ
ート酸化膜１５が成長するとともに、ＢＮ+層１７が形
成される。このＢＮ+ 層１７は、素子のソース及びドレ
イン領域として使用される。このＢＮ+ 層１７にはゲー
ト酸化膜１５が厚く成長するが、これは下部のＢＮ+ 層
の不純物濃度が大きいからである。
【０００５】このような従来の半導体素子の製造方法に
よれば、ソース／ドレイン領域を素子の製造工程の初期
に形成し、垂直方向にゲート電極を形成することによ
り、仮想グラウンドを可能にするだけでなく、セル内の
コンタクトの数を最小化してチップの面積を減少させる
のに効果的である。
【０００６】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体素子の製造方法は、ＢＮ+ 層に連結される
ビットラインが、ＢＮ+ 層の抵抗によってビットライン
に印加される電圧が減少するという問題があった。ま
た、ＢＮ+ 層と半導体基板との接合面積が増加し、半導
体基板との接合面に形成される接合キャパシタンスが増
加するため、素子のスピードを低下させるという問題も
あった。
【０００７】本発明は、上記した問題点を解決するため
になされたもので、ビットラインの抵抗を減少させ、接
合キャパシタンスを最小にして、素子の信頼性を向上す
ることができる半導体素子の製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成する本
発明の半導体素子の構造は、ＢＮ+ 層に代えてこの部分
を不純物がドープされたポリシリコンとし、これをソー
ス／ドレインとして使用することを特徴とするものであ
る。より具体的には、基板の所定領域に形成させたトレ
ンチと、トレンチの底部に形成されるとともに内側にリ
セスを有する絶縁層と、トレンチ内のその絶縁層上に一
部がリセス内に入れられて形成されるポリシリコン層
と、半導体基板のポリシリコン層が接触している両側の
部分に形成されるソース／ドレイン領域と、絶縁層を介
在させて半導体基板上に形成されたゲートとを有する。
本発明の半導体素子の製造方法は、半導体基板の所定の
部分にトレンチを形成し、トレンチ内にリセスを形成さ
せた絶縁層を形成させ、その絶縁層の上に不純物がドー
プされた第１ポリシリコンを形成し、第１ポリシリコン
から不純物を拡散させてトレンチの両側にソース／ドレ
イン領域を形成し、その全面に第２ポリシリコンを堆積
した後、パターニングしてゲートを形成する。
【０００９】本発明は、ＢＮ+ 層の代わりにトレンチ内
に配置したポリシリコンを使用することにより、ビット
ラインの抵抗を減少させることができ、半導体基板とＢ
Ｎ+層として使われるポリシリコンとの接合面を最小に
して接合キャパシタンスを減少させたものである。この
ような本発明は、フラッシュメモリ、マスクＲＯＭ、Ｅ
ＥＰＲＯＭなどの高速の特性を必要とする半導体素子に
幅広く適用することができる。
【００１０】
【発明の実施の形態】以下、本発明実施形態の半導体素
子の構造並びに製造方法を添付図面に基づき説明する。
図２は、本実施形態による半導体素子の構造断面図であ
る。図２に示すように、本実施形態の半導体素子は、基
板の所定領域にトレンチ２３を形成させ、その底の部分
にリセスを有する絶縁層２５を形成させ、トレンチ内の
その絶縁層２５上に不純物がドープされたポリシリコン
層２９を形成させてある。このポリシリコン層２９は大
部分を絶縁層２５のリセス内に収め、基板と直接接触す
る箇所を極力少なくしている。すなわち、図示のように
ポリシリコン層２９は絶縁層２５のリセスによって上側
の部分の側面だけが半導体基板と接触するようになる。
ポリシリコン層２９の半導体基板に接触している両端部
に、それに接して、ポリシリコン層の不純物が拡散され
て形成されるソース／ドレイン領域Ｓ、Ｄが形成され
る。図示のように、このソース／ドレイン領域Ｓ、Ｄは
ポリシリコン層２９の半導体基板に接している部分から
基板表面にかけて形成される。半導体基板の表面、ポリ
シリコン層の部分を含めてゲート絶縁膜３１が形成され
ている。このゲート絶縁膜３１は図示のように、ポリシ
リコン層２９の部分では厚く形成される。後述のよう
に、ポリシリコン層２９の不純物のせいである。その厚
くされたゲート絶縁膜からソース領域にかけてフローテ
ィングゲート３３が形成されている。このフローティン
グゲート３３を形成させた基板の上にさらに、絶縁層３
５の上にコントロールゲート３７、さらに絶縁層２９を
介してその上に消去ゲート４１が形成されている。コン
トロールゲート３７、消去ゲート４１ともポリシリコン
で形成されている。
【００１１】次に、このような本実施形態の半導体素子
の製造方法について説明する。本実施形態はフラッシュ
ＥＥＰＲＯＭを一例に取って半導体素子の製造方法を説
明する。図３〜６は、本実施形態の半導体素子の製造方
法を説明するための工程断面図である。半導体基板１１
上にパッド酸化膜１９を成長させた後、全面に第１絶縁
層２１を形成する。この第１絶縁層２１は、シリコン窒
化膜、酸化膜、感光膜のうちいずれか１つを使用する。
第１絶縁層２１上に図示しないフォトレジストを塗布し
た後、露光及び現像工程を用いてＢＮ+ 層となるべき部
分の半導体基板１１が露出されるようにフォトレジスト
をパターニングする。次いで、パターニングされたフォ
トレジストをマスクに用いたエッチング工程で、図３ａ
に示すように、第１絶縁層２１、パッド酸化膜１９、半
導体基板１１を所定の深さまで除去してトレンチ２３を
形成する。
【００１２】パターニングされたフォトレジストを取り
除き、図３ｂに示すように、トレンチ２３を含む全面に
第２絶縁層２５を形成する。この第２絶縁層２５は、後
工程で形成されるポリシリコンと半導体基板１１との接
合面積を最小化して接合キャパシタンスを減少させるた
めのもので、ＣＶＤ法で堆積する。エッチバック工程を
用いて絶縁層２５を予め定められた深さだけ除去し、図
３ｃに示すように、トレンチ２３内に第２絶縁層２５を
一定の深さだけ残す。このように第２絶縁層２５を半導
体基板１１と同じ高さまで残さないのは、後工程でＢＮ
+ 層の代わりとして使われるポリシリコンで残りを埋め
るためである。
【００１３】次いで、図４ｄに示すように、トレンチ２
３内に所定の深さまで埋めた第２絶縁層２５を含む全面
に第３絶縁層を堆積した後、エッチバックして、第２絶
縁層２５の上のトレンチ２３の側面、すなわちパッド酸
化膜の側面及び第１絶縁層２１の側面に側壁２７を形成
する。側壁２７をマスクに用いたエッチング工程で第２
絶縁層２５を所定の深さにエッチングして第２絶縁層２
５にリセスを形成する。このエッチングは第２絶縁層２
５にリセスを形成させるだけであって、第２絶縁層を突
き抜けることがない程度に行う。このように、第２絶縁
層２５を所定の深さにエッチングしてリセスを形成する
のは、後工程で形成されるポリシリコンと半導体基板１
１との接合面積を最小にすると共に、ポリシリコンから
拡散される不純物の量を最大とするためである。
【００１４】次いで、図４ｅに示すように、側壁２７と
第１絶縁層２１を除去した後、露出した第２絶縁層２５
を含む全面に第１ポリシリコン層２９を形成する。この
第１ポリシリコン層２９は、高濃度不純物がドープされ
たポリシリコンである。そして、図４ｆに示すように、
半導体基板１１の上に載っている第１ポリシリコン２９
とパッド酸化膜１９を取り除き、半導体基板１１の内部
に第２絶縁層２５と第１ポリシリコン２９を埋め込んだ
形に形成する。第１ポリシリコン層２９とパッド酸化膜
１９とのエッチング比を考慮して事前に第１ポリシリコ
ン層２９の堆積厚さを決定しているため、半導体基板１
１の表面までポリシリコンをエッチングするのには何の
問題もない。
【００１５】次に、図５ｇに示すように、半導体基板１
１の全面にゲート絶縁膜３１を成長させる。このとき、
第１ポリシリコン層２９が埋め込まれた部分のゲート絶
縁膜３１の厚さは、その以外の部分のゲート絶縁膜２９
よりも厚く成長する。これは、第１ポリシリコン層２９
が高濃度不純物を含有しているので、熱処理工程時に不
純物の拡散が活発に行われるからである。さらに、上記
のように、熱処理工程を行うと、第１ポリシリコン層２
９の両側へも不純物が拡散されてソース領域Ｓとドレイ
ン領域Ｄが形成される。次いで、図５ｈに示すように、
ゲート絶縁膜３１上に第２ポリシリコン層を堆積した
後、選択的に取り除いて半導体基板１１上の所定部分、
すなわちゲート絶縁膜の厚く成長した部分の上からソー
ス領域にかけてフローティングゲート３３を形成する。
このフローティングゲート３３を含む基板全面に第４絶
縁層３５を形成した後、その上にコントロールゲート用
の第３ポリシリコン層３７を形成する。ここで、第４絶
縁層３５は、層間絶縁膜で、フローティングゲート３３
と第３ポリシリコン層３７との電気的絶縁のために使用
する。
【００１６】次いで、図６ｉに示すように、コントロー
ルゲート用の第３ポリシリコン層３７上に第５絶縁層３
９を形成する。この第５絶縁層３９は、高温低圧誘電体
膜（ＨＬＤ： High temperature Low pressure Dieletr
ic）である。この後、図６ｊに示すように、第５絶縁層
３９上に消去ゲート用の第４ポリシリコン層４１を堆積
して本発明の半導体素子の製造工程が完了する。
【００１７】
【発明の効果】以上、詳述したように、本発明の半導体
素子は、ビットラインと連結されるＢＮ+ 層の代わりに
ポリシリコンを使用したので、ビットラインの抵抗を減
少させることができ、これによりビットラインに印加さ
れる電圧の減少を防止することができる。また、本発明
は、ＢＮ+ 層が、拡散により形成されず、不純物のドー
プされたポリシリコンにより形成され、そのポリシリコ
ンをリセスを有する絶縁層の上に形成させたので半導体
基板との接合面積が減少して接合キャパシタンスを最小
とすることができ、素子のスピードを向上させることが
できる。さらに、本発明方法は上記した効果を有する素
子を製造できると共に、各工程は、特に複雑にならず、
素子を安価に製造することができる。
【図面の簡単な説明】
【図１】従来の半導体素子の製造方法を説明するための
工程断面図、
【図２】本発明実施形態の半導体素子の構造断面図、
【図３】本発明実施形態の半導体素子の製造方法を説明
するための工程断面図。
【図４】本発明実施形態の半導体素子の製造方法を説明
するための工程断面図。
【図５】本発明実施形態の半導体素子の製造方法を説明
するための工程断面図。
【図６】本発明実施形態の半導体素子の製造方法を説明
するための工程断面図。
【符号の説明】
１１ 半導体基板 １９ パッド酸化膜 ２１ 第１絶縁膜 ２３ トレンチ ２５ 第２絶縁膜 ２７ 側壁 ２９ 第１ポリシリコン ３１ ゲート絶縁膜 ３３ フローティングゲート ３５ インタポリ絶縁膜 ３７ コントロールゲート用ポリシリコン層 ３９ 第５絶縁層 ４１ 消去ゲート用ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ション・チョル・イ 大韓民国・チュンチョンブクード・チョン ズーシ・フンドクーク・ゲシン−ドン・ （番地なし）・サムイク ２チャアパート メント205−904

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板の所定領域に形成させたトレンチと、 トレンチの底部に形成されるとともに内側にリセスを有
    する絶縁層と、 トレンチ内のその絶縁層上に一部がリセス内に入れられ
    て形成されるポリシリコン層と、 半導体基板のポリシリコン層が接触している両側の部分
    に形成されるソース／ドレイン領域と、 絶縁層を介在させて半導体基板上に形成されたゲートと
    を有することを特徴とする半導体素子の構造。
  2. 【請求項２】 前記ゲートとポリシリコン層との間には
    絶縁膜が介在されることを特徴とする請求項１に記載の
    半導体素子の構造。
  3. 【請求項３】 前記絶縁膜の厚さは、ポリシリコン層の
    形成される部位がその以外の部位よりも厚いことを特徴
    とする請求項２に記載の半導体素子の構造。
  4. 【請求項４】 前記ゲート電極上に誘電体層を介在して
    コントロールゲートをさらに備えることを特徴とする請
    求項１に記載の半導体素子の構造。
  5. 【請求項５】 半導体基板の所定部分にトレンチを形成
    する工程と、 トレンチ内にリセスを形成させた絶縁層を形成させる工
    程と、 前記リセスを有する絶縁層の上に不純物がドープされた
    第１ポリシリコン層を形成する工程と、 前記第１ポリシリコンから不純物を拡散させて半導体基
    板の前記トレンチの両側にソース／ドレイン領域を形成
    する工程と、 全面に第２ポリシリコンを堆積した後、パターニングし
    てゲートを形成する工程と、を備えることを特徴とする
    半導体素子の製造方法。
  6. 【請求項６】 前記トレンチ内にリセスを有する絶縁層
    を形成する工程は、 前記トレンチの底に絶縁層を形成する工程と、 前記トレンチの側面に他の絶縁層からなる側壁を形成す
    る工程と、 前記側壁をマスクにして前記絶縁層をエッチングしてリ
    セスを形成する工程と、 前記側壁を取り除く工程と、からなることを特徴とする
    請求項５に記載の半導体素子の製造方法。
  7. 【請求項７】 前記トレンチの両側にソースとドレイン
    を形成する工程は、 前記第１ポリシリコン層を形成した後、熱処理を施すこ
    とにより、前記第１ポリシリコン層のドープされた不純
    物が前記トレンチの側面の基板へ拡散されてソースとド
    レイン領域が形成され、前記第１ポリシリコン層と前記
    半導体基板の上にゲート絶縁膜が形成されることを特徴
    とする請求項５に記載の半導体素子の製造方法。
JP9313254A 1997-05-06 1997-11-14 半導体素子の構造並びに製造方法 Pending JPH10321822A (ja)

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KR1019970017321A KR100244271B1 (ko) 1997-05-06 1997-05-06 반도체소자 구조 및 제조방법

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