JPH07161830A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07161830A JPH07161830A JP5304182A JP30418293A JPH07161830A JP H07161830 A JPH07161830 A JP H07161830A JP 5304182 A JP5304182 A JP 5304182A JP 30418293 A JP30418293 A JP 30418293A JP H07161830 A JPH07161830 A JP H07161830A
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- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 239000003990 capacitor Substances 0.000 claims abstract description 66
- 239000013078 crystal Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 30
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 25
- 230000007547 defect Effects 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 42
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 239000007864 aqueous solution Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】
【目的】トレンチ上部周辺の結晶欠陥をなくしゲートコ
ントロールダイオード構造を回避し、キャパシタ面積の
減少なしに、ジャンクションリーク電流を低減。 【構成】基板101 のN型領域103 に隣接してトレンチ10
4 が形成される。このトレンチ104 の側壁には絶縁膜10
5 が形成されトレンチ上部周辺の一部分だけ除去され窓
部107 が形成される。トレンチ104 の底部から窓部下方
の絶縁膜105 上にかけてキャパシタ下部電極のN型の多
結晶シリコン膜108 が、その上にキャパシタ絶縁膜109
が形成される。キャパシタ絶縁膜109 上には第1のキャ
パシタ上部電極となる多結晶シリコン膜110 がトレンチ
内の窓部107 下縁まで充填される。多結晶シリコン膜11
0 上にN型領域106 と接触するように第2のキャパシタ
上部電極となる単結晶シリコン膜111 がトレンチ内上部
を埋める。単結晶シリコン膜111 上には、基板上のゲー
ト絶縁膜112 と同様の絶縁膜113 が形成される。
ントロールダイオード構造を回避し、キャパシタ面積の
減少なしに、ジャンクションリーク電流を低減。 【構成】基板101 のN型領域103 に隣接してトレンチ10
4 が形成される。このトレンチ104 の側壁には絶縁膜10
5 が形成されトレンチ上部周辺の一部分だけ除去され窓
部107 が形成される。トレンチ104 の底部から窓部下方
の絶縁膜105 上にかけてキャパシタ下部電極のN型の多
結晶シリコン膜108 が、その上にキャパシタ絶縁膜109
が形成される。キャパシタ絶縁膜109 上には第1のキャ
パシタ上部電極となる多結晶シリコン膜110 がトレンチ
内の窓部107 下縁まで充填される。多結晶シリコン膜11
0 上にN型領域106 と接触するように第2のキャパシタ
上部電極となる単結晶シリコン膜111 がトレンチ内上部
を埋める。単結晶シリコン膜111 上には、基板上のゲー
ト絶縁膜112 と同様の絶縁膜113 が形成される。
Description
【0001】
【産業上の利用分野】この発明は特にトレンチキャパシ
タ、側壁コンタクトを有する高密度のダイナミックラン
ダムアクセスメモリ(DRAM)で構成される半導体記
憶装置及びその製造方法に関する。
タ、側壁コンタクトを有する高密度のダイナミックラン
ダムアクセスメモリ(DRAM)で構成される半導体記
憶装置及びその製造方法に関する。
【0002】
【従来の技術】特公平3−69185に開示されている
技術を図18、図19を用いて説明する。図18は従来
のDRAMのトレンチキャパシタセル部分を示すパター
ン平面図、図19(a),(b)はそれぞれ図18の1
9A−19A,19B−19B線に沿う断面図である。
技術を図18、図19を用いて説明する。図18は従来
のDRAMのトレンチキャパシタセル部分を示すパター
ン平面図、図19(a),(b)はそれぞれ図18の1
9A−19A,19B−19B線に沿う断面図である。
【0003】P型シリコン基板201 にトレンチ202 が形
成され、トレンチ202 の内壁に絶縁膜203 が形成されて
いる。トレンチ202 内にはリンがドープされた多結晶シ
リコン204 が埋め込まれ、多結晶シリコン上には酸化膜
206 が形成されている。トレンチ上縁部の絶縁膜203 の
一部を除去するためレジスト開孔(215 )して窓205を
形成し、この窓を介して基板側に多結晶シリコン204 か
らのリンを拡散させることによって、N型拡散層207 が
形成されている。基板上にはゲート絶縁膜208a,208b、
ゲート電極209a,209b(ワード線)、ソース/ドレイン
拡散層210a,210bが形成され、N型拡散層207 はソース
/ドレイン拡散層210aと接続している。また、211 はビ
ット線コンタクトである。
成され、トレンチ202 の内壁に絶縁膜203 が形成されて
いる。トレンチ202 内にはリンがドープされた多結晶シ
リコン204 が埋め込まれ、多結晶シリコン上には酸化膜
206 が形成されている。トレンチ上縁部の絶縁膜203 の
一部を除去するためレジスト開孔(215 )して窓205を
形成し、この窓を介して基板側に多結晶シリコン204 か
らのリンを拡散させることによって、N型拡散層207 が
形成されている。基板上にはゲート絶縁膜208a,208b、
ゲート電極209a,209b(ワード線)、ソース/ドレイン
拡散層210a,210bが形成され、N型拡散層207 はソース
/ドレイン拡散層210aと接続している。また、211 はビ
ット線コンタクトである。
【0004】上記構成では、次のような問題がある。第
1に、トレンチ内の多結晶シリコン204 、トレンチ内壁
の絶縁膜203 、N型拡散層207 並びに基板201 を含む領
域はゲートコントロールダイオード構造になっており、
多結晶シリコン204 に電位が与えられることでトレンチ
内壁の絶縁膜203 周辺に空乏層が広がり、N型拡散層20
7 からトレンチの外側に沿って反転層が連続して形成さ
れ多結晶シリコン204と接するN型拡散層207 と基板間
のジャンクションリーク電流が大きくなる。
1に、トレンチ内の多結晶シリコン204 、トレンチ内壁
の絶縁膜203 、N型拡散層207 並びに基板201 を含む領
域はゲートコントロールダイオード構造になっており、
多結晶シリコン204 に電位が与えられることでトレンチ
内壁の絶縁膜203 周辺に空乏層が広がり、N型拡散層20
7 からトレンチの外側に沿って反転層が連続して形成さ
れ多結晶シリコン204と接するN型拡散層207 と基板間
のジャンクションリーク電流が大きくなる。
【0005】ジャンクションリーク電流を避けるために
キャパシタの容量をある程度減少させることになるがト
レンチ内壁の絶縁膜203 の膜厚を厚く形成して対処して
おり、容量の拡大を犠牲にしている。
キャパシタの容量をある程度減少させることになるがト
レンチ内壁の絶縁膜203 の膜厚を厚く形成して対処して
おり、容量の拡大を犠牲にしている。
【0006】第2に、トレンチ上部周辺のN型拡散層20
7 は隣接する他のセルのソース/ドレイン領域210bとの
距離が近いことによりパンチスルーが生じる恐れがあ
る。よって、パンチスルーが起こらないような距離を保
つことになり、微細化の妨げとなる。
7 は隣接する他のセルのソース/ドレイン領域210bとの
距離が近いことによりパンチスルーが生じる恐れがあ
る。よって、パンチスルーが起こらないような距離を保
つことになり、微細化の妨げとなる。
【0007】第3に、上記構成では、他のセルトランジ
スタのゲート電極209bは酸化膜206上に形成され、この
酸化膜206 で多結晶シリコン204 と電気的に分離される
ようになっている。酸化膜206 は数千オングストローム
あり、この酸化工程により基板にストレスが与えられ、
トレンチの上部周辺に結晶欠陥216 が誘発される。
スタのゲート電極209bは酸化膜206上に形成され、この
酸化膜206 で多結晶シリコン204 と電気的に分離される
ようになっている。酸化膜206 は数千オングストローム
あり、この酸化工程により基板にストレスが与えられ、
トレンチの上部周辺に結晶欠陥216 が誘発される。
【0008】上記結晶欠陥216 が形成されると上記第1
の問題にあげたジャンクションリーク電流の問題を促進
させてしまう。そこで、結晶欠陥が発生しないように酸
化膜206 の薄膜化を考える。しかしながら、多結晶シリ
コン204 に対する絶縁耐圧を考えると現状より薄く形成
することは困難である。
の問題にあげたジャンクションリーク電流の問題を促進
させてしまう。そこで、結晶欠陥が発生しないように酸
化膜206 の薄膜化を考える。しかしながら、多結晶シリ
コン204 に対する絶縁耐圧を考えると現状より薄く形成
することは困難である。
【0009】
【発明が解決しようとする課題】従来では、トレンチ内
に充填された多結晶シリコンに与える電位の影響によっ
て、隣接する他のセルのソース/ドレイン領域とパンチ
スルーを起こしたり、多結晶シリコンに接する拡散層と
基板とのジャンクションリーク電流が発生する恐れがあ
った。特にこのジャンクションリーク電流はトレンチの
上部周辺に形成される結晶欠陥によって、より顕著にな
る。この結晶欠陥はトレンチ上の他のゲート電極(多結
晶シリコン)と絶縁分離するための酸化膜を厚く形成す
るため必然的に起こる。
に充填された多結晶シリコンに与える電位の影響によっ
て、隣接する他のセルのソース/ドレイン領域とパンチ
スルーを起こしたり、多結晶シリコンに接する拡散層と
基板とのジャンクションリーク電流が発生する恐れがあ
った。特にこのジャンクションリーク電流はトレンチの
上部周辺に形成される結晶欠陥によって、より顕著にな
る。この結晶欠陥はトレンチ上の他のゲート電極(多結
晶シリコン)と絶縁分離するための酸化膜を厚く形成す
るため必然的に起こる。
【0010】この発明は上記のような事情を考慮してな
されたものであり、その目的は、微細化に寄与しトレン
チ容量を減少させることなくジャンクションリーク電流
を低減できる高信頼性の半導体記憶装置およびその製造
方法を提供することにある。
されたものであり、その目的は、微細化に寄与しトレン
チ容量を減少させることなくジャンクションリーク電流
を低減できる高信頼性の半導体記憶装置およびその製造
方法を提供することにある。
【0011】
【課題を解決するための手段】この発明の半導体記憶装
置は、第1導電型の半導体基体と、この半導体基体表面
に形成された第2導電型の導電領域と、この導電領域に
隣接して前記半導体基体に開孔されたトレンチと、この
トレンチに形成されたキャパシタ絶縁膜と、前記トレン
チを埋めるように形成され、少なくともそのトレンチ内
上部が単結晶質であるキャパシタ電極と、このキャパシ
タ電極上の絶縁膜とを具備したことを特徴とする。さら
に、上記構成において前記第2導電型の導電領域に接触
する、前記半導体基体よりも高濃度の第1導電型の半導
体領域を具備したことを特徴とする。
置は、第1導電型の半導体基体と、この半導体基体表面
に形成された第2導電型の導電領域と、この導電領域に
隣接して前記半導体基体に開孔されたトレンチと、この
トレンチに形成されたキャパシタ絶縁膜と、前記トレン
チを埋めるように形成され、少なくともそのトレンチ内
上部が単結晶質であるキャパシタ電極と、このキャパシ
タ電極上の絶縁膜とを具備したことを特徴とする。さら
に、上記構成において前記第2導電型の導電領域に接触
する、前記半導体基体よりも高濃度の第1導電型の半導
体領域を具備したことを特徴とする。
【0012】この発明の半導体記憶装置の製造方法は、
単結晶半導体基板にトレンチを形成する工程と、前記ト
レンチ側壁の少なくとも上部に第1絶縁膜を形成する工
程と、前記トレンチの内側にキャパシタ絶縁膜を被覆す
る工程と、前記トレンチ内にキャパシタ電極となる第1
導電型の第1導電層を形成する工程と、前記トレンチ上
部周辺の基板との接触部分に不純物を導入する工程と、
前記トレンチ内上部を前記第1導電型の単結晶の導電層
で形成する工程と、前記単結晶の導電層上に第2絶縁膜
を形成する工程と、前記第2絶縁膜上にメモリセルトラ
ンジスタのゲート電極及びこのゲート電極の両側の基板
表面において一方が前記不純物と接触するソース/ドレ
イン領域を形成する工程とを具備したことを特徴とす
る。
単結晶半導体基板にトレンチを形成する工程と、前記ト
レンチ側壁の少なくとも上部に第1絶縁膜を形成する工
程と、前記トレンチの内側にキャパシタ絶縁膜を被覆す
る工程と、前記トレンチ内にキャパシタ電極となる第1
導電型の第1導電層を形成する工程と、前記トレンチ上
部周辺の基板との接触部分に不純物を導入する工程と、
前記トレンチ内上部を前記第1導電型の単結晶の導電層
で形成する工程と、前記単結晶の導電層上に第2絶縁膜
を形成する工程と、前記第2絶縁膜上にメモリセルトラ
ンジスタのゲート電極及びこのゲート電極の両側の基板
表面において一方が前記不純物と接触するソース/ドレ
イン領域を形成する工程とを具備したことを特徴とす
る。
【0013】
【作用】この発明では、トレンチ上部が単結晶質のキャ
パシタ電極により、トレンチ上の絶縁膜は膜質が良くゲ
ート絶縁膜ほどに薄くても十分な耐圧が得られる。従っ
てジャンクションリークを促進させるトレンチ上部周辺
の基板内の結晶欠陥の発生が抑えられる。
パシタ電極により、トレンチ上の絶縁膜は膜質が良くゲ
ート絶縁膜ほどに薄くても十分な耐圧が得られる。従っ
てジャンクションリークを促進させるトレンチ上部周辺
の基板内の結晶欠陥の発生が抑えられる。
【0014】さらにキャパシタ電極上部から基板につな
がる第2導電型の導電領域に接触する第1導電型の半導
体領域により、隣接するセル間のパンチスルーを防ぐと
共に、ゲートコントロールダイオードの構造が生じるこ
とを回避し、ジャンクションリークを低減させる。
がる第2導電型の導電領域に接触する第1導電型の半導
体領域により、隣接するセル間のパンチスルーを防ぐと
共に、ゲートコントロールダイオードの構造が生じるこ
とを回避し、ジャンクションリークを低減させる。
【0015】
【実施例】図1は第1の実施例を示すDRAMのトレン
チキャパシタセルの要部の構成を示す断面図である。単
結晶シリコン基板101 におけるP型の領域の表面に選択
的にN型領域102 ,103 が形成され、このうちの一つの
N型領域103 に隣接してトレンチ104 が形成されてい
る。このトレンチ104 の側壁には絶縁膜(SiO2 膜)
105 が形成されている。この絶縁膜105 はトレンチ上部
周辺の一部分だけ除去されており、基板のN型領域106
とトレンチ104 が接触する窓部107 が形成されている。
チキャパシタセルの要部の構成を示す断面図である。単
結晶シリコン基板101 におけるP型の領域の表面に選択
的にN型領域102 ,103 が形成され、このうちの一つの
N型領域103 に隣接してトレンチ104 が形成されてい
る。このトレンチ104 の側壁には絶縁膜(SiO2 膜)
105 が形成されている。この絶縁膜105 はトレンチ上部
周辺の一部分だけ除去されており、基板のN型領域106
とトレンチ104 が接触する窓部107 が形成されている。
【0016】基板101 が露出しているトレンチ104 の底
部から絶縁膜105 上にかけてキャパシタ下部電極となる
N型の多結晶シリコン膜108 が被覆されている。この多
結晶シリコン膜108 の上縁部はN型領域103 ,106 より
下方に位置する。この多結晶シリコン膜108 上にキャパ
シタ絶縁膜(SiN膜)109 が形成されている。このキ
ャパシタ絶縁膜109 上には第1のキャパシタ上部電極と
なる多結晶シリコン膜110 がトレンチ内において窓部10
7 下縁まで充填されている。この多結晶シリコン膜110
上にN型領域106 と接触するように第2のキャパシタ上
部電極となる単結晶シリコン膜111 がトレンチ内上部を
埋めている。
部から絶縁膜105 上にかけてキャパシタ下部電極となる
N型の多結晶シリコン膜108 が被覆されている。この多
結晶シリコン膜108 の上縁部はN型領域103 ,106 より
下方に位置する。この多結晶シリコン膜108 上にキャパ
シタ絶縁膜(SiN膜)109 が形成されている。このキ
ャパシタ絶縁膜109 上には第1のキャパシタ上部電極と
なる多結晶シリコン膜110 がトレンチ内において窓部10
7 下縁まで充填されている。この多結晶シリコン膜110
上にN型領域106 と接触するように第2のキャパシタ上
部電極となる単結晶シリコン膜111 がトレンチ内上部を
埋めている。
【0017】この単結晶シリコン膜111 上には、基板上
のゲート絶縁膜112 と同様の絶縁膜113 が形成され、ゲ
ート絶縁膜112 上には上記N型領域102 ,103 をソース
/ドレイン領域とするセルトランジスタのゲート電極11
4 が形成され、トレンチ104上の絶縁膜113 上には隣接
する他のメモリセルトランジスタのゲート電極115 が形
成されている。
のゲート絶縁膜112 と同様の絶縁膜113 が形成され、ゲ
ート絶縁膜112 上には上記N型領域102 ,103 をソース
/ドレイン領域とするセルトランジスタのゲート電極11
4 が形成され、トレンチ104上の絶縁膜113 上には隣接
する他のメモリセルトランジスタのゲート電極115 が形
成されている。
【0018】図2〜図7は図1の構成の製造方法を工程
順に示す断面図である。まず、図2に示されるように、
SiN膜等をマスクにして、シリコン基板101 表面から
深さ5μm、穴径0.5μm程度のトレンチ104 を形成
する。次に、トレンチ内壁に膜厚略20nmのSiO2
膜105 を高温熱酸化により被覆する。そして、異方性エ
ッチング技術によりトレンチ底部のSiO2 膜105 を選
択的にエッチングする。
順に示す断面図である。まず、図2に示されるように、
SiN膜等をマスクにして、シリコン基板101 表面から
深さ5μm、穴径0.5μm程度のトレンチ104 を形成
する。次に、トレンチ内壁に膜厚略20nmのSiO2
膜105 を高温熱酸化により被覆する。そして、異方性エ
ッチング技術によりトレンチ底部のSiO2 膜105 を選
択的にエッチングする。
【0019】次に、図3に示すように、50nm程度の
多結晶シリコン膜108 を堆積させる。ここで、キャパシ
タ下部電極となる多結晶シリコン膜108 は成膜時また
は、成膜後に高濃度のリン(例えば1×1019〜5×1
020/cm3 )をドーピングする。次に、トレンチ底か
ら3μm程度埋め込んだレジスト21をマスクとして、等
方性ドライエッチング技術により、露出している多結晶
シリコン膜108 を剥離する。その後、図4に示すように
レジスト21を除去する。
多結晶シリコン膜108 を堆積させる。ここで、キャパシ
タ下部電極となる多結晶シリコン膜108 は成膜時また
は、成膜後に高濃度のリン(例えば1×1019〜5×1
020/cm3 )をドーピングする。次に、トレンチ底か
ら3μm程度埋め込んだレジスト21をマスクとして、等
方性ドライエッチング技術により、露出している多結晶
シリコン膜108 を剥離する。その後、図4に示すように
レジスト21を除去する。
【0020】次に、図5に示すように、多結晶シリコン
膜108 、SiO2 膜105 上に5nm程度のSiN膜109
をCVD技術により堆積させる。次に、第1のキャパシ
タ上部電極となる、高濃度のリンが導入された多結晶シ
リコン膜110 をCVD技術(減圧CVD)によりトレン
チ内に堆積し、等方性ドライエッチング技術により選択
的に多結晶シリコン膜110 をエッチバックする。これに
より、多結晶シリコン膜110 はトレンチ底から4μm程
度埋め込んだ構成にする。その後、多結晶シリコン膜11
0 をマスクに、露出しているSiN膜109 を熱H3 PO
4 水溶液により剥離する。次に、基板上にトレンチ上部
周辺の一部を露出させたレジスト22を形成し、これをマ
スクに露出したSiO2 膜105 をバッファHF水溶液に
より剥離する。続いて、露出した基板にリンを1×10
19/cm3 の濃度で斜めイオン注入し窓部107 にN型領
域を106 を形成する。
膜108 、SiO2 膜105 上に5nm程度のSiN膜109
をCVD技術により堆積させる。次に、第1のキャパシ
タ上部電極となる、高濃度のリンが導入された多結晶シ
リコン膜110 をCVD技術(減圧CVD)によりトレン
チ内に堆積し、等方性ドライエッチング技術により選択
的に多結晶シリコン膜110 をエッチバックする。これに
より、多結晶シリコン膜110 はトレンチ底から4μm程
度埋め込んだ構成にする。その後、多結晶シリコン膜11
0 をマスクに、露出しているSiN膜109 を熱H3 PO
4 水溶液により剥離する。次に、基板上にトレンチ上部
周辺の一部を露出させたレジスト22を形成し、これをマ
スクに露出したSiO2 膜105 をバッファHF水溶液に
より剥離する。続いて、露出した基板にリンを1×10
19/cm3 の濃度で斜めイオン注入し窓部107 にN型領
域を106 を形成する。
【0021】次に図6に示すように、レジスト22を除去
した後、SiCl4 +H2 ガス雰囲気中で窓部107 に露
出した基板を種結晶として多結晶シリコン膜110 上に第
2のキャパシタ上部電極となるN型の単結晶シリコン膜
111 を成長させトレンチ内上部を埋める。ここで、単結
晶シリコン膜111 への不純物導入は成膜後に行ってもよ
い。このN型の単結晶シリコン膜111 の不純物濃度は1
×1018/cm3 程度にする。
した後、SiCl4 +H2 ガス雰囲気中で窓部107 に露
出した基板を種結晶として多結晶シリコン膜110 上に第
2のキャパシタ上部電極となるN型の単結晶シリコン膜
111 を成長させトレンチ内上部を埋める。ここで、単結
晶シリコン膜111 への不純物導入は成膜後に行ってもよ
い。このN型の単結晶シリコン膜111 の不純物濃度は1
×1018/cm3 程度にする。
【0022】次に、図7に示すように、基板上のSiO
2 膜105 を含んでエッチバックし、ゲート絶縁膜112 ,
113 、すなわちSiO2 膜を同一工程で形成する。その
後、周知の技術によってDRAMのメモリセルトランジ
スタを形成する。すなわち、SiO2 膜(112 ,113 )
上にゲート電極114 ,115 がパターニング形成され、こ
れをマスクにソース/ドレイン領域となるN型領域102
,103 を形成する。これにより、図1の構成を得る。
2 膜105 を含んでエッチバックし、ゲート絶縁膜112 ,
113 、すなわちSiO2 膜を同一工程で形成する。その
後、周知の技術によってDRAMのメモリセルトランジ
スタを形成する。すなわち、SiO2 膜(112 ,113 )
上にゲート電極114 ,115 がパターニング形成され、こ
れをマスクにソース/ドレイン領域となるN型領域102
,103 を形成する。これにより、図1の構成を得る。
【0023】上記第1の実施例によれば、トレンチ内上
部は単結晶シリコン膜111 で充填されるのでトレンチ上
の絶縁膜113 はゲート絶縁膜112 と同質で膜質が良く、
薄くても十分な耐圧が得られる。従ってジャンクション
リークを促進させるトレンチ上部周辺の基板内の結晶欠
陥の発生が抑えられる。
部は単結晶シリコン膜111 で充填されるのでトレンチ上
の絶縁膜113 はゲート絶縁膜112 と同質で膜質が良く、
薄くても十分な耐圧が得られる。従ってジャンクション
リークを促進させるトレンチ上部周辺の基板内の結晶欠
陥の発生が抑えられる。
【0024】図8は第2の実施例を示すDRAMのトレ
ンチキャパシタセルの要部の構成を示す断面図である。
図8において図1と比べて異なる箇所は窓部107 から基
板に導入されている不純物がP型とN型の2種類であ
り、N型領域103 ,106 に接触して下方にP型領域116
が形成されている。
ンチキャパシタセルの要部の構成を示す断面図である。
図8において図1と比べて異なる箇所は窓部107 から基
板に導入されている不純物がP型とN型の2種類であ
り、N型領域103 ,106 に接触して下方にP型領域116
が形成されている。
【0025】図9は図8の構成の製造方法の要部を示す
断面図である。図8の製造工程順序は前記図4に示す工
程まで同様である。次の前記図5に示す工程において、
まず、加速電圧を高めにしてボロンをイオン注入してP
型領域(116 )を形成する。続いて、図5と同様の加速
電圧でリンをイオン注入する。SiO2 膜105 、レジス
ト22を除去した後、図9に示すように窓部107 から基板
にN型領域106 及びN型領域106 の周囲にP型領域116
が形成される。その後、前記図6、図7に示すような工
程を経て、図8の構成を得る。
断面図である。図8の製造工程順序は前記図4に示す工
程まで同様である。次の前記図5に示す工程において、
まず、加速電圧を高めにしてボロンをイオン注入してP
型領域(116 )を形成する。続いて、図5と同様の加速
電圧でリンをイオン注入する。SiO2 膜105 、レジス
ト22を除去した後、図9に示すように窓部107 から基板
にN型領域106 及びN型領域106 の周囲にP型領域116
が形成される。その後、前記図6、図7に示すような工
程を経て、図8の構成を得る。
【0026】上記第2の実施例によれば、ジャンクショ
ンリークの根本となるゲートコントロールダイオード構
造を回避することができる。すなわち、第2のキャパシ
タ上部電極(単結晶シリコン111 )が窓部107 を介し基
板101 とつながる部分のすぐ下近傍にP型領域115 を設
けたことにより、その部分でトレンチの外側に沿う反転
層及び空乏層が形成されにくくなる。つまり、キャパシ
タ電極に与える電位の影響でトレンチの外側に沿う反転
層がN型領域106 から連続してしまうのを、このP型領
域116 で防止する。
ンリークの根本となるゲートコントロールダイオード構
造を回避することができる。すなわち、第2のキャパシ
タ上部電極(単結晶シリコン111 )が窓部107 を介し基
板101 とつながる部分のすぐ下近傍にP型領域115 を設
けたことにより、その部分でトレンチの外側に沿う反転
層及び空乏層が形成されにくくなる。つまり、キャパシ
タ電極に与える電位の影響でトレンチの外側に沿う反転
層がN型領域106 から連続してしまうのを、このP型領
域116 で防止する。
【0027】図10は第3の実施例を示すDRAMのト
レンチキャパシタセルの要部の構成を示す断面図であ
る。図10において図1と比べて異なる箇所は窓部107
から基板に導入されている不純物がP型であり、ソース
/ドレイン領域としてのN型領域103 に接触して下方に
P型領域117 が形成されている。さらに、トレンチを埋
めている単結晶シリコン111 内に窓部107 を介してP型
領域118 が設けられ、上記P型領域117 に接触してい
る。P型領域118 は窓部107 下端の絶縁膜105 の縁部周
辺を覆うように構成されている。
レンチキャパシタセルの要部の構成を示す断面図であ
る。図10において図1と比べて異なる箇所は窓部107
から基板に導入されている不純物がP型であり、ソース
/ドレイン領域としてのN型領域103 に接触して下方に
P型領域117 が形成されている。さらに、トレンチを埋
めている単結晶シリコン111 内に窓部107 を介してP型
領域118 が設けられ、上記P型領域117 に接触してい
る。P型領域118 は窓部107 下端の絶縁膜105 の縁部周
辺を覆うように構成されている。
【0028】図11〜図15は図10の構成の製造方法
を工程順に示す断面図である。まず、シリコン基板101
表面から深さ5μm、穴径0.5μm程度のトレンチ10
4 を形成する。次に、トレンチ内壁に20nm程度のS
iO2 膜105 を高温熱酸化によって被覆し、異方性エッ
チング技術により、トレンチ底部の基板を露出させる。
次に、50nm程度の多結晶シリコン膜108 をトレンチ
内に形成する。ここで、キャパシタ下部電極となる多結
晶シリコン膜108 は成膜時または、成膜後に高濃度のリ
ンをドーピングする。次に、トレンチ底から3μm程度
レジスト21を埋め込む(図11)。
を工程順に示す断面図である。まず、シリコン基板101
表面から深さ5μm、穴径0.5μm程度のトレンチ10
4 を形成する。次に、トレンチ内壁に20nm程度のS
iO2 膜105 を高温熱酸化によって被覆し、異方性エッ
チング技術により、トレンチ底部の基板を露出させる。
次に、50nm程度の多結晶シリコン膜108 をトレンチ
内に形成する。ここで、キャパシタ下部電極となる多結
晶シリコン膜108 は成膜時または、成膜後に高濃度のリ
ンをドーピングする。次に、トレンチ底から3μm程度
レジスト21を埋め込む(図11)。
【0029】レジスト21をマスクに等方性ドライエッチ
ング技術により、露出している多結晶シリコン膜108 を
剥離する。埋め込んだレジスト21を除去し、多結晶シリ
コン膜108 、SiO2 膜105 上に5nm程度のSiN膜
109 をCVD技術により堆積させる。次に、CVD技術
により第1のキャパシタ上部電極となる、高濃度のリン
を導入した多結晶シリコン膜110 をトレンチ内に堆積
し、等方性ドライエッチング技術により選択的に多結晶
シリコン膜110 のエッチバックを行なう。これにより、
多結晶シリコン膜110 はトレンチ底から3.5μm程度
埋め込んだ構成にする。その後、多結晶シリコン膜110
をマスクに、露出しているSiN膜109 を熱H3 PO4
水溶液により剥離する(図12)。
ング技術により、露出している多結晶シリコン膜108 を
剥離する。埋め込んだレジスト21を除去し、多結晶シリ
コン膜108 、SiO2 膜105 上に5nm程度のSiN膜
109 をCVD技術により堆積させる。次に、CVD技術
により第1のキャパシタ上部電極となる、高濃度のリン
を導入した多結晶シリコン膜110 をトレンチ内に堆積
し、等方性ドライエッチング技術により選択的に多結晶
シリコン膜110 のエッチバックを行なう。これにより、
多結晶シリコン膜110 はトレンチ底から3.5μm程度
埋め込んだ構成にする。その後、多結晶シリコン膜110
をマスクに、露出しているSiN膜109 を熱H3 PO4
水溶液により剥離する(図12)。
【0030】次に、基板上にトレンチ上部周辺の一部を
露出させたレジスト25を形成し、これをマスクに露出し
たSiO2 膜105 をバッファHF水溶液により剥離す
る。続いて露出した基板にボロンを1×1019/cm3
の濃度で斜めイオン注入し窓部107 にP型領域117 を形
成する(図13)。
露出させたレジスト25を形成し、これをマスクに露出し
たSiO2 膜105 をバッファHF水溶液により剥離す
る。続いて露出した基板にボロンを1×1019/cm3
の濃度で斜めイオン注入し窓部107 にP型領域117 を形
成する(図13)。
【0031】次に、レジスト25を除去した後、SiCl
4 +H2 ガス雰囲気中で窓部107 に露出した基板を種結
晶として多結晶シリコン膜110 上に第2のキャパシタ上
部電極となるN型の単結晶シリコン膜111 を成長させ、
トレンチ内上部を埋める。ここで、単結晶シリコン膜11
1 への不純物導入は成膜後に行ってもよい。このN型の
単結晶シリコン膜111 の不純物濃度は例えば1×1018
/cm3 程度にする(図14)。
4 +H2 ガス雰囲気中で窓部107 に露出した基板を種結
晶として多結晶シリコン膜110 上に第2のキャパシタ上
部電極となるN型の単結晶シリコン膜111 を成長させ、
トレンチ内上部を埋める。ここで、単結晶シリコン膜11
1 への不純物導入は成膜後に行ってもよい。このN型の
単結晶シリコン膜111 の不純物濃度は例えば1×1018
/cm3 程度にする(図14)。
【0032】次に、基板上のSiO2 膜105 を含んでエ
ッチバックし、ゲート絶縁膜112 ,113 、すなわちSi
O2 膜を同一工程で形成する(図15)。その後、周知
の技術によりDRAMのメモリセルトランジスタを形成
する。すなわち、SiO2 膜(112 ,113 )上にゲート
電極114 ,115 がパターニング形成され、これをマスク
としてソース/ドレイン領域となるN型領域102 ,103
を形成する。これらの工程を経る途中で熱工程が設けら
れ、P型領域117 の不純物が窓部107 を介して単結晶シ
リコン膜111 内に熱拡散されP型領域118 が形成され
る。これにより、図10の構成を得る。
ッチバックし、ゲート絶縁膜112 ,113 、すなわちSi
O2 膜を同一工程で形成する(図15)。その後、周知
の技術によりDRAMのメモリセルトランジスタを形成
する。すなわち、SiO2 膜(112 ,113 )上にゲート
電極114 ,115 がパターニング形成され、これをマスク
としてソース/ドレイン領域となるN型領域102 ,103
を形成する。これらの工程を経る途中で熱工程が設けら
れ、P型領域117 の不純物が窓部107 を介して単結晶シ
リコン膜111 内に熱拡散されP型領域118 が形成され
る。これにより、図10の構成を得る。
【0033】上記第3の実施例によれば、P型領域117
,118 により、トレンチの基板側の側面に沿って形成
される反転層あるいは空乏層によって基板側にリーク電
流が発生する経路を防ぐことができる。
,118 により、トレンチの基板側の側面に沿って形成
される反転層あるいは空乏層によって基板側にリーク電
流が発生する経路を防ぐことができる。
【0034】上記各実施例によれば、トレンチ内上部は
単結晶シリコン膜で充填される。これにより、トレンチ
上のゲート電極115 との絶縁膜としての単結晶シリコン
膜上の酸化膜(113 )は、トランジスタのゲート酸化膜
程度の厚さでも上層の多結晶シリコン膜に対して十分な
耐圧が得られる。例えば、図16は単結晶シリコン基板
上の酸化膜に多結晶シリコンゲートを形成したときの酸
化膜の耐圧データを示す特性図である。酸化膜厚は2種
類(oxide-1 ,oxide-2 )とも19.8nmであり、そ
の耐圧は実使用の3MV/cmでは全く問題ない。
単結晶シリコン膜で充填される。これにより、トレンチ
上のゲート電極115 との絶縁膜としての単結晶シリコン
膜上の酸化膜(113 )は、トランジスタのゲート酸化膜
程度の厚さでも上層の多結晶シリコン膜に対して十分な
耐圧が得られる。例えば、図16は単結晶シリコン基板
上の酸化膜に多結晶シリコンゲートを形成したときの酸
化膜の耐圧データを示す特性図である。酸化膜厚は2種
類(oxide-1 ,oxide-2 )とも19.8nmであり、そ
の耐圧は実使用の3MV/cmでは全く問題ない。
【0035】このような薄い絶縁膜113 をトレンチ上に
形成すればよく、厚く形成する必要がないので、トレン
チ上部周辺の基板内の結晶欠陥はほとんど発生しない。
従って、ジャンクションリークを促進させることもな
い。また、ゲートコントロールダイオード構造を回避す
る構造、すなわちP型領域(116 ,117 ,118 )を形成
する。これにより、下方のキャパシタの実質的な面積は
ほとんど変わらず、従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
形成すればよく、厚く形成する必要がないので、トレン
チ上部周辺の基板内の結晶欠陥はほとんど発生しない。
従って、ジャンクションリークを促進させることもな
い。また、ゲートコントロールダイオード構造を回避す
る構造、すなわちP型領域(116 ,117 ,118 )を形成
する。これにより、下方のキャパシタの実質的な面積は
ほとんど変わらず、従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
【0036】この発明は上記各実施例に限定されるもの
ではなく、種々の構成が考えられる。例えば、図17は
第4の実施例を示しており、基板に直接キャパシタ絶縁
膜を設けるタイプの基板プレート型セルのキャパシタ部
分の構成を示す断面図である。
ではなく、種々の構成が考えられる。例えば、図17は
第4の実施例を示しており、基板に直接キャパシタ絶縁
膜を設けるタイプの基板プレート型セルのキャパシタ部
分の構成を示す断面図である。
【0037】単結晶シリコン基板121 におけるP型の領
域の表面にトレンチ122 が形成されている。トレンチ12
2 は基板上の素子分離酸化膜123 に隣接して形成されて
いる。このトレンチ122 の側壁にはキャパシタ絶縁膜
(NO膜)124 が被覆されている。トレンチ上部周辺の
側壁は厚い酸化膜125 で被覆される。酸化膜125 被覆さ
れた領域のうち、その一部分だけ除去された窓部126 が
形成されている。
域の表面にトレンチ122 が形成されている。トレンチ12
2 は基板上の素子分離酸化膜123 に隣接して形成されて
いる。このトレンチ122 の側壁にはキャパシタ絶縁膜
(NO膜)124 が被覆されている。トレンチ上部周辺の
側壁は厚い酸化膜125 で被覆される。酸化膜125 被覆さ
れた領域のうち、その一部分だけ除去された窓部126 が
形成されている。
【0038】トレンチ122 内のキャパシタ絶縁膜124 、
酸化膜125 を覆うようにN型のキャパシタ電極127 が充
填されている。このキャパシタ電極127 のうち酸化膜12
5 の位置から下方は多結晶シリコン膜128 で、窓部126
と接する上部は単結晶シリコン膜129 になっている。窓
部126 の近傍の基板にはN型領域130 が形成されてい
る。単結晶シリコン膜129 上には基板上のゲート絶縁膜
131 と同様の絶縁膜132が形成されている。
酸化膜125 を覆うようにN型のキャパシタ電極127 が充
填されている。このキャパシタ電極127 のうち酸化膜12
5 の位置から下方は多結晶シリコン膜128 で、窓部126
と接する上部は単結晶シリコン膜129 になっている。窓
部126 の近傍の基板にはN型領域130 が形成されてい
る。単結晶シリコン膜129 上には基板上のゲート絶縁膜
131 と同様の絶縁膜132が形成されている。
【0039】図17の製造方法は、まず、素子分離酸化
膜123 に隣接して形成したトレンチ122 内壁にキャパシ
タ絶縁膜124 を被覆する。次に、トレンチ内に多結晶シ
リコン膜(128 )をCVD技術により形成し、矢印d1
の位置までエッチバックする。その後、多結晶シリコン
膜(128 )をマスクにCVD技術により酸化膜(125)
を形成する。さらに、多結晶シリコン膜(128 )をCV
D技術により形成し、矢印d2 の位置までエッチバック
する。この多結晶シリコン膜128 をマスクにしてRIE
技術により酸化膜125 を図のように残す。その後、露出
したキャパシタ絶縁膜を除去する。
膜123 に隣接して形成したトレンチ122 内壁にキャパシ
タ絶縁膜124 を被覆する。次に、トレンチ内に多結晶シ
リコン膜(128 )をCVD技術により形成し、矢印d1
の位置までエッチバックする。その後、多結晶シリコン
膜(128 )をマスクにCVD技術により酸化膜(125)
を形成する。さらに、多結晶シリコン膜(128 )をCV
D技術により形成し、矢印d2 の位置までエッチバック
する。この多結晶シリコン膜128 をマスクにしてRIE
技術により酸化膜125 を図のように残す。その後、露出
したキャパシタ絶縁膜を除去する。
【0040】次に、所望のレジストを形成して、窓部12
6 に露出した基板にN型の不純物を導入する。その後、
上記レジストを除去し、窓部126 に露出した基板を種結
晶として多結晶シリコン膜128 上にN型の単結晶シリコ
ン膜129 を成長させトレンチ内上部を埋める。基板上を
エッチバックし、ゲート絶縁膜131 と同様の膜厚の絶縁
膜132 を形成し、図示しないが、周知の技術によってD
RAMのメモリセルトランジスタを形成する。
6 に露出した基板にN型の不純物を導入する。その後、
上記レジストを除去し、窓部126 に露出した基板を種結
晶として多結晶シリコン膜128 上にN型の単結晶シリコ
ン膜129 を成長させトレンチ内上部を埋める。基板上を
エッチバックし、ゲート絶縁膜131 と同様の膜厚の絶縁
膜132 を形成し、図示しないが、周知の技術によってD
RAMのメモリセルトランジスタを形成する。
【0041】上記実施例においても、前記第2、第3の
実施例に示すように、N型領域130の下方にP型領域、
あるいは窓部126 を介して単結晶シリコン膜129 内に及
ぶP型領域を形成するとよい。
実施例に示すように、N型領域130の下方にP型領域、
あるいは窓部126 を介して単結晶シリコン膜129 内に及
ぶP型領域を形成するとよい。
【0042】
【発明の効果】以上説明したようにこの発明によれば、
トレンチ容量を減少させることなく、結晶欠陥、ゲート
コントロールダイオード構造の発生を回避するので、ジ
ャンクションリーク電流を低減でき、微細化、大容量化
に寄与し、高信頼性の半導体記憶装置およびその製造方
法を提供することができる。
トレンチ容量を減少させることなく、結晶欠陥、ゲート
コントロールダイオード構造の発生を回避するので、ジ
ャンクションリーク電流を低減でき、微細化、大容量化
に寄与し、高信頼性の半導体記憶装置およびその製造方
法を提供することができる。
【図1】この発明の第1の実施例を示すDRAMのトレ
ンチキャパシタセルの要部の構成を示す断面図。
ンチキャパシタセルの要部の構成を示す断面図。
【図2】図1の構成の製造方法を工程順に示す第1の断
面図。
面図。
【図3】図1の構成の製造方法を工程順に示す第2の断
面図。
面図。
【図4】図1の構成の製造方法を工程順に示す第3の断
面図。
面図。
【図5】図1の構成の製造方法を工程順に示す第4の断
面図。
面図。
【図6】図1の構成の製造方法を工程順に示す第5の断
面図。
面図。
【図7】図1の構成の製造方法を工程順に示す第6の断
面図。
面図。
【図8】この発明の第2の実施例を示すDRAMのトレ
ンチキャパシタセルの要部の構成を示す断面図。
ンチキャパシタセルの要部の構成を示す断面図。
【図9】図8の構成の製造方法の要部を示す断面図。
【図10】この発明の第3の実施例を示すDRAMのト
レンチキャパシタセルの要部の構成を示す断面図。
レンチキャパシタセルの要部の構成を示す断面図。
【図11】図10の構成の製造方法を工程順に示す第1
の断面図。
の断面図。
【図12】図10の構成の製造方法を工程順に示す第2
の断面図。
の断面図。
【図13】図10の構成の製造方法を工程順に示す第3
の断面図。
の断面図。
【図14】図10の構成の製造方法を工程順に示す第4
の断面図。
の断面図。
【図15】図10の構成の製造方法を工程順に示す第5
の断面図。
の断面図。
【図16】単結晶シリコン上の酸化膜の耐圧データを示
す特性図。
す特性図。
【図17】この発明の第4の実施例を示すDRAMのト
レンチキャパシタセルの要部の構成を示す断面図。
レンチキャパシタセルの要部の構成を示す断面図。
【図18】従来のDRAMのトレンチキャパシタセル部
分を示すパターン平面図。
分を示すパターン平面図。
【図19】図17に示す各線に沿う断面図。
101 …シリコン基板、102 ,103 ,106 …N型領域、10
4 …トレンチ、105 ,113 …絶縁膜、107 …窓部、108
,110 …多結晶シリコン膜、112 …ゲート絶縁膜、109
…キャパシタ絶縁膜、111 …単結晶シリコン膜、114
,115 …ゲート電極、116 ,117 ,118 …P型領域。
4 …トレンチ、105 ,113 …絶縁膜、107 …窓部、108
,110 …多結晶シリコン膜、112 …ゲート絶縁膜、109
…キャパシタ絶縁膜、111 …単結晶シリコン膜、114
,115 …ゲート電極、116 ,117 ,118 …P型領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822
Claims (13)
- 【請求項1】 第1導電型の半導体基体と、この半導体
基体表面に形成された第2導電型の導電領域と、この導
電領域に隣接して前記半導体基体に開孔されたトレンチ
と、このトレンチに形成されたキャパシタ絶縁膜と、前
記トレンチを埋めるように形成され、少なくともそのト
レンチ内上部が単結晶質であるキャパシタ電極と、この
キャパシタ電極上の絶縁膜とを具備したことを特徴とす
る半導体記憶装置。 - 【請求項2】 前記導電領域は、前記トレンチに保持さ
れた信号を伝達するか否かを決定するメモリセルトラン
ジスタのソース/ドレイン領域であり、前記絶縁膜がこ
のメモリセルトランジスタのゲート絶縁膜とほぼ同じ膜
厚であることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記半導体基体内に前記導電領域に接触
する、前記半導体基体よりも高濃度の第1導電型の半導
体領域を具備したことを特徴とする請求項1または2記
載の半導体記憶装置。 - 【請求項4】 前記半導体基体内に前記導電領域及び前
記第2のキャパシタ上部電極に接触する、前記半導体基
体よりも高濃度の第1導電型の第1半導体領域と、前記
第2のキャパシタ上部電極内に前記第1半導体領域と接
触する第1導電型の第2半導体領域とを具備したことを
特徴とする請求項1または2記載の半導体記憶装置。 - 【請求項5】 第1導電型の半導体基体と、この半導体
基体表面に形成された第2導電型の導電領域と、この導
電領域に隣接して前記半導体基体に開孔されるトレンチ
と、このトレンチ側壁の少なくとも上部に形成された第
1絶縁膜と、前記トレンチ上部周辺の一部の前記第1絶
縁膜が除去された窓部と、前記トレンチに形成されたキ
ャパシタ絶縁膜と、前記トレンチを埋めるように形成さ
れ、少なくともそのトレンチ内上部が単結晶質であるキ
ャパシタ電極と、このキャパシタ電極上を覆う第2絶縁
膜とを具備したことを特徴とする半導体記憶装置。 - 【請求項6】 前記導電領域は窓部全体近傍の深さ方向
にも伸長していることを特徴とする請求項5記載の半導
体記憶装置。 - 【請求項7】 前記導電領域は、前記トレンチに保持さ
れた信号を伝達するか否かを決定するメモリセルトラン
ジスタのソース/ドレイン領域であり、前記絶縁膜がこ
のメモリセルトランジスタのゲート絶縁膜とほぼ同じ膜
厚であることを特徴とする請求項5記載の半導体記憶装
置。 - 【請求項8】 前記半導体基体内に前記導電領域に接触
する、前記半導体基体よりも高濃度の第1導電型の半導
体領域を具備したことを特徴とする請求項5乃至7いず
れか記載の半導体記憶装置。 - 【請求項9】 前記半導体基体内に前記導電領域及び前
記第2のキャパシタ上部電極に接触する、前記半導体基
体よりも高濃度の第1導電型の第1半導体領域と、前記
第2のキャパシタ上部電極内に前記第1半導体領域と接
触する第1導電型の第2半導体領域とを具備したことを
特徴とする請求項5または7いずれか記載の半導体記憶
装置。 - 【請求項10】 単結晶半導体基板にトレンチを形成す
る工程と、 前記トレンチ側壁の少なくとも上部に第1絶縁膜を形成
する工程と、 前記トレンチの内側にキャパシタ絶縁膜を被覆する工程
と、 前記トレンチ内にキャパシタ電極となる第1導電型の第
1導電層を形成する工程と、 前記トレンチ上部周辺の基板との接触部分に不純物を導
入する工程と、 前記トレンチ内上部を前記第1導電型の単結晶の導電層
で形成する工程と、 前記単結晶の導電層上に第2絶縁膜を形成する工程と 前記第2絶縁膜上にメモリセルトランジスタのゲート電
極及びこのゲート電極の両側の基板表面において一方が
前記不純物と接触するソース/ドレイン領域を形成する
工程とを具備したことを特徴とする半導体記憶装置の製
造方法。 - 【請求項11】 単結晶半導体基板にトレンチを形成す
る工程と、 前記トレンチ内側壁に絶縁膜を形成する工程と、 前記トレンチ下部で前記基板に接触するキャパシタ下部
電極となる第1導電型の第1導電層を形成する工程と、 前記第1導電層を含むトレンチ内側をキャパシタ絶縁膜
で覆う工程と、 前記キャパシタ絶縁膜に接触し前記トレンチ内をその上
部を除いてキャパシタ上部電極となる第1導電型の第2
導電層で充填する工程と、 前記トレンチ上部周辺の前記基板と接触する窓部に不純
物を導入する工程と、 前記窓部に露出した基板を種結晶として前記第2導電層
上にキャパシタ上部電極となる第1導電型の単結晶質の
第3導電層を積層し前記トレンチ内上部を埋める工程
と、 前記半導体基板上及びトレンチを埋めた単結晶質の第3
導電層上に一様な膜厚の絶縁膜を形成する工程と、 前記絶縁膜上にメモリセルトランジスタのゲート電極及
びこのゲート電極の両側の基板表面において一方が前記
不純物と接触するソース/ドレイン領域を形成する工程
とを具備したことを特徴とする半導体記憶装置の製造方
法。 - 【請求項12】 前記不純物は第1導電型、第2導電型
のうちいずれか一方の導電型の不純物であることを特徴
とする請求項10または11記載の半導体記憶装置の製
造方法。 - 【請求項13】 前記不純物は第1導電型を前記窓部に
接触させるようにし、この第1導電型の不純物の周囲に
第2導電型を配するように導入されることを特徴とする
請求項10または11記載の半導体記憶装置の製造方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05304182A JP3107691B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体記憶装置及びその製造方法 |
US08/353,368 US5555520A (en) | 1993-12-03 | 1994-12-02 | Trench capacitor cells for a dram having single monocrystalline capacitor electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05304182A JP3107691B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07161830A true JPH07161830A (ja) | 1995-06-23 |
JP3107691B2 JP3107691B2 (ja) | 2000-11-13 |
Family
ID=17930025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05304182A Expired - Fee Related JP3107691B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5555520A (ja) |
JP (1) | JP3107691B2 (ja) |
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Also Published As
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---|---|
US5555520A (en) | 1996-09-10 |
JP3107691B2 (ja) | 2000-11-13 |
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Legal Events
Date | Code | Title | Description |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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