JP3301170B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体メモリ等
の半導体装置の製法に関する。
の半導体装置の製法に関する。
【０００２】
【従来の技術】従来、貼り合せＳＯＩ（Semiconductor
On Insulator) 技術を用いて半導体メモリ、いわゆるＤ
ＲＡＭを製造することが行われている。図９〜図１３
は、このＤＲＡＭの製法例を示す。
On Insulator) 技術を用いて半導体メモリ、いわゆるＤ
ＲＡＭを製造することが行われている。図９〜図１３
は、このＤＲＡＭの製法例を示す。
【０００３】先ず、図９Ａに示すように、シリコン基板
１の一主面の爾後スイッチング用ＭＯＳトランジスタを
形成すべき部分上に、選択的にフォトレジスト層２を形
成し、このフォトレジスト層２をマスクにして素子分離
領域に対応する他部３を所定の深さＣ（例えば８０〜１
００ｎｍ程度）にエッチング除去し、基板主面に高さ８
０〜１００ｎｍ程度の段差即ち凸状部４を形成する。
１の一主面の爾後スイッチング用ＭＯＳトランジスタを
形成すべき部分上に、選択的にフォトレジスト層２を形
成し、このフォトレジスト層２をマスクにして素子分離
領域に対応する他部３を所定の深さＣ（例えば８０〜１
００ｎｍ程度）にエッチング除去し、基板主面に高さ８
０〜１００ｎｍ程度の段差即ち凸状部４を形成する。
【０００４】次に、図９Ｂに示すように、フォトレジス
ト層２を除去した後、全面に例えばＳｉＯ2 等の絶縁膜
５を形成した後、フォトレジスト層６をマスクに絶縁膜
５をパターニングする。即ち、基板主面の凸状部４と凹
状の他部３に跨がる境界部分７の絶縁膜５を選択的にエ
ッチング除去し、基板１を臨ましめる。
ト層２を除去した後、全面に例えばＳｉＯ2 等の絶縁膜
５を形成した後、フォトレジスト層６をマスクに絶縁膜
５をパターニングする。即ち、基板主面の凸状部４と凹
状の他部３に跨がる境界部分７の絶縁膜５を選択的にエ
ッチング除去し、基板１を臨ましめる。
【０００５】次に、図９Ｃに示すように、フォトレジス
ト層６を除去した後、境界部分７を埋めるように全面に
第１の多結晶シリコン膜８を形成し、さらにその上に例
えばＳｉＯ2 等の絶縁膜９を形成する。
ト層６を除去した後、境界部分７を埋めるように全面に
第１の多結晶シリコン膜８を形成し、さらにその上に例
えばＳｉＯ2 等の絶縁膜９を形成する。
【０００６】次に、フォトレジスト層（図示せず）をマ
スクに絶縁膜９及び多結晶シリコン膜８をパターニング
し、図１０Ｄに示すように、境界部分７に対応した位置
に爾後形成するキャパシタの形状に対応するように、多
結晶シリコン膜８と絶縁膜９による柱状部１０を形成す
る。
スクに絶縁膜９及び多結晶シリコン膜８をパターニング
し、図１０Ｄに示すように、境界部分７に対応した位置
に爾後形成するキャパシタの形状に対応するように、多
結晶シリコン膜８と絶縁膜９による柱状部１０を形成す
る。
【０００７】次に、図１０Ｅに示すように、柱状部１０
を含んで全面に第２の多結晶シリコン膜１１を形成した
後、第２の多結晶シリコン膜１１に対して異方性エッチ
ングを施し、図１０Ｆに示すように、柱状部１０の側壁
に多結晶シリコンによる側壁部１１Ａを形成する。
を含んで全面に第２の多結晶シリコン膜１１を形成した
後、第２の多結晶シリコン膜１１に対して異方性エッチ
ングを施し、図１０Ｆに示すように、柱状部１０の側壁
に多結晶シリコンによる側壁部１１Ａを形成する。
【０００８】次に、図１１Ｇに示すように、フォトレジ
スト層１２をマスクにして柱状部１０の絶縁膜９のみを
選択的にエッチング除去する。これによって基板１に接
続した第１の多結晶シリコン膜８と第２の多結晶シリコ
ン膜の側壁部１１Ａとからなるキャパシタ電極２４が形
成される。
スト層１２をマスクにして柱状部１０の絶縁膜９のみを
選択的にエッチング除去する。これによって基板１に接
続した第１の多結晶シリコン膜８と第２の多結晶シリコ
ン膜の側壁部１１Ａとからなるキャパシタ電極２４が形
成される。
【０００９】次に、図１１Ｈに示すように、キャパシタ
電極２４の表面に誘電体膜１３を被着形成する。
電極２４の表面に誘電体膜１３を被着形成する。
【００１０】次に、図１２Ｉに示すように、対向電極と
なる第３の多結晶シリコン膜１４をキャパシタ電極２４
が埋まるように厚く形成する。次いでこの多結晶シリコ
ン膜による対向電極１４を鎖線１５の位置まで平坦に研
磨する。
なる第３の多結晶シリコン膜１４をキャパシタ電極２４
が埋まるように厚く形成する。次いでこの多結晶シリコ
ン膜による対向電極１４を鎖線１５の位置まで平坦に研
磨する。
【００１１】そして、図１２Ｊに示すように、対向電極
１４の平坦研磨面に支持基板となる他のシリコン基板１
５を貼り合わせる。
１４の平坦研磨面に支持基板となる他のシリコン基板１
５を貼り合わせる。
【００１２】次に、図１３Ｋに示すように、シリコン基
板１の裏面（他主面）から凸状部４が残るように、且つ
素子分離領域での絶縁膜５が露出する位置まで研磨す
る。ここに、凸状部４による厚さ８０〜１００ｎｍ程度
のシリコン薄膜１６が形成される。
板１の裏面（他主面）から凸状部４が残るように、且つ
素子分離領域での絶縁膜５が露出する位置まで研磨す
る。ここに、凸状部４による厚さ８０〜１００ｎｍ程度
のシリコン薄膜１６が形成される。
【００１３】次に、このシリコン薄膜１６上にゲート絶
縁膜１８を介してゲート電極となるワード線１９を形成
し、このワード線１９をマスクに不純物拡散してシリコ
ン薄膜１６にソース・ドレインとなる拡散領域２０，２
１，２２を形成し、ここにスイッチング用ＭＯＳトラン
ジスタ２３を形成する。一方、各拡散領域２１及び２２
に夫々接続するように、キャパシタ電極２４と、誘電体
膜１３と第３多結晶シリコンによる対向電圧１４とによ
りキャパシタ２５が構成される。
縁膜１８を介してゲート電極となるワード線１９を形成
し、このワード線１９をマスクに不純物拡散してシリコ
ン薄膜１６にソース・ドレインとなる拡散領域２０，２
１，２２を形成し、ここにスイッチング用ＭＯＳトラン
ジスタ２３を形成する。一方、各拡散領域２１及び２２
に夫々接続するように、キャパシタ電極２４と、誘電体
膜１３と第３多結晶シリコンによる対向電圧１４とによ
りキャパシタ２５が構成される。
【００１４】そして、絶縁膜２６を形成した後、コンタ
クトホール２７を形成して拡散領域２０に接続するビッ
ト線２８を形成することにより、図１３Ｌに示すよう
に、電荷を蓄えるためのキャパシタ２５とそのキャパシ
タへの電荷の出入れを制御するスイッチング用ＭＯＳト
ランジスタ２３からなる目的のＤＲＡＭのセル２９が得
られる。
クトホール２７を形成して拡散領域２０に接続するビッ
ト線２８を形成することにより、図１３Ｌに示すよう
に、電荷を蓄えるためのキャパシタ２５とそのキャパシ
タへの電荷の出入れを制御するスイッチング用ＭＯＳト
ランジスタ２３からなる目的のＤＲＡＭのセル２９が得
られる。
【００１５】
【発明が解決しようとする課題】ところで、上述した従
来の製法においては、図１３Ｋの研磨工程で薄いシリコ
ン膜１６を残すことが難しい。このシリコン薄膜１６の
厚さは上述したように１００ｎｍ程度なので研磨むら、
半導体ウエハーの反り、半導体ウエハーの厚さのばらつ
き等を考慮すると、ウエハー面内でシリコン薄膜１６の
厚さを制御することは難しい。例えば厚みむらをなくす
ように研磨しすぎるとシリコン薄膜が消滅してしまう。
来の製法においては、図１３Ｋの研磨工程で薄いシリコ
ン膜１６を残すことが難しい。このシリコン薄膜１６の
厚さは上述したように１００ｎｍ程度なので研磨むら、
半導体ウエハーの反り、半導体ウエハーの厚さのばらつ
き等を考慮すると、ウエハー面内でシリコン薄膜１６の
厚さを制御することは難しい。例えば厚みむらをなくす
ように研磨しすぎるとシリコン薄膜が消滅してしまう。
【００１６】集積度の向上に伴ってシリコン薄膜１６の
厚さは、数十ｎｍと更に薄膜化するため、シリコン基板
１の裏面からの研磨によってシリコン薄膜１６を残すこ
とは益々難しくなってきている。
厚さは、数十ｎｍと更に薄膜化するため、シリコン基板
１の裏面からの研磨によってシリコン薄膜１６を残すこ
とは益々難しくなってきている。
【００１７】本発明は、上述の点に鑑み、素子形成に供
するため均一な膜厚の半導体薄膜を形成できるようにし
た半導体装置の製法を提供するものである。
するため均一な膜厚の半導体薄膜を形成できるようにし
た半導体装置の製法を提供するものである。
【００１８】
【課題を解決するための手段】本発明に係る半導体装置
の製法は、半導体基体３１（６１）の一主面に段差３４
（６２）を形成する工程と、半導体基体３１（６１）の
一主面に絶縁膜３５（６３）を形成する工程と、半導体
基体３１（６１）に支持基体４７（６５）を貼り合わせ
た後、半導体基体３１（６１）を他主面から研磨して段
差部分３４Ａ（６２Ａ）を残す工程と、残った段差部分
３４Ａ（６２Ａ）の半導体を種としてラテラルエピタキ
シャル成長にて絶縁膜３５（６３）上に半導体薄膜４８
（６６）を形成する工程を有する。
の製法は、半導体基体３１（６１）の一主面に段差３４
（６２）を形成する工程と、半導体基体３１（６１）の
一主面に絶縁膜３５（６３）を形成する工程と、半導体
基体３１（６１）に支持基体４７（６５）を貼り合わせ
た後、半導体基体３１（６１）を他主面から研磨して段
差部分３４Ａ（６２Ａ）を残す工程と、残った段差部分
３４Ａ（６２Ａ）の半導体を種としてラテラルエピタキ
シャル成長にて絶縁膜３５（６３）上に半導体薄膜４８
（６６）を形成する工程を有する。
【００１９】本発明に係る半導体装置の製法は、半導体
基体３１の一主面に段差３４を形成し、該一主面に絶縁
膜３５を形成する工程と、段差上部の絶縁膜３５のコン
タクトホール３７を通して段差部分と接続するキャパシ
タ４９を形成する工程と、半導体基体３１に支持基体４
７を貼り合わせた後、半導体基体３１の他主面から研磨
して段差部分３４Ａを残す工程と、残った段差部分３４
Ａの半導体を種としてラテラルエピタキシャル成長にて
絶縁膜３５上に半導体薄膜４８を形成する工程と、半導
体薄膜４８にトランジスタ５５を形成する工程を有す
る。
基体３１の一主面に段差３４を形成し、該一主面に絶縁
膜３５を形成する工程と、段差上部の絶縁膜３５のコン
タクトホール３７を通して段差部分と接続するキャパシ
タ４９を形成する工程と、半導体基体３１に支持基体４
７を貼り合わせた後、半導体基体３１の他主面から研磨
して段差部分３４Ａを残す工程と、残った段差部分３４
Ａの半導体を種としてラテラルエピタキシャル成長にて
絶縁膜３５上に半導体薄膜４８を形成する工程と、半導
体薄膜４８にトランジスタ５５を形成する工程を有す
る。
【００２０】
【作用】第１の発明においては、支持基体４７（６５）
を貼り合わせた後、半導体基体３１（６１）の他主面
（即ち裏面）から研磨して半導体基体３１（６１）の一
主面に予め形成した段差部分３４Ａ（６２Ａ）のみを残
し、この段差部分３４Ａ（６２Ａ）の半導体を種にして
ラテラルエピタキシャル成長にて研磨面に望む絶縁膜３
５（６３）上に半導体薄膜４８（６６）を形成すること
により、半導体基体３１（６１）の反り、厚さむら、更
には研磨むらによらず、均一な膜厚の半導体薄膜４８
（６６）が形成される。その後、この半導体薄膜４８
（６６）に所望の半導体素子が形成される。
を貼り合わせた後、半導体基体３１（６１）の他主面
（即ち裏面）から研磨して半導体基体３１（６１）の一
主面に予め形成した段差部分３４Ａ（６２Ａ）のみを残
し、この段差部分３４Ａ（６２Ａ）の半導体を種にして
ラテラルエピタキシャル成長にて研磨面に望む絶縁膜３
５（６３）上に半導体薄膜４８（６６）を形成すること
により、半導体基体３１（６１）の反り、厚さむら、更
には研磨むらによらず、均一な膜厚の半導体薄膜４８
（６６）が形成される。その後、この半導体薄膜４８
（６６）に所望の半導体素子が形成される。
【００２１】研磨で残す段差部分３４Ａ（６２Ａ）は、
ラテラルエピタキシャル成長の際の種となるものであ
り、その厚さは厳しく制御する必要がない。予め研磨む
らを吸収する程度に半導体基体３１（６１）の一主面の
段差３４（６２）を厚く形成しておけばよい。従って、
研磨の歩留りが向上し、信頼性の高い半導体装置を歩留
りよく製造できる。
ラテラルエピタキシャル成長の際の種となるものであ
り、その厚さは厳しく制御する必要がない。予め研磨む
らを吸収する程度に半導体基体３１（６１）の一主面の
段差３４（６２）を厚く形成しておけばよい。従って、
研磨の歩留りが向上し、信頼性の高い半導体装置を歩留
りよく製造できる。
【００２２】また、第２の発明においては、半導体基体
３１の段差部上の絶縁膜３５のコンタクトホール３７を
通じて段差部分３４Ａと接続するキャパシタ４９を形成
し、支持基体４７を貼り合わせた後、半導体基体３１の
他主面を研磨して段差部分３４Ａを残し、この段差部分
３４Ａの半導体を種にしてラテラルエピタキシャル成長
で絶縁膜３５上に半導体薄膜４８を形成することによ
り、半導体基体３１の反り、厚さのばらつき、さらには
研磨むらによらず、均一な膜厚の半導体薄膜４８が形成
できる。そして、この半導体薄膜４８にスイッチング用
のトランジスタ５５を形成することにより、半導体メモ
リ、いわゆるＤＲＡＭのセルを歩留り良く製造すること
ができる。
３１の段差部上の絶縁膜３５のコンタクトホール３７を
通じて段差部分３４Ａと接続するキャパシタ４９を形成
し、支持基体４７を貼り合わせた後、半導体基体３１の
他主面を研磨して段差部分３４Ａを残し、この段差部分
３４Ａの半導体を種にしてラテラルエピタキシャル成長
で絶縁膜３５上に半導体薄膜４８を形成することによ
り、半導体基体３１の反り、厚さのばらつき、さらには
研磨むらによらず、均一な膜厚の半導体薄膜４８が形成
できる。そして、この半導体薄膜４８にスイッチング用
のトランジスタ５５を形成することにより、半導体メモ
リ、いわゆるＤＲＡＭのセルを歩留り良く製造すること
ができる。
【００２３】
【実施例】以下、図面を参照して本発明による半導体装
置の製法の実施例を説明する。
置の製法の実施例を説明する。
【００２４】図１〜図６は本発明をＤＲＡＭの製造に適
用した場合である。
用した場合である。
【００２５】先ず、図１Ａに示すように、シリコン基板
３１の一主面の爾後形成すべきスイッチング用ＭＯＳト
ランジスタのキャパシタと接続すべき部分上に、選択的
にフォトレジスト層３２を形成する。
３１の一主面の爾後形成すべきスイッチング用ＭＯＳト
ランジスタのキャパシタと接続すべき部分上に、選択的
にフォトレジスト層３２を形成する。
【００２６】そして、このフォトレジスト層３２をマス
クに基板主面の他部３３を所定の深さａにエッチング除
去し、図１Ｂに示すように、基板主面に段差即ち凸状部
３４を形成する。深さａは、この凸状部３４が後述の研
磨後に残る程度の深さ、例えば数百ｎｍにする。
クに基板主面の他部３３を所定の深さａにエッチング除
去し、図１Ｂに示すように、基板主面に段差即ち凸状部
３４を形成する。深さａは、この凸状部３４が後述の研
磨後に残る程度の深さ、例えば数百ｎｍにする。
【００２７】次に、図１Ｃに示すように、凸状部３４を
含む基板主面の全面に例えばＳｉＯ 2 等の絶縁膜３５を
ＣＶＤ（化学気相成長）法により形成する。
含む基板主面の全面に例えばＳｉＯ 2 等の絶縁膜３５を
ＣＶＤ（化学気相成長）法により形成する。
【００２８】次に、図１Ｄに示すように、フォトレジス
ト層３６をマスクにして凸状部３４上の絶縁膜３５をパ
ターニングし、コンタクトホール３７を形成する。
ト層３６をマスクにして凸状部３４上の絶縁膜３５をパ
ターニングし、コンタクトホール３７を形成する。
【００２９】次に、図２Ｅに示すように、フォトレジス
ト層３６を除去し、コンタクトホール３７に臨むシリコ
ン基板の凸状部３４に接続するように全面に多結晶シリ
コン膜３８及びその上に例えばＳｉＯ2 等による絶縁膜
３９をＣＶＤ法等により順次形成する。
ト層３６を除去し、コンタクトホール３７に臨むシリコ
ン基板の凸状部３４に接続するように全面に多結晶シリ
コン膜３８及びその上に例えばＳｉＯ2 等による絶縁膜
３９をＣＶＤ法等により順次形成する。
【００３０】次に、図２Ｆに示すように、絶縁膜３９及
び多結晶シリコン膜３８をパターニングして凸状部３４
に対応する位置に、爾後形成するキャパシタの形状に対
応するように絶縁膜３９及び多結晶シリコン膜３８から
なる柱状部４０を形成する。
び多結晶シリコン膜３８をパターニングして凸状部３４
に対応する位置に、爾後形成するキャパシタの形状に対
応するように絶縁膜３９及び多結晶シリコン膜３８から
なる柱状部４０を形成する。
【００３１】次に、図２Ｇに示すように、柱状部４０の
表面を沿うように全面に多結晶シリコン膜４１を被着形
成した後、この多結晶シリコン膜４１に対して異方性エ
ッチングを施し、図３Ｈに示すように、柱状部４０の側
壁に多結晶シリコンの側壁部４１Ａを形成する。
表面を沿うように全面に多結晶シリコン膜４１を被着形
成した後、この多結晶シリコン膜４１に対して異方性エ
ッチングを施し、図３Ｈに示すように、柱状部４０の側
壁に多結晶シリコンの側壁部４１Ａを形成する。
【００３２】次に、図３Ｉに示すように、フォトレジス
ト層４２をマスクにして柱状部４０の絶縁膜３９のみを
選択的にエッチング除去する。これによってシリコン基
板３１の凸状部３４に接続した第１の多結晶シリコン膜
３８と第２の多結晶シリコンの側壁部４１Ａとからなる
キャパシタ電極４３が形成される。
ト層４２をマスクにして柱状部４０の絶縁膜３９のみを
選択的にエッチング除去する。これによってシリコン基
板３１の凸状部３４に接続した第１の多結晶シリコン膜
３８と第２の多結晶シリコンの側壁部４１Ａとからなる
キャパシタ電極４３が形成される。
【００３３】次に、図４Ｊに示すように、キャパシタ電
極４３の表面に誘電体膜４４を被着形成する。
極４３の表面に誘電体膜４４を被着形成する。
【００３４】次に、図４Ｋに示すように対向電極となる
多結晶シリコン膜４５を、キャパシタ電極４３が埋め込
まれるように厚く形成する。次いで、この多結晶シリコ
ン膜による対向電極４５を鎖線４６の位置まで平坦に研
磨する。ここにキャパシタ電極４３、誘電体膜４４及び
対向電極４５によりキャパシタ４９が構成される。
多結晶シリコン膜４５を、キャパシタ電極４３が埋め込
まれるように厚く形成する。次いで、この多結晶シリコ
ン膜による対向電極４５を鎖線４６の位置まで平坦に研
磨する。ここにキャパシタ電極４３、誘電体膜４４及び
対向電極４５によりキャパシタ４９が構成される。
【００３５】そして、図５Ｌに示すように、対向電極４
５の平坦研磨面に支持基板となる他のシリコン基板４７
を貼り合わせる。
５の平坦研磨面に支持基板となる他のシリコン基板４７
を貼り合わせる。
【００３６】次に、図５Ｍに示すように、シリコン基板
３１の裏面（他主面）から研磨する。このとき、シリコ
ン基板３１の凸状部３４に相当する部分３４Ａのみが残
るようにし、それ以外のシリコン基板３１が全て無くな
る位置、即ち絶縁膜３５が露出する位置で研磨を止め
る。
３１の裏面（他主面）から研磨する。このとき、シリコ
ン基板３１の凸状部３４に相当する部分３４Ａのみが残
るようにし、それ以外のシリコン基板３１が全て無くな
る位置、即ち絶縁膜３５が露出する位置で研磨を止め
る。
【００３７】研磨のむらによって、残ったシリコン部分
３４Ａの厚さは、シリコンウエハー面内で大きくばらつ
くが、予め凸状部３４の段差ａを大きく取っておくこと
により、上記ばらつきを吸収することができる。
３４Ａの厚さは、シリコンウエハー面内で大きくばらつ
くが、予め凸状部３４の段差ａを大きく取っておくこと
により、上記ばらつきを吸収することができる。
【００３８】次に、図６Ｎに示すように、残ったシリコ
ン部分３４Ａを種としていわゆるラテラルエピタキシャ
ル成長により、絶縁膜３５上にシリコン薄膜４８を形成
する。このラテラルエピタキシャル成長は、例えば水素
（Ｈ2 ）中、１１００℃で０．０６％のＳｉＨ4 を供給
して行うことができる。エピタキシャル成長は約縦１：
横９の比率でラテラル方向に成長し、絶縁膜３５上に
は、例えば数１００Åの均一な膜厚のシリコン薄膜４８
が形成される。
ン部分３４Ａを種としていわゆるラテラルエピタキシャ
ル成長により、絶縁膜３５上にシリコン薄膜４８を形成
する。このラテラルエピタキシャル成長は、例えば水素
（Ｈ2 ）中、１１００℃で０．０６％のＳｉＨ4 を供給
して行うことができる。エピタキシャル成長は約縦１：
横９の比率でラテラル方向に成長し、絶縁膜３５上に
は、例えば数１００Åの均一な膜厚のシリコン薄膜４８
が形成される。
【００３９】次に図６Ｏに示すように、シリコン薄膜４
８をＭＯＳトランジスタを形成すべき領域にパターニン
グした後、パターニングされたシリコン薄膜４８上にゲ
ート絶縁膜５０を介してゲート電極となるワード線５１
を形成し、このワード線５１をマスクに不純物拡散して
セルファラインにてシリコン薄膜４８にソース・ドレイ
ンとなる拡散領域５２，５３，５４を形成し、ここにス
イッチング用ＭＯＳトランジスタ５５を形成する。
８をＭＯＳトランジスタを形成すべき領域にパターニン
グした後、パターニングされたシリコン薄膜４８上にゲ
ート絶縁膜５０を介してゲート電極となるワード線５１
を形成し、このワード線５１をマスクに不純物拡散して
セルファラインにてシリコン薄膜４８にソース・ドレイ
ンとなる拡散領域５２，５３，５４を形成し、ここにス
イッチング用ＭＯＳトランジスタ５５を形成する。
【００４０】拡散領域５３，５４は夫々シリコン部分３
４Ａを介してキャパシタ４９のキャパシタ電極４３に接
続される。そして、絶縁膜５６を形成した後、コンタク
トホール５７を形成して拡散領域５２に接続するビット
線５８を形成する。
４Ａを介してキャパシタ４９のキャパシタ電極４３に接
続される。そして、絶縁膜５６を形成した後、コンタク
トホール５７を形成して拡散領域５２に接続するビット
線５８を形成する。
【００４１】斯くして電荷を蓄えるためのキャパシタ４
９とそのキャパシタ４９への電荷の出し入れを制御する
スイッチング用ＭＯＳトランジスタ５５からなる目的の
ＤＲＡＭのセル５９を得る。
９とそのキャパシタ４９への電荷の出し入れを制御する
スイッチング用ＭＯＳトランジスタ５５からなる目的の
ＤＲＡＭのセル５９を得る。
【００４２】上述の製法によれば、シリコン基板３１に
凸状部３４を形成し、表面に絶縁膜３５を形成し、さら
にキャパシタ４９を形成した後、支持基板４７を貼り合
せて、シリコン基板３１の裏面から研磨して、残ったシ
リコン部分３４Ａを種としてラテラルエピタキシャル成
長して絶縁膜３５上にシリコン薄膜４８を形成するの
で、シリコンウエハーの反り、厚みのばらつき、研磨む
らに拘らず、均一な膜厚のシリコン薄膜４８を形成する
ことができる。
凸状部３４を形成し、表面に絶縁膜３５を形成し、さら
にキャパシタ４９を形成した後、支持基板４７を貼り合
せて、シリコン基板３１の裏面から研磨して、残ったシ
リコン部分３４Ａを種としてラテラルエピタキシャル成
長して絶縁膜３５上にシリコン薄膜４８を形成するの
で、シリコンウエハーの反り、厚みのばらつき、研磨む
らに拘らず、均一な膜厚のシリコン薄膜４８を形成する
ことができる。
【００４３】そして、シリコン基板３１の凸状部の段差
ａを研磨むらを吸収する程度に厚くしておくことによ
り、また研磨後に残ったシリコン部分３４Ａはラテラル
エピタキシャル成長時の種となるためにシリコン部分３
４Ａの膜厚を厳しく制御しなくても良いことから、シリ
コン基板３１に対する研磨の歩留りを向上することがで
きる。
ａを研磨むらを吸収する程度に厚くしておくことによ
り、また研磨後に残ったシリコン部分３４Ａはラテラル
エピタキシャル成長時の種となるためにシリコン部分３
４Ａの膜厚を厳しく制御しなくても良いことから、シリ
コン基板３１に対する研磨の歩留りを向上することがで
きる。
【００４４】従って、信頼性の高いＤＲＡＭを歩留りよ
く製造することができる。
く製造することができる。
【００４５】図７〜図８は、本発明の他の実施例を示
す。図７Ａに示すように、シリコン基板６１の一主面の
爾後形成すべき素子形成領域に対応せざる部分上に、前
述と同様のフォトエッチング技術を用いて段差ｂを有す
る凸状部６２を形成する。
す。図７Ａに示すように、シリコン基板６１の一主面の
爾後形成すべき素子形成領域に対応せざる部分上に、前
述と同様のフォトエッチング技術を用いて段差ｂを有す
る凸状部６２を形成する。
【００４６】次に、図７Ｂに示すように、凸状部６２を
含む基板主面の全面に例えばＳｉＯ 2 等の絶縁膜６３を
例えばＣＶＤ法により形成する。
含む基板主面の全面に例えばＳｉＯ 2 等の絶縁膜６３を
例えばＣＶＤ法により形成する。
【００４７】次に、図７Ｃに示すように、絶縁膜６３上
に平坦化膜６４を介して支持基板となる他のシリコン基
板６５を貼り合せる。
に平坦化膜６４を介して支持基板となる他のシリコン基
板６５を貼り合せる。
【００４８】次に、図８Ｄに示すように、シリコン基板
６１の裏面（他主面）から凸状部６２に相当する部分６
２Ａのみが残り、それ以外の基板６１が無くなって絶縁
膜６３の面が露出する位置まで研磨する。
６１の裏面（他主面）から凸状部６２に相当する部分６
２Ａのみが残り、それ以外の基板６１が無くなって絶縁
膜６３の面が露出する位置まで研磨する。
【００４９】次に、図８Ｅに示すように、残ったシリコ
ン部分６２Ａを種として、ラテラルエピタキシャル成長
により、絶縁膜６３上にシリコン薄膜６６を形成する。
これによって、いわゆるＳＯＩ基板６７が作製される。
ン部分６２Ａを種として、ラテラルエピタキシャル成長
により、絶縁膜６３上にシリコン薄膜６６を形成する。
これによって、いわゆるＳＯＩ基板６７が作製される。
【００５０】しかる後、このＳＯＩ基板６７のシリコン
薄膜６６をパターニングし、或いは他の方法で素子分離
領域を形成し、絶縁膜６３上のシリコン薄膜６６による
素子形成領域６８に所望の半導体素子を形成して目的の
半導体装置を作製する。
薄膜６６をパターニングし、或いは他の方法で素子分離
領域を形成し、絶縁膜６３上のシリコン薄膜６６による
素子形成領域６８に所望の半導体素子を形成して目的の
半導体装置を作製する。
【００５１】かかる製法においても、研磨後に残ったシ
リコン部分６２Ａを種としてラテラルエピタキシャル成
長にて絶縁膜６３上にシリコン薄膜６６を形成するの
で、シリコンウエハーの反り、厚みのばらつき、或いは
研磨むらによらず、均一な膜厚のシリコン薄膜６６を有
するＳＯＩ基板６７が得られ、このＳＯＩ基板６７によ
り、歩留り良く半導体装置を製造することができる。
リコン部分６２Ａを種としてラテラルエピタキシャル成
長にて絶縁膜６３上にシリコン薄膜６６を形成するの
で、シリコンウエハーの反り、厚みのばらつき、或いは
研磨むらによらず、均一な膜厚のシリコン薄膜６６を有
するＳＯＩ基板６７が得られ、このＳＯＩ基板６７によ
り、歩留り良く半導体装置を製造することができる。
【００５２】
【発明の効果】本発明によれば、貼り合せＳＯＩ技術を
用いた半導体装置の製法において、その半導体素子を形
成すべき半導体薄膜を、半導体ウエハーの反り、厚さの
ばらつき、或いは研磨むら等によらず均一な膜厚で形成
することができる。従って、研磨の歩留りが向上し、高
集積度化されても信頼性の高い半導体メモリ等の半導体
装置を歩留り良く製造することができる。
用いた半導体装置の製法において、その半導体素子を形
成すべき半導体薄膜を、半導体ウエハーの反り、厚さの
ばらつき、或いは研磨むら等によらず均一な膜厚で形成
することができる。従って、研磨の歩留りが向上し、高
集積度化されても信頼性の高い半導体メモリ等の半導体
装置を歩留り良く製造することができる。
【図１】Ａ 本発明に係るＤＲＡＭの製法の一例を示す
工程図である。 Ｂ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。 Ｃ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。 Ｄ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
工程図である。 Ｂ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。 Ｃ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。 Ｄ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
【図２】Ｅ 本発明に係るＤＲＡＭの製法の一例を示す
工程図である。 Ｆ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。 Ｇ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
工程図である。 Ｆ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。 Ｇ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
【図３】Ｈ 本発明に係るＤＲＡＭの製法の一例を示す
工程図である。 Ｉ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
工程図である。 Ｉ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
【図４】Ｊ 本発明に係るＤＲＡＭの製法の一例を示す
工程図である。 Ｋ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
工程図である。 Ｋ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
【図５】Ｌ 本発明に係るＤＲＡＭの製法の一例を示す
工程図である。 Ｍ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
工程図である。 Ｍ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
【図６】Ｎ 本発明に係るＤＲＡＭの製法の一例を示す
工程図である。 Ｏ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
工程図である。 Ｏ 本発明に係るＤＲＡＭの製法の一例を示す工程図で
ある。
【図７】Ａ 本発明に係る半導体装置の製法の他の例を
示す工程図である。 Ｂ 本発明に係る半導体装置の製法の他の例を示す工程
図である。 Ｃ 本発明に係る半導体装置の製法の他の例を示す工程
図である。
示す工程図である。 Ｂ 本発明に係る半導体装置の製法の他の例を示す工程
図である。 Ｃ 本発明に係る半導体装置の製法の他の例を示す工程
図である。
【図８】Ｄ 本発明に係る半導体装置の製法の他の例を
示す工程図である。 Ｅ 本発明に係る半導体装置の製法の他の例を示す工程
図である。
示す工程図である。 Ｅ 本発明に係る半導体装置の製法の他の例を示す工程
図である。
【図９】Ａ 従来の貼り合せＳＯＩ技術を用いたＤＲＡ
Ｍの製法を示す工程図である。 Ｂ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。 Ｃ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
Ｍの製法を示す工程図である。 Ｂ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。 Ｃ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
【図１０】Ｄ 従来の貼り合せＳＯＩ技術を用いたＤＲ
ＡＭの製法を示す工程図である。 Ｅ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。 Ｆ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
ＡＭの製法を示す工程図である。 Ｅ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。 Ｆ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
【図１１】Ｇ 従来の貼り合せＳＯＩ技術を用いたＤＲ
ＡＭの製法を示す工程図である。 Ｈ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
ＡＭの製法を示す工程図である。 Ｈ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
【図１２】Ｉ 従来の貼り合せＳＯＩ技術を用いたＤＲ
ＡＭの製法を示す工程図である。 Ｊ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
ＡＭの製法を示す工程図である。 Ｊ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
【図１３】Ｋ 従来の貼り合せＳＯＩ技術を用いたＤＲ
ＡＭの製法を示す工程図である。 Ｌ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
ＡＭの製法を示す工程図である。 Ｌ 従来の貼り合せＳＯＩ技術を用いたＤＲＡＭの製法
を示す工程図である。
１，３１，６１ シリコン基板 ２，６，３２，３６ フォトレジスト層 ３３ 他部 ４，３４，６２ 凸状部 ３４Ａ，６２Ａ シリコン部分 ３５，６３ 絶縁膜 ３７ コンタクトホール ８，３８ 多結晶シリコン膜 ９，３９ 絶縁膜 １０，４０ 柱状部 １１，４１ 多結晶シリコン膜 １１Ａ，４１Ａ 側壁部 ２４，４３ キャパシタ電極 １３，４４ 誘電体膜 １４，４５ 対向電極（多結晶シリコン） １５，４７ 支持基板（シリコン基板） １６，４８，６６ シリコン薄膜 ２５，４９ キャパシタ １８，５０ ゲート絶縁膜 １９，５１ ワード線（ゲート電極） ２０，２１，２２，５２，５３，５４ 拡散領域 ２３，５５ ＭＯＳトランジスタ ２７，５７ コンタクトホール ２８，５８ ビット線 ２９，５９ ＤＲＡＭ ６１ 平坦化膜 ６７ ＳＯＩ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ 27/108 27/10 ６２１Ｃ 27/12 (56)参考文献 特開 平２−122525（ＪＰ，Ａ) 特開 平４−299531（ＪＰ，Ａ) 特開 平２−1968（ＪＰ，Ａ) 特開 平６−104410（ＪＰ，Ａ) 特開 平５−235295（ＪＰ，Ａ) 特開 平２−219252（ＪＰ，Ａ) 特開 昭62−193275（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/20 H01L 21/304 H01L 21/822 H01L 27/04 H01L 27/108 H01L 27/12
Claims (2)
- 【請求項１】 半導体基体の一主面に段差を形成する工
程と、 前記半導体基体の一主面に絶縁膜を形成する工程と、 前記半導体基体に支持基体を貼り合わせた後、前記半導
体基体を他主面から研磨して前記段差部分のみを残す工
程と、 前記残った段差部分の半導体を種としてラテラルエピタ
キシャル成長にて前記絶縁膜上に半導体薄膜を形成する
工程を有することを特徴とする半導体装置の製法。 - 【請求項２】 半導体基体の一主面に段差を形成し、該
一主面に絶縁膜を形成する工程と、 段差上部の前記絶縁膜のコンタクトホールを通して前記
段差部分と接続するキャパシタを形成する工程と、 前記半導体基体に支持基体を貼り合わせた後、前記半導
体基体の他主面から研磨して前記段差部分を残す工程
と、 前記残った段差部分の半導体を種としてラテラルエピタ
キシャル成長にて前記絶縁膜上に半導体薄膜を形成する
工程と、 該半導体薄膜にトランジスタを形成する工程を有するこ
とを特徴とする半導体装置の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19742393A JP3301170B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置の製法 |
| US08/285,722 US5506163A (en) | 1993-08-09 | 1994-08-04 | Method of making a semiconductor device |
| US08/475,763 US5661320A (en) | 1993-08-09 | 1995-06-07 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19742393A JP3301170B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758216A JPH0758216A (ja) | 1995-03-03 |
| JP3301170B2 true JP3301170B2 (ja) | 2002-07-15 |
Family
ID=16374279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19742393A Expired - Fee Related JP3301170B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5506163A (ja) |
| JP (1) | JP3301170B2 (ja) |
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| US6831322B2 (en) * | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US6020257A (en) * | 1995-06-07 | 2000-02-01 | Elm Technology Corporation | Membrane dielectric isolation IC fabrication |
| US5585285A (en) * | 1995-12-06 | 1996-12-17 | Micron Technology, Inc. | Method of forming dynamic random access memory circuitry using SOI and isolation trenches |
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| FR2838866B1 (fr) * | 2002-04-23 | 2005-06-24 | St Microelectronics Sa | Procede de fabrication de composants electroniques et produit electronique incorporant un composant ainsi obtenu |
| US8053823B2 (en) * | 2005-03-08 | 2011-11-08 | International Business Machines Corporation | Simplified buried plate structure and process for semiconductor-on-insulator chip |
| US8829585B2 (en) | 2011-05-31 | 2014-09-09 | International Business Machines Corporation | High density memory cells using lateral epitaxy |
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|---|---|---|---|---|
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| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
| NL8700033A (nl) * | 1987-01-09 | 1988-08-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| US4926233A (en) * | 1988-06-29 | 1990-05-15 | Texas Instruments Incorporated | Merged trench bipolar-CMOS transistor fabrication process |
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| JPH07118505B2 (ja) * | 1990-12-28 | 1995-12-18 | 信越半導体株式会社 | 誘電体分離基板の製造方法 |
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