JPS61160976A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61160976A JPS61160976A JP162685A JP162685A JPS61160976A JP S61160976 A JPS61160976 A JP S61160976A JP 162685 A JP162685 A JP 162685A JP 162685 A JP162685 A JP 162685A JP S61160976 A JPS61160976 A JP S61160976A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野
本発明は牛得体装置の製造方法に関し、特にＬＤ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）型Ｍ０
８に９ンジスタのソース、ドレインを形成する九めイオ
ン注入のマスクの形成に関するものである〇偉） 従来
技術 半導体装置の製造行程中で、ゲート電極形成後、ノース
、ドレイン拡散層をイオン注入によって形成する際に実
効のＬ長（Ｌｅｆｆ） ？：ゲート線幅りよシ大きく得
る場合の、従来のイオン注入のマスク形成方法を図面を
用いて説明する。第１図に半導体基板１上に周囲が酸化
され次長結晶シリコンゲート電極３が形成され、３ｔ−
マスクとして第一のイオン注入を行い、ソースドレイン
拡散層の一部４が形成された状態を示す。２は酸化ケイ
素膜を示す。第２図＾、０にソース、ドレイン層を完成
させる第二のイオン注入のマスク形成の従来技術を示す
。図中、Ｌはゲート線幅を示す。まず第２図（へ）に示
すように、ＣＶＤ法等により、酸化ケイ素膜（以下酸化
膜と呼ぶ）又はリンケイ酸ガラス膜（以下ＰＥＧ膜と呼
ぶ）ｔ−成長させる。この膜を５とする。次いで酸化膜
又はＰＥＧ膜５をリアクティブイオンエツチングを行う
と、第２囲い）に示すように、ゲート部３の周囲のみ残
てれ第２のイオン注入のマスクが形成される。ところが
、この方法では、ＣＶＤ法による成長では、第２図（５
）に示すようにゲート部周囲の段部に１くひれ“が生じ
やすく、第２図（ハ）のよ５に、エツチング後所望の実
効り長金得るためのマスクパターンが得られにくい。ま
た、成長させた酸化膜又はＰＥＧ膜５のリアクティブイ
オンエツチングはその下地が酸化ＪｇｌＩ２でらるため
エツチングの制御がきわめてむずかしい。九とえば、エ
ツチングをオーバーさせると、下地酸化膜２″′！でエ
ツチングされる。１友、エツチング不足の場合、第二の
イオン注入での注入量、注入深さ等に不足を生じ石。ま
た、ＣＶＤ成長による膜厚ムラ、エツチング後２にょシ
、エツチング後の残）欧化膜にムラを生じ、イオン注入
にムラができや丁い。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）型Ｍ０
８に９ンジスタのソース、ドレインを形成する九めイオ
ン注入のマスクの形成に関するものである〇偉） 従来
技術 半導体装置の製造行程中で、ゲート電極形成後、ノース
、ドレイン拡散層をイオン注入によって形成する際に実
効のＬ長（Ｌｅｆｆ） ？：ゲート線幅りよシ大きく得
る場合の、従来のイオン注入のマスク形成方法を図面を
用いて説明する。第１図に半導体基板１上に周囲が酸化
され次長結晶シリコンゲート電極３が形成され、３ｔ−
マスクとして第一のイオン注入を行い、ソースドレイン
拡散層の一部４が形成された状態を示す。２は酸化ケイ
素膜を示す。第２図＾、０にソース、ドレイン層を完成
させる第二のイオン注入のマスク形成の従来技術を示す
。図中、Ｌはゲート線幅を示す。まず第２図（へ）に示
すように、ＣＶＤ法等により、酸化ケイ素膜（以下酸化
膜と呼ぶ）又はリンケイ酸ガラス膜（以下ＰＥＧ膜と呼
ぶ）ｔ−成長させる。この膜を５とする。次いで酸化膜
又はＰＥＧ膜５をリアクティブイオンエツチングを行う
と、第２囲い）に示すように、ゲート部３の周囲のみ残
てれ第２のイオン注入のマスクが形成される。ところが
、この方法では、ＣＶＤ法による成長では、第２図（５
）に示すようにゲート部周囲の段部に１くひれ“が生じ
やすく、第２図（ハ）のよ５に、エツチング後所望の実
効り長金得るためのマスクパターンが得られにくい。ま
た、成長させた酸化膜又はＰＥＧ膜５のリアクティブイ
オンエツチングはその下地が酸化ＪｇｌＩ２でらるため
エツチングの制御がきわめてむずかしい。九とえば、エ
ツチングをオーバーさせると、下地酸化膜２″′！でエ
ツチングされる。１友、エツチング不足の場合、第二の
イオン注入での注入量、注入深さ等に不足を生じ石。ま
た、ＣＶＤ成長による膜厚ムラ、エツチング後２にょシ
、エツチング後の残）欧化膜にムラを生じ、イオン注入
にムラができや丁い。
以上述べたように、従来の方法では、リアクティブイオ
ンエツチングの制御がむずかしく、残シ酸化膜に過不足
、ムラを生じやすく、均一なイオン注入が行われにくい
。ま九、適切なマスク形状が得られず、所望の実行り長
が得られにくい。これらのことが従来技術の大きな欠点
である。
ンエツチングの制御がむずかしく、残シ酸化膜に過不足
、ムラを生じやすく、均一なイオン注入が行われにくい
。ま九、適切なマスク形状が得られず、所望の実行り長
が得られにくい。これらのことが従来技術の大きな欠点
である。
（３）発明の目的
本発明はソースドレイン形成の九めの第二のイオン注入
のマスクにアルミニウム膜を用いることにより、マスク
形成のりアクティブイオンエツチングにおいて下地酸化
膜とのエツチング選択比が得られ、残査、むらのないエ
ツチングを可能とし、かつ最適なマスク形状が得られる
イオン注入マスクの形故方法を提供すること目的とする
。
のマスクにアルミニウム膜を用いることにより、マスク
形成のりアクティブイオンエツチングにおいて下地酸化
膜とのエツチング選択比が得られ、残査、むらのないエ
ツチングを可能とし、かつ最適なマスク形状が得られる
イオン注入マスクの形故方法を提供すること目的とする
。
（４）発明の構成
本発明は少なくとも表面の一部に酸化膜および多結晶シ
リコンゲート電極が形成された半導体基板上にゲート部
多結晶シリコンをマスクとして、第一のイオン注入上行
う工程と２次いでアルミニウム膜を形成する工程と該ア
ルミニウム膜全異方性エツチングする工程とゲート部多
結晶シリコンと該異方性エツチングで残されたゲート部
周囲の該アルミニウム膜をマスクとして第二のイオン注
入を行う工程とからなる。
リコンゲート電極が形成された半導体基板上にゲート部
多結晶シリコンをマスクとして、第一のイオン注入上行
う工程と２次いでアルミニウム膜を形成する工程と該ア
ルミニウム膜全異方性エツチングする工程とゲート部多
結晶シリコンと該異方性エツチングで残されたゲート部
周囲の該アルミニウム膜をマスクとして第二のイオン注
入を行う工程とからなる。
（５） 実施例の説明
次に本発明の実施例について図面を用いて説明する。第
３図は本発明の一実施例の断面図でめる。
３図は本発明の一実施例の断面図でめる。
第３図中、Ｌはゲート線幅、Ｌｅｆｆは実行り長を示す
。
。
第１図に示すゲート部多結晶シリコン３ｔマスクとして
、イオン注入を行いノーλ、ドレイン層の一部４１″形
成し九後、本発明では第３回報に示すようにアルミニウ
ム膜６ｔ−スパッタ等により形成させる。アルミニウム
の形成は、従来のＣＶＤの酸化膜又はＰＩＧ膜の形成と
異な９、ゲート部周囲の段部に１〈びれ”に生じない０
次いで、マスクなしでリアクティブイオンエツチングを
行うと第３図（ロ）に示すように、ゲート部３の周囲の
みにアルミニウム膜６が浅場れる。アルミニウム形成時
に段部に“くびれ”がない危め、エツチングして残され
次アルミニウムのマスクとしての形状はきわめてよい。
、イオン注入を行いノーλ、ドレイン層の一部４１″形
成し九後、本発明では第３回報に示すようにアルミニウ
ム膜６ｔ−スパッタ等により形成させる。アルミニウム
の形成は、従来のＣＶＤの酸化膜又はＰＩＧ膜の形成と
異な９、ゲート部周囲の段部に１〈びれ”に生じない０
次いで、マスクなしでリアクティブイオンエツチングを
行うと第３図（ロ）に示すように、ゲート部３の周囲の
みにアルミニウム膜６が浅場れる。アルミニウム形成時
に段部に“くびれ”がない危め、エツチングして残され
次アルミニウムのマスクとしての形状はきわめてよい。
また、アルミニウムのエツチングは酸化膜との選択比が
きわめてよい几め、下地酸化膜２は均一に残される。
きわめてよい几め、下地酸化膜２は均一に残される。
このようにして得ら゛れ几アルミニウム膜６およびゲー
ト部多結晶シリコンをマスクとして第二のイオン注入上
行えば、均一にしかも適切な領域にイオン注入が行われ
、ソース、ドレイン層が形成される。
ト部多結晶シリコンをマスクとして第二のイオン注入上
行えば、均一にしかも適切な領域にイオン注入が行われ
、ソース、ドレイン層が形成される。
次に、第二のイオン注入により、ソース、ドレイン拡散
層が形成された後、マスクのアルミニウム６は湿式エツ
チング等により、容易に除去できる。第３図０にアルミ
ニウム金除去した図を示す。
層が形成された後、マスクのアルミニウム６は湿式エツ
チング等により、容易に除去できる。第３図０にアルミ
ニウム金除去した図を示す。
７が第二のイオン注入で形成されたソース、ドレイン層
である。
である。
（６） 発明の詳細
な説明しんように、本発明によれば、ソース。
ドレイン拡散層’１ｆｆＳ成する九めのイオン注入マス
ク形成を選択性のすぐれたエツチングで容易に行うこと
ができ、しかも適切なマスク形状を得ることができる。
ク形成を選択性のすぐれたエツチングで容易に行うこと
ができ、しかも適切なマスク形状を得ることができる。
その次め、確実に、所望の実効り長を得ることが可能で
ろる。
ろる。
第１図は第２のイオン注入のマスク形成前の状態の例を
示す図である。第２図は従来技術の例を示す図である。 第３図は本発明の実施例金示す図である。 尚、図において、１・・・牛導体基板、２・・・酸化膜
、３・・・多結晶シリコンゲート電極、４・・・ｗｉｌ
のイオン注入によって形成され次ソース、ドレイン層、
５・・・ＣＶＤ成長による酸化膜又はＰＥＧ膜、６・・
・アルミニウム膜、７・・・第２のイオン注入によって
形成され次ソース、ドレイン層。
示す図である。第２図は従来技術の例を示す図である。 第３図は本発明の実施例金示す図である。 尚、図において、１・・・牛導体基板、２・・・酸化膜
、３・・・多結晶シリコンゲート電極、４・・・ｗｉｌ
のイオン注入によって形成され次ソース、ドレイン層、
５・・・ＣＶＤ成長による酸化膜又はＰＥＧ膜、６・・
・アルミニウム膜、７・・・第２のイオン注入によって
形成され次ソース、ドレイン層。
Claims (1)
- 少なくとも表面の一部に酸化ケイ素膜と多結晶シリコ
ンゲート電極が形成された半導体基板上に、ゲート部多
結晶シリコンをマスクとして、第一のイオン注入を行い
ソース、ドレイン層の一部を形成し、次いでゲート部側
面にマスクを形成して第二のイオン注入を行いソース、
ドレイン層を完成させる方法において、アルミニウム膜
を該第二のイオン注入のマスクとして用いることを特徴
とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP162685A JPS61160976A (ja) | 1985-01-09 | 1985-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP162685A JPS61160976A (ja) | 1985-01-09 | 1985-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160976A true JPS61160976A (ja) | 1986-07-21 |
Family
ID=11506742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP162685A Pending JPS61160976A (ja) | 1985-01-09 | 1985-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102816A (en) * | 1990-03-27 | 1992-04-07 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
-
1985
- 1985-01-09 JP JP162685A patent/JPS61160976A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102816A (en) * | 1990-03-27 | 1992-04-07 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
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