JPS6092666A - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
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- JPS6092666A JPS6092666A JP20139083A JP20139083A JPS6092666A JP S6092666 A JPS6092666 A JP S6092666A JP 20139083 A JP20139083 A JP 20139083A JP 20139083 A JP20139083 A JP 20139083A JP S6092666 A JPS6092666 A JP S6092666A
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- Japan
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- etched
- gate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ）ランジスタのチャンネル長をマスク寸
法にあわせて精度よく決定できるＭ Ｉ Ｓトランジス
タの製造方法に関する。
法にあわせて精度よく決定できるＭ Ｉ Ｓトランジス
タの製造方法に関する。
従来セルフアライメント型のＭＩＳ）ランジスタでは、
グー）１＠材料上にｓｉｏ、等エツチングのマスクとな
る材料のパターンを形成することによりチャンネル部分
のみ残し他をエツチングすることでチャンネル長が決定
されていた。この方法はＭＩＳＩ−、ランジスタのチャ
ンネル長が２μＩｎ以上あるときは簡単で好韮しい方法
であった。しかしチャンネル長が２μｍ以下にｒｌると
、ゲート材料が多結晶である場合、結晶粒界と結晶面で
エツチング速度が異り、エツチングされたゲート材料の
側面が凹凸を持つため、チャンネル長に著しいばらつき
を生ずる。まｋかかる製造方法によりチャンネル長を短
くするためにはソース／ドレイン接合深さを０．２μｍ
以下と非常に浅くしなけれはならない。しかし浅くする
ためには熱処理時間を短くしなけれはならないが、ソー
ス／ドレイン疹成以降の製造プロセスとの関係で短くす
るにも限度があるため浅くするにも限度がある。才た接
合深さが浅くなると、拡散層の抵抗が著しく増大するだ
めトランジスタのソース／ドレイン端子に対し大きな寄
生抵抗を生じトランジスタの特性を著るしく劣化させる
。またソースドレイン拡散領域の端での曲率が非常に小
さくなるため接合の降伏電圧が著しく低下することが知
られている。
グー）１＠材料上にｓｉｏ、等エツチングのマスクとな
る材料のパターンを形成することによりチャンネル部分
のみ残し他をエツチングすることでチャンネル長が決定
されていた。この方法はＭＩＳＩ−、ランジスタのチャ
ンネル長が２μＩｎ以上あるときは簡単で好韮しい方法
であった。しかしチャンネル長が２μｍ以下にｒｌると
、ゲート材料が多結晶である場合、結晶粒界と結晶面で
エツチング速度が異り、エツチングされたゲート材料の
側面が凹凸を持つため、チャンネル長に著しいばらつき
を生ずる。まｋかかる製造方法によりチャンネル長を短
くするためにはソース／ドレイン接合深さを０．２μｍ
以下と非常に浅くしなけれはならない。しかし浅くする
ためには熱処理時間を短くしなけれはならないが、ソー
ス／ドレイン疹成以降の製造プロセスとの関係で短くす
るにも限度があるため浅くするにも限度がある。才た接
合深さが浅くなると、拡散層の抵抗が著しく増大するだ
めトランジスタのソース／ドレイン端子に対し大きな寄
生抵抗を生じトランジスタの特性を著るしく劣化させる
。またソースドレイン拡散領域の端での曲率が非常に小
さくなるため接合の降伏電圧が著しく低下することが知
られている。
また素子分離法として通常の選択酸化法（いイつゆる１
、０００β法）を用いるとトランジスタのチャネル幅が
設計上のチャネル幅より減少してしまうという欠点もあ
った。また微細化すると表面の平坦性が悪くなるという
問題点もある。
、０００β法）を用いるとトランジスタのチャネル幅が
設計上のチャネル幅より減少してしまうという欠点もあ
った。また微細化すると表面の平坦性が悪くなるという
問題点もある。
本発明の目的は従来の製造プロセスによりＭＩＳトラン
ジスタを微細化しようとしたとき生ずる上記欠点を除く
製造プロセスを提供することにある、本発明は、ゲート
電極長が半導体基板中にあらかじめ掘り込すれた溝の幅
により決定され、ソースおよびドレイン接合の深さが前
記折り込まれた溝の深さと同程度となる構造を有するＭ
ＩＳ）ランジスタを形成する方法であって、素子分離領
域が形成された基板上にシリコン窒化膜を成長する工程
と、ＭＩＳトランジスタのゲートとなる部分に対し基板
中に達する才で異方性エツチングを行う工程と、掘り込
まれた基板表面にゲート絶縁膜を形成する工程と、化学
的デポジションにより掘り込まれた部分が埋まるように
ゲート電極材料をした後、全面に対して均一にエツチン
グを行うことにより掘り込菫れた部分以外のゲートｔ
極ＩＡ料を除去する工程と、前記シリコン窒化膜を除去
する工程と、前記掘り込まれた前の深さと同程度すでソ
ース／ドレイン不純物を導入する工程とを含むことを特
徴とするＩ’ｖｌ Ｉ Ｓ トランジスタの製造方法に
ある。
ジスタを微細化しようとしたとき生ずる上記欠点を除く
製造プロセスを提供することにある、本発明は、ゲート
電極長が半導体基板中にあらかじめ掘り込すれた溝の幅
により決定され、ソースおよびドレイン接合の深さが前
記折り込まれた溝の深さと同程度となる構造を有するＭ
ＩＳ）ランジスタを形成する方法であって、素子分離領
域が形成された基板上にシリコン窒化膜を成長する工程
と、ＭＩＳトランジスタのゲートとなる部分に対し基板
中に達する才で異方性エツチングを行う工程と、掘り込
まれた基板表面にゲート絶縁膜を形成する工程と、化学
的デポジションにより掘り込まれた部分が埋まるように
ゲート電極材料をした後、全面に対して均一にエツチン
グを行うことにより掘り込菫れた部分以外のゲートｔ
極ＩＡ料を除去する工程と、前記シリコン窒化膜を除去
する工程と、前記掘り込まれた前の深さと同程度すでソ
ース／ドレイン不純物を導入する工程とを含むことを特
徴とするＩ’ｖｌ Ｉ Ｓ トランジスタの製造方法に
ある。
以下本発明に関し実施例についてＬＯＯＯ８法によりト
ランジスタ領域とフィールド領域に分離された基板に対
して適用する例を４１図を用いて述べる。
ランジスタ領域とフィールド領域に分離された基板に対
して適用する例を４１図を用いて述べる。
１）まずＬｏ（３０８１４化によりトランジスタが形成
される領域とフィールド領域とに分離された単結晶シリ
コン基板１を形成し、ＬＯＯＯ８酸化のマスクに用いた
シリコン窒化膜２を除去する。、３がＬＯＯＯ８酸化で
形成した厚い酸化膜である。
される領域とフィールド領域とに分離された単結晶シリ
コン基板１を形成し、ＬＯＯＯ８酸化のマスクに用いた
シリコン窒化膜２を除去する。、３がＬＯＯＯ８酸化で
形成した厚い酸化膜である。
２）シリコン窒化膜４を全面一こ対し２０００ ないし
５０００ Ａ堆積させた後フォトレジスト等をマスクに
してゲートとなる部分に対しシリコン基板１中０．３μ
ｍｆ、（いり、 ０．５μｍｎスパツタエ、チエツチン
グり掘り下げる。
５０００ Ａ堆積させた後フォトレジスト等をマスクに
してゲートとなる部分に対しシリコン基板１中０．３μ
ｍｆ、（いり、 ０．５μｍｎスパツタエ、チエツチン
グり掘り下げる。
３）掘られた基板１に対してます厚さ数μオングストロ
ーム程度熱酸化を行いこれをエツチングすることにより
スパッタエツチングで生じた歪を除いた後、再び熱酸化
により厚さ白ないし数百オングストロームのゲート酸化
膜５を成長させ、必要に応じてしきい値制御のためのイ
オン注入を行う。
ーム程度熱酸化を行いこれをエツチングすることにより
スパッタエツチングで生じた歪を除いた後、再び熱酸化
により厚さ白ないし数百オングストロームのゲート酸化
膜５を成長させ、必要に応じてしきい値制御のためのイ
オン注入を行う。
４）基板ｌの表面ｌこ化学的成長法（ＵＶＤ法月こより
ポリシリコン１ｌｔｊｊ、６を掘られた溝の幅と同程度
の厚さに成長させる。化学的成長を行うことにより溝は
ポリシリコンで埋められて表面は平坦となる。
ポリシリコン１ｌｔｊｊ、６を掘られた溝の幅と同程度
の厚さに成長させる。化学的成長を行うことにより溝は
ポリシリコンで埋められて表面は平坦となる。
５）丁度溝以外のポリシリコン１ｌ（ｊ ６がなくなる
まで基板全面に対しスパッタエツチングを行う。このと
き残されるポリシリコンに凹みを生ずる場合があるが溝
表面には必ずポリシリコンが全面に残る。この後抵抗を
下げるためチタン、タングステン等を蒸着し、熱処理を
行うことにより表面に露出されたポリシリコンの上部を
ソリサイド化し、シリサイド化されなかった前記金属を
エツチングしてもよい。
まで基板全面に対しスパッタエツチングを行う。このと
き残されるポリシリコンに凹みを生ずる場合があるが溝
表面には必ずポリシリコンが全面に残る。この後抵抗を
下げるためチタン、タングステン等を蒸着し、熱処理を
行うことにより表面に露出されたポリシリコンの上部を
ソリサイド化し、シリサイド化されなかった前記金属を
エツチングしてもよい。
６）残ったシリコン窒化膜４を除去した後、膜厚百ない
し数百オングストロームの熱酸化を行なった後ソース／
ドレイン不純物を熱拡散もしくはイオン注入により導入
する。
し数百オングストロームの熱酸化を行なった後ソース／
ドレイン不純物を熱拡散もしくはイオン注入により導入
する。
７）導入された不純物か大体掘り込まれた溝の深さと等
しい深さまで酸化雰囲気中で拡散を行いソース、ドレイ
ン領域７．８とする。
しい深さまで酸化雰囲気中で拡散を行いソース、ドレイ
ン領域７．８とする。
８）ソース、ドレイン、ゲート上のシリコン酸化膜９に
穴をあけ、配線金属１０を蒸着し、配線パターンに従っ
てフォトリソグラフィを行う。
穴をあけ、配線金属１０を蒸着し、配線パターンに従っ
てフォトリソグラフィを行う。
以上のごとく形成されたＭｉｓ）ランジスタにおいてチ
ャンネル長は堀り込まれた溝の幅により決定されるため
、ポリシリコンの微結晶が熱処理によりその微結晶の大
きさが変化してもチャンネル長が変動することはない。
ャンネル長は堀り込まれた溝の幅により決定されるため
、ポリシリコンの微結晶が熱処理によりその微結晶の大
きさが変化してもチャンネル長が変動することはない。
才た、ゲート電極の側面がでこぼこζこなることもなく
、それによるチャンネル長の微小変動を生ずることもな
くなる。
、それによるチャンネル長の微小変動を生ずることもな
くなる。
また、ソース／ドレイン接合深さを０．５μｍ以上とっ
ても従来のトランジスタのように短チャンネル効果等の
悪影響を生ずるこさがない。したがってソース／ドレイ
ン抵抗を小さくできる。また浅い接合に対し電極コンタ
クトをとったとき問題となる電極材料のつきぬけ現玲も
生じない。才たゲートはソース／ドレイン拡散層と完全
にセルフアライメントされている。更にソース／ドレイ
ン接合のフィールド領域に対する曲率が接合が浅い場合
に比して数倍以上とれるから、曲率が小さくなったとき
ｐ−ｎ接合の降伏電圧が著るしく低下する効果も防止す
ることができる。また、チャンネル部分の位置はＬＯＯ
Ｏ８酸化時発酸化石発生ズビークの位置より深いところ
であるので、バーズビークによるチャンネル幅の減少も
溝を掘り込んだことにより回復できる利点も有している
８表面の平坦性についてもゲート金属の半分以上は酸化
膜中に埋め込まれる形となるため、ゲート部分の凹凸が
ゲート金属の厚みよりずっさ少さくなる利点も有してい
る。
ても従来のトランジスタのように短チャンネル効果等の
悪影響を生ずるこさがない。したがってソース／ドレイ
ン抵抗を小さくできる。また浅い接合に対し電極コンタ
クトをとったとき問題となる電極材料のつきぬけ現玲も
生じない。才たゲートはソース／ドレイン拡散層と完全
にセルフアライメントされている。更にソース／ドレイ
ン接合のフィールド領域に対する曲率が接合が浅い場合
に比して数倍以上とれるから、曲率が小さくなったとき
ｐ−ｎ接合の降伏電圧が著るしく低下する効果も防止す
ることができる。また、チャンネル部分の位置はＬＯＯ
Ｏ８酸化時発酸化石発生ズビークの位置より深いところ
であるので、バーズビークによるチャンネル幅の減少も
溝を掘り込んだことにより回復できる利点も有している
８表面の平坦性についてもゲート金属の半分以上は酸化
膜中に埋め込まれる形となるため、ゲート部分の凹凸が
ゲート金属の厚みよりずっさ少さくなる利点も有してい
る。
本発明はＬＯＯＯ８形成する前にｐ −Ｗｅｌｌもしく
はｎ−Ｗｅｌｌを形成し、ソース／ドレイン不純物導入
の亡き基板側と異なる、すなイつち基板側がｎ型であれ
は９ｍ１基板側がｐａであれはｎ型の不純物を選択的に
導入することにより相補型ＭＩＳ構造のトランジスタに
も適用できる。
はｎ−Ｗｅｌｌを形成し、ソース／ドレイン不純物導入
の亡き基板側と異なる、すなイつち基板側がｎ型であれ
は９ｍ１基板側がｐａであれはｎ型の不純物を選択的に
導入することにより相補型ＭＩＳ構造のトランジスタに
も適用できる。
第１図１）〜８）は不発明の一実施例を説明する１こめ
の図で、主要工程における基板の概略断面を順次示した
図である。ｌ）はいわゆるＬＯＯＵＳ 酸化したところ
を示す図、２）はチャンネル領域決定の溝を掘ったとこ
ろを示す図、３）はゲート酸化を行ったところを示す図
、４）はゲート材料を堆積したところを示す図、５）は
不要部分のゲート材料を除去したところを示す図、６）
はソース／ドレイン材料不純物をイオン注入するところ
を示を図、７）はソース／ドレインを拡散したところを
示す図、８）は配線金属をリングラフィによりエツチン
グしたところを示す図。 図中の香号は以下のものを示す。 １・・・・・・シリコンへ板、 ２．４・・・・・・シリコン窒化膜、 ３、５．９・・・・・・シリコン酸化膜、６・・・・・
・ポリシリコン膜、 ７．８・・・・・・ソース、ドレイン領域、１０・・・
・・・配線金属
の図で、主要工程における基板の概略断面を順次示した
図である。ｌ）はいわゆるＬＯＯＵＳ 酸化したところ
を示す図、２）はチャンネル領域決定の溝を掘ったとこ
ろを示す図、３）はゲート酸化を行ったところを示す図
、４）はゲート材料を堆積したところを示す図、５）は
不要部分のゲート材料を除去したところを示す図、６）
はソース／ドレイン材料不純物をイオン注入するところ
を示を図、７）はソース／ドレインを拡散したところを
示す図、８）は配線金属をリングラフィによりエツチン
グしたところを示す図。 図中の香号は以下のものを示す。 １・・・・・・シリコンへ板、 ２．４・・・・・・シリコン窒化膜、 ３、５．９・・・・・・シリコン酸化膜、６・・・・・
・ポリシリコン膜、 ７．８・・・・・・ソース、ドレイン領域、１０・・・
・・・配線金属
Claims (1)
- ゲート電極長が半導体基板中にあらかじめ掘り込まれた
溝の幅により決定′され、ソースおよびドレイン接合の
深さが前記掘り込まれた溝の深さと同程度となる構造を
有するＭＩＳトランジスタを形成する方法であって、素
子分離領域が形成された基板上にシリコン窒化膜を成長
する工程と、ＭＩＳＩ−ランジスタのゲートとなる部分
に対し基板中に達する才で異方性エツチングを行う工程
と、掘り込まれた基板表面にゲート絶縁膜を形成する工
程と、化学的デポジションｌこより掘り込まれ゛た部分
が埋まるようゲート電極材料を堆積した後、全面に対し
て均一にエツチングを行うことにより掘り込まれた部分
以外のゲート電極材料を除去する工程と、前記シリコン
窒化膜を除去する工程と、前記掘り込まれた溝の深さと
同程度までソース／ドレイン不純物を導入する工程とを
含むことを特徴とするＭＩＳ１−ランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20139083A JPS6092666A (ja) | 1983-10-27 | 1983-10-27 | Ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20139083A JPS6092666A (ja) | 1983-10-27 | 1983-10-27 | Ｍｉｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092666A true JPS6092666A (ja) | 1985-05-24 |
Family
ID=16440285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20139083A Pending JPS6092666A (ja) | 1983-10-27 | 1983-10-27 | Ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
| US5162250A (en) * | 1989-06-30 | 1992-11-10 | Texas Instruments, Incorporated | Method for interconnecting a filament channel transistor with a wordline conductor |
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
-
1983
- 1983-10-27 JP JP20139083A patent/JPS6092666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162250A (en) * | 1989-06-30 | 1992-11-10 | Texas Instruments, Incorporated | Method for interconnecting a filament channel transistor with a wordline conductor |
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
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