JP2540453B2 - 電界効果トランジスタ回路の製造方法 - Google Patents

電界効果トランジスタ回路の製造方法

Info

Publication number
JP2540453B2
JP2540453B2 JP59078296A JP7829684A JP2540453B2 JP 2540453 B2 JP2540453 B2 JP 2540453B2 JP 59078296 A JP59078296 A JP 59078296A JP 7829684 A JP7829684 A JP 7829684A JP 2540453 B2 JP2540453 B2 JP 2540453B2
Authority
JP
Japan
Prior art keywords
ion implantation
layer
channel
silicon nitride
kev
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59078296A
Other languages
English (en)
Other versions
JPS59202660A (ja
Inventor
エルウイン・ペ−・ヤコプス
ウルリツヒ・シユワ−ベ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS59202660A publication Critical patent/JPS59202660A/ja
Application granted granted Critical
Publication of JP2540453B2 publication Critical patent/JP2540453B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/082—Ion implantation FETs/COMs

Description

【発明の詳細な説明】 〔発明の分野〕 この発明はｎチヤネル・トランジスタ又はｐチヤネル
・トランジスタを収容するためｐドープ又はｎドープさ
れた盆状領域がシリコン基板に作られ、これらの領域に
そこのトランジスタのターンオン電圧を調整するためそ
れぞれ対応するドーパント原子が多重イオン注入によつ
て入れられ、イオン注入に対するマスクとしてフオトレ
ジスト構造，酸化シリコン構造あるいは窒化シリコン構
造が使用され、ソース／ドレン領域とゲート領域の形成
ならびに中間酸化膜，絶縁分離酸化膜および導体路の作
成が公知のMOS技術によつて行なわれる高度集積CMOS電
界効果トランジスタ回路の製造方法に関するものであ
る。
最近のCMOS工程は二つの盆状領域を使用するものであ
つてｎ型又はｐ型にドープされた大面積のシリコン基板
内に比較的小面積の島の形にｐ型又はｎ型にドープされ
た盆状領域が作られる。
この盆状領域の作成とその中に種々のトランジスタ
（例えばｎチヤネルおよびｐチヤネル区域に置かれる薄
酸化膜トランジスタおよびフイールド酸化膜トランジス
タ）のターンオン電圧の調整は互に適合して実施される
多重イオン注入による。
〔公知技術の欠点〕
公知のCMOS工程は上記の工程段の遂行において主要な
特異性と欠点を示す。例えば文献（IEEE Trans.Electr.
Dev.ED-27,No.9（1980）,p.1789〜1795）に記載されて
いる公知のCMOS工程には次の重大な欠点がある： 1.nチャネル・フイールド・イン注入に対して特別のマ
スクが必要である。
2.ポリシリコン・ゲートをフオトマスクによつてホウ素
イオン注入に対して遮蔽しなければならない。
3.1.と2.に挙げられている二つのイオン注入工程段の実
施は手のかかる二段階フオトリングラフイによつてのみ
可能である。
これらのフオトリングラフイ過程とそれに要する付加
的のマスクは製造工程の経済性を著しく低下させる。
〔発明の目的〕
この発明の基本的な目的はｎ型盆状領域を使用するCM
OS工程ができるだけ少数のマスクを使用して実施され、
しかも回路構成素子の機能がそれによつて妨害されない
ようにすることである。更にｎチヤネル・トランジスタ
の短チヤネル特性を改善することもこの発明の目的であ
る。
〔発明の構成〕
この目的は冒頭に挙げた高度集積CMOS・FET回路の製
造方法に対して次の工程段配列を採用することによつて
達成される： （ａ） 酸化シリコンと窒化シリコンから成る第一の二
重層をｐドープされたシリコン基板表面に設ける、 （ｂ） フオトレジスト層によつてｎ型盆状領域以外の
区域を覆い、ｎ型盆状区域では窒化シリコン層を除去し
た後リン，ヒ素又はアンチモンのイオン注入によつてｎ
型盆状領域を作る、 （ｃ） フオトレジスト・マスクを溶解除去する、 （ｄ） 後で行われるホウ素イオンの深部注入に対する
マスク酸化物を作るための局部的の酸化処理とリン，ヒ
素又はアンチモン・イオンの拡散工程とを実施する、 （ｅ） 窒化シリコン構造を溶解除去し、ｎ型盆状領域
を更に深くまで進ませる、 （ｆ） 第一回ホウ素イオン注入を実施する、 （ｇ） 酸化膜マスクを全面的に溶解除去する、 （ｈ） 酸化シリコンと窒化シリコンから成る第二の二
重層を基板表面に設け、フオトレジスト・マスクで覆わ
れた窒化シリコン層に構造を作つて能動トランジスタ区
域が窒化シリコン層で覆われているようにする、 （ｉ） フオトレジスト・マスクを溶解除去する、 （ｊ） ｎ型盆状領域の上に別のフオトレジスト層を設
ける、 （ｋ） ｎチヤネル・フイールドイオン注入区域を作る
ための第二回ホウ素イオン注入を実施する、 （ｌ） フオトレジスト構造を溶解除去する、 （ｍ） 窒化シリコン層をマスクとして局部的の酸化に
よりフイールド酸化膜区域を作る、 （ｎ） 窒化シリコン層とその下にある酸化膜を除去
し、ゲート酸化膜を作るための酸化処理を実施する、 （ｏ） ｎチヤネルとｐチヤネルをドープするための第
三回ホウ素イオン注入を全面的に実施し、その注入量を
他のイオン注入に適合して選定してｎチヤネルトランジ
スタとｐチヤネルトランジスタのターンオン電圧をでき
るだけ対称的にする、 （ｐ） ポリシリコン層を析出させこれにゲート領域を
作るための構造を作る、 （ｑ） ｎ型槽状区域をフオトレジスト・マスクで覆つ
た後ｎチヤネルトランジスタ区域にヒ素又はアンチモン
のイオン注入を実施する、 （ｒ） フオトレジスト・マスクを溶解除去した後酸化
処理を行つてｎ型盆状領域内の酸化膜が続いて行われる
ｐチヤネル・トランジスタのソース／ドレン・イオン注
入に対してはマスク作用がなく、ポリシリコン層縁端部
ではマスクとして作用し得るようにする、 （ｓ） ｎチヤネル・トランジスタ区域をマスクするた
めのフオトエツチングを実施する、 （ｔ） ｐチヤネル・トランジスタのソース／ドレン領
域を作るための第四回ホウ素イオン注入を実施する、 （ｕ） フオトレジスト・マスクを除去する、 （ｖ） 絶縁分離層，接触孔および金属導体路構造を公
知の方法で作る。
工程段（ｑ）においてヒ素イオン注入の代りにリン・
イオン注入を行なうこともこの発明の枠内にある。この
場合工程段（ｒ）が工程段（ｑ）の前におかれる。
更にホウ素イオン注入も特に工程段（ｆ）のものはフ
ツ化ホウ素（BF2）を使用して実施することができる。
この場合必要なイオン・エネルギーは約４倍になる。こ
れによつてイオン注入装置の与えられた最低エネルギー
値においてイオン進入深さを更に浅くすることが可能と
なる。
〔発明の効果〕
８個のマスクと６回のイオン注入だけを必要とするこ
の発明の方法は従来公知のｎ型盆状区域を使用するCMOS
法に比べて次の長所を示す： 1.チヤネル領域に対する二重ホウ素イオン注入（工程段
（ｆ）と（ｏ））によりｎチヤネル・トランジスタの短
チヤネル特性が改善される、 2.両種のトランジスタに対して共通のチヤネル・イオン
注入が一回だけ行われることにより（工程段（ｏ））ｎ
チヤネル・トランジスタに対するチヤネル・イオン注入
マスクが省略される、 3.ポリシリコン・ゲートがマスクを使用する再酸化処理
（工程段（ｒ））によりホウ素イオン注入に対して遮蔽
される、 4.ポリシリコン酸化（工程段（ｒ））によるソース／ド
レン・イオン注入の引き戻し（プルバツク）によりｎチ
ヤネル・トランジスタとｐチヤネル・トランジスタにお
いての下向き拡散が平等化される。
次にこれらの長所に関して詳細に説明する。
1.に対して： ｐチヤネル・トランジスタでは短いチヤ
ネル長であつてもｎ型盆状領域の高密度ドーピング（３
〜５×1015P+cm-3）の結果充分高い耐電圧性が確保され
るのに対してｎチヤネル・トランジスタではチヤネル長
が短いとき早すぎる貫通破壊が起らないようにするため
には追加ドーピングが必要となる。この発明によればこ
の現象は工程段（ｆ）においてのホウ素の深部注入と工
程段（ｏ）においてのチヤネル・イオン注入とが能動ｎ
チヤネル領域に対する有効な二重イオン注入を構成する
ことによつて避けられる。深部イオン注入はこの発明に
より局部的の酸化膜マスクによりｎ型盆状領域に対して
自己整合式に行われる。
2.に対して： 前のホウ素イオン深部注入（深さxjが0.
5μｍでドーパント密度CBは３×1015cm-3）によりｎチ
ヤネルトランジスタの早期破壊放電が避けられるから工
程段（ｏ）においての一回の平坦な共通ホウ素イオン注
入によつてｎチヤネル・トランジスタとｐチヤネル・ト
ランジスタのターンオン電圧を同時に調整することがで
きる。従つて一回のチヤネル・イオン注入は不要にな
る。
3.に対して： n+ドープ・シリコン（ソース／ドレン領
域,nチヤネル）とn-ドープ・シリコン（ｎ型盆状領域）
とポリシリコンとが互に酸化速度を異にする結果工程段
（ｒ）においてあるいは工程段（ｑ）の前に行われる一
回の再酸化処理により異つた酸化膜厚さに調整すること
ができる。例えば後で第12図に示すようにヒ素イオン注
入であれば、d1130nm,d2120nm,d365nmとなり、リ
ンイオン注入であればd1230nm,d2210nm,d370nmと
なる。厚さd1の酸化膜は続くソース／ドレン領域のホウ
素イオン注入に際してポリシリコン区域のマスキングに
使用されるのに対して厚さd3は工程段（ｔ）においての
ホウ素イオン注入を阻止しない薄さになつている。
4.に対して： 上記の工程段（ｒ）における再酸化処理
はソース／ドレン領域のホウ素イオン注入を引き戻す
（プルバツク）ためのものである。これによつて続く温
度処理に際してAS,P,Sbをn+ドープされたソース／ドレ
ン領域（ｎチヤネル・トランジスタ）に比べて強いｐチ
ヤネル・トランジスタのソース／ドレン領域におけるド
ーパント（ホウ素）の拡散による拡がりを打消すことが
できる。能動ゲートの下への回り込み拡散とそれによつ
て生ずる寄生容量は著しく減小する。このことはトラン
ジスタのターンオン電圧の対称化と高いスイツチング速
度の達成に大きく寄与する。
ゲートの材料としてポリシリコンの代りに金属ケイ化
物特にケイ化タンタルを使用する場合工程段（ｐ）にお
いてSiO2層を析出させること、続いてポリシリコン層の
縁端部にソース／ドレン引戻し効果の達成に充分な厚さ
の酸化膜（酸化物スペーサ）が残るように異方性エツチ
ングを酸化膜に実施することもこの発明の枠内にある。
〔実施例の説明〕
この発明のその他の実施形態は特許請求の範囲第２項
以下および第１図乃至第12図に示したこの発明の種々の
工程段におけるデバイスの断面構造の説明によつて明ら
かにされる。総ての図面において対応部分は同じ番号で
示されている。
第１図： 工程の開始に当つてまずp-ドープ・エピタキ
シヤル層２（厚さ６乃至10μm,比抵抗20Ωcm）を備え
〈100〉方向に垂直に切断されたp+ドープ・シリコン基
板１にSiO2層３（厚さ50nm）と窒化シリコン層４（厚さ
140nm）から成る二重層を析出させる。
第２図： フオトレジスト構造５を使用して窒化シリコ
ン層４に構造を作り、注入面密度２乃至2.5×1012c
m-2，イオンエネルギー160keVでリンイオンを注入して
ｎ型盆状領域６を作る。
第３図： フオトレジスト構造５を溶解除去した後続く
ホウ素イオン深部注入９に対するマスキング酸化膜８
（厚さ500nm）形成のための酸化処理を実施し、その際
既に注入されているリン・イオンをｎ型盆状領域６内で
拡散進行させる。
第４図： 窒化シリコン構造４を溶解除去した後盆状領
域内のドーパントを更に深くまで進める拡散処理（ドラ
イブ・イン深さ２乃至６μｍ）と矢印９で示す注入面密
度３乃至７×1011cm-2，イオンエネルギー60keVのホウ
素イオン深部注入を局部的の酸化物マスク８を通して盆
状領域６に対して自己整合式に実施する。これによつて
ｐドープ領域10が作られる。矢印28で示した酸化膜縁端
部は以下の図面では無視されている。
第５図： 酸化膜マスク８を除去した後酸化シリコン層
11と窒化シリコン層12から成る別の二重層を基板表面に
設ける。
第６図： フオトレジスト・マスク13を使用して窒化シ
リコン層12に基板内の能動トランジスタ区域を覆う構造
を作る。
第７図： フオトレジスト・マスク13を除去した後ｎ型
槽状区域６をマスクする別のフオトレジスト構造14を作
り、矢印15で示した注入面密度１乃至２×1013cm-2，イ
オンエネルギー25keVのホウ素イオンによるｎチヤネル
・フイールド・イオン注入を実施する。
第８図： フオトレジスト構造14を溶解除去した後窒化
シリコン層12をマスクとして局部酸化によりフイールド
酸化膜区域16を800乃至1000nmの厚さに作る。その際ｐ
ドープ領域17が形成される。
第９図： 窒化シリコン層12と酸化シリコン層11を溶解
除去した後表面全体を熱酸化し、その際ゲート酸化膜18
の厚さを15乃至50nmに調整する。続いて全面に亘つて平
坦なホウ素イオン注入（矢印19で示す）によりｐチヤネ
ルとｎチヤネル（20,21）をドープする。このイオン注
入量は他のイオン注入に適合させてｎチヤネルとｐチヤ
ネルができるだけ対称的なターンオン電圧UTを達成する
ように選ぶ。実施例では注入イオン面密度とイオンエネ
ルギーが4.5×1011B+cm-2と25keVに選ばれる。この場合
ターンオン電圧UTの絶対値は約0.8Vとなる。イオン注入
19が全面的に実施されるから公知のCMOSプロセスと異り
マスクを必要としない。
第10図： ここでポリシリコン層を厚さ500nmに析出さ
せそれに構造を作つてゲート電極22と23を形成させる。
第11図： フオトレジスト・マスク24によつてｎ型盆状
領域６を覆い、注入面密度６×1015cm-2，イオンエネル
ギー80keVのヒ素イオン注入（矢印25で示す）によつて
ｎチヤネル・トランジスタ21のソース／ドレン領域26を
作る。
第12図： フオトレジスト・マスク24を溶解除去した
後、熱酸化処理を実施して再酸化層31を形成させると同
時にｎチヤネル・トランジスタのソース／ドレン領域26
を押し込む。更にこの再酸化処理はポリシリコン・ゲー
ト22と23の上に酸化膜厚さd1が約130nmとなり、n+ドー
プのソース／ドレン領域26上の酸化膜の厚さd2が約120n
mとなり、又ｐチヤネル・トランジスタのソース／ドレ
ン領域内の酸化膜の厚さd3は約65nmとなつてこの領域に
対するイオン注入29をマスクしないように実施される。
ｎチヤネル・トランジスタ区域に対するフオトレジスト
・マスク27を設けた後全面的のホウ素イオン注入（矢印
29で示す）を実施してｎ型盆状領域６内にｐチヤネル・
トランジスタのソース／ドレン領域30を作る。その際注
入面密度とイオン・エネルギーは４×1015cm-2,25keVに
調整する。ｐチヤネル・トランジスタのポリシリコン・
ゲートの側面上の酸化膜32は注入イオンの引き戻し（ソ
ース／ドレン・プルバック）に役立つ。フオトレジスト
・マスク27を溶解除去した後注入されたホウ素イオンの
押し込みによりｐチヤネル・トランジスタのソース／ド
レン領域30が形成される。
この後に続く絶縁分離層、接触孔および金属導体路の
形成は公知のCMOS技術によるものであるから説明を省略
する。
【図面の簡単な説明】
第１図乃至第12図はこの発明の方法を実施する際の種々
の工程段においてのデバイスの断面構造を示すもので対
応部分には同じ番号がつけてある。

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】高度集積相補MOS電界効果トランジスタ回
    路の製造方法であって、ｎチャネル・トランジスタなら
    びにｐチャネル・トランジスタを収容するためシリコン
    基板（１、２）にｐドープ又はｎドープされた盆状領域
    （10、６）が作られこれらの領域に各トランジスタのし
    きい値電圧（ターンオン電圧）を調整するため適当なド
    ーパントが複数回のイオン注入によって入れられ、各イ
    オン注入に対するマスク作用がフォトレジスト構造によ
    るか酸化シリコン又は窒化シリコン構造によって行わ
    れ、ソース／ドレン領域（26、30）とゲート領域（22、
    23）の形成と中間酸化膜、絶縁分離酸化膜および導体路
    の作成が公知のMOS技術によって行われるようになった
    製造方法において、次の工程段： （ａ） 酸化シリコンと窒化シリコンから成る第一の二
    重層（３、４）をｐドープ・シリコン基板（１、２）表
    面に設ける、 （ｂ） 不要個所をフォトレジスト層（５）でマスク
    し、ｎ型盆状領域（６）に予定された部分の窒化シリコ
    ン層（４）を除去した後リン、ヒ素又はアンチモンのイ
    オン注入によってｎ型盆状領域（６）を作る、 （ｃ） フェトレジスト・マスク（５）を溶解除去す
    る、 （ｄ） 続く第一のホウ素イオンの深部注入（９）に対
    する酸化物マスク（８）をｎ型盆状領域（６）外に作る
    ための局部的酸化処理とリン、ヒ素又はアンチモンのイ
    オン（７）の第一回拡散処理を実施する、 （ｅ） 窒化シリコン層構造（４）を溶解除去しｎ型盆
    状領域（６）を更に押し進める、 （ｆ） 第一回ホウ素イオン注入（９）を実施する、 （ｇ） 酸化膜マスク（３、８）を全面的に溶解除去す
    る、 （ｈ） 酸化シリコンと窒化シリコンから成る第二の二
    重層（11、12）を基板表面に設け、フォトレジスト・マ
    スク（13）で覆われた窒化シリコン層（12）に能動トラ
    ンジスタ区域が窒化シリコン層（12）で覆われているよ
    うに構造を作る、 （ｉ） フォトレジスト・マスク（13）を溶解除去す
    る、 （ｊ） ｎ型盆状領域（６）の上に別のフォトレジスト
    層（14）を設ける、 （ｋ） ｎチャネル・フィールド・イオン注入区域（1
    7）を作るための第二回ホウ素イオン注入（15）を実施
    する、 （ｌ） フォトレジスト構造（14）を溶解除去する、 （ｍ） 窒化シリコン層（12）をマスクとして使用し局
    部的の酸化によってフィールド酸化物区域（16）を作
    る、 （ｎ） 窒化シリコン層（12）とその下にある酸化膜
    （11）を除去してゲート酸化物層（18）を作るための酸
    化処理を実施する、 （ｏ） ｎチャネル（21）とｐチャネル（20）をドープ
    する全面的の第三回ホウ素イオン注入（19）を実施し、
    その際の注入量は他のイオン注入に適合してｎチャネル
    ・トランジスタとｐチャネル・トランジスタに対してで
    きるだけ対称的なしきい値電圧が得られるように選定す
    る、 （ｐ） ゲート酸化物区域（22、23）を形成させるため
    ポリシリコン層を析出させ構造を作る、 （ｑ） ｎ型盆状領域（６）をフォトレジスト（24）で
    マスクした後ｎチャネルトランジスタ区域にヒ素又はア
    ンチモンのイオン注入（25）を実施する、 （ｒ） フォトレジスト・マスク層（24）を溶解除去し
    た後熱的酸化処理を、ｎ型盆状領域（６）内では酸化膜
    （31）が続くｐチャネル・トランジスタのソースとドレ
    ンのイオン注入をマスクせず、ポリシリコン層の縁端部
    ではマスクとして作用するように実施する、 （ｓ） フォトレジスト技術によりｎチャネルトランジ
    スタ区域に対するマスク（27）を形成させる、 （ｔ） ｐチャネル・トランジスタのソース／ドレン領
    域（30）を作るための第四回ホウ素イオン注入（29）を
    実施する、 （ｕ） フォトレジスト・マスク（27）を除去する、 （ｖ） 絶縁分離層と接触孔と金属導体路を作る によることを特徴とする高度集積相補MOS電界効果トラ
    ンジスタ回路の製造方法。
  2. 【請求項２】工程段ｑにおいてリンイオン注入が行わ
    れ、工程段（ｒ）が工程段（ｑ）の前に実施されること
    を特徴とする特許請求の範囲第１項記載の方法。
  3. 【請求項３】〈100〉方向に垂直に切断され20Ωcmにｐ
    ドープされたシリコン結晶又は0.01乃至0.02Ωcmにp+ド
    ープされたシリコン板上に６乃至10μｍの厚さに成長し
    上のシリコン結晶と同程度にドープされた６乃至10μｍ
    のエピタキシャル・シリコン層（２）が基板（１）とし
    て使用されることを特徴とする特許請求の範囲第１項ま
    たは第２項記載の方法。
  4. 【請求項４】厚さ40乃至60nmのSiO2層（３）と厚さ120
    乃至160nmの窒化シリコン層（４）から成る第一の二重
    層が使用されることを特徴とする特許請求の範囲第１項
    ないし第３項のいずれかに記載の方法。
  5. 【請求項５】工程段（ｂ）においてリン、ヒ素又はアン
    チモンのイオン注入（７）の注入面密度とイオンエネル
    ギーが２×1012cm-2と2.5×1012cm-2の間、150keVと180
    keVの間に調整されることを特徴とする特許請求の範囲
    第１項ないし第４項のいずれかに記載の方法。
  6. 【請求項６】工程段（ｆ）において第一回ホウ素イオン
    注入（９）の注入面密度とイオンエネルギーが４×1011
    cm-2と６×1011cm-2の間および40keVから60keVの間に調
    整され、工程段ｋにおける第二回ホウ素イオン注入（1
    5）に対しては１×1013cm-2と1.5×1013cm-2の間および
    20keVと25keVの間に調整され、工程段（ｏ）における第
    三回目の全面的ホウ素イオン注入（19）に対しては４×
    1011cm-2と６×1011cm-2の間および20keVと25keVの間に
    調整され、工程段ｔにおける第四回ホウ素イオン注入
    （29）に対しては４×1013cm-2と５×1013cm-2の間およ
    び10keVと25keVの間に調整されることを特徴とする特許
    請求の範囲第１項ないし第５項のいずれかに記載の方
    法。
  7. 【請求項７】特に工程段（ｔ）におけるホウ素イオン注
    入がフッ化ホウ素（BF2）を使用して実施されることを
    特徴とする特許請求の範囲第６項記載の方法。
  8. 【請求項８】工程段（ｑ）におけるヒ素、リン又はアン
    チモンのイオン注入（25）の注入面密度とイオンエネル
    ギーが5.5×1015cm-2と6.5×1015cm-2の間および30keV
    と80keVの間に調整されることを特徴とする特許請求の
    範囲第１項ないし第７項のいずれかに記載の方法。
  9. 【請求項９】工程段（ｒ）の酸化処理（31）が、ポリシ
    リコン・ゲート電極（22、23）上の酸化膜の厚さd1は13
    0nm、ｎチャネル領域（21、26）上の酸化膜の厚さd2は1
    20nm、ｐチャネル領域（20、30）上の酸化膜の厚さd3は
    65nmとなるように実施されることを特徴とする特許請求
    の範囲第１項ないし第８項のいずれかに記載の方法。
  10. 【請求項１０】工程段（ｐ）においてポリシリコン（2
    2、23）の代わりに金属ケイ化物が使用されるときはSiO
    2析出に続いて異方性エッチングがおこなわれてポリシ
    リコン層縁端にソース・ドレン引込み効果の発生のため
    に十分な厚さの酸化膜が残されることを特徴とする特許
    請求の範囲第１項ないし第８項のいずれかに記載の方
    法。
  11. 【請求項１１】金属ケイ化物としてケイ化タンタル（Ta
    Si2）が使用されることを特徴とする特許請求の範囲第1
    0項記載の方法。
JP59078296A 1983-04-21 1984-04-18 電界効果トランジスタ回路の製造方法 Expired - Lifetime JP2540453B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE33144508 1983-04-21
DE19833314450 DE3314450A1 (de) 1983-04-21 1983-04-21 Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen

Publications (2)

Publication Number Publication Date
JPS59202660A JPS59202660A (ja) 1984-11-16
JP2540453B2 true JP2540453B2 (ja) 1996-10-02

Family

ID=6196969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59078296A Expired - Lifetime JP2540453B2 (ja) 1983-04-21 1984-04-18 電界効果トランジスタ回路の製造方法

Country Status (5)

Country Link
US (1) US4525920A (ja)
EP (1) EP0123182B1 (ja)
JP (1) JP2540453B2 (ja)
CA (1) CA1211865A (ja)
DE (2) DE3314450A1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0693494B2 (ja) * 1984-03-16 1994-11-16 株式会社日立製作所 半導体集積回路装置の製造方法
US4677739A (en) * 1984-11-29 1987-07-07 Texas Instruments Incorporated High density CMOS integrated circuit manufacturing process
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
US4662061A (en) * 1985-02-27 1987-05-05 Texas Instruments Incorporated Method for fabricating a CMOS well structure
DE3662627D1 (en) * 1985-06-03 1989-05-03 Siemens Ag Method of simultaneously producing bipolar and complementary mos transistors as a common silicon substrate
JPS61292358A (ja) * 1985-06-19 1986-12-23 Fujitsu Ltd Ｍｉｓ型電界効果トランジスタの製造方法
NL8501992A (nl) * 1985-07-11 1987-02-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
DE3676781D1 (de) * 1985-09-13 1991-02-14 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US4722909A (en) * 1985-09-26 1988-02-02 Motorola, Inc. Removable sidewall spacer for lightly doped drain formation using two mask levels
US4745086A (en) * 1985-09-26 1988-05-17 Motorola, Inc. Removable sidewall spacer for lightly doped drain formation using one mask level and differential oxidation
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
US4767721A (en) * 1986-02-10 1988-08-30 Hughes Aircraft Company Double layer photoresist process for well self-align and ion implantation masking
US4889825A (en) * 1986-03-04 1989-12-26 Motorola, Inc. High/low doping profile for twin well process
US4760033A (en) * 1986-04-08 1988-07-26 Siemens Aktiengesellschaft Method for the manufacture of complementary MOS field effect transistors in VLSI technology
EP0240781A3 (de) * 1986-04-08 1989-12-06 Siemens Aktiengesellschaft Verfahren zum Herstellen von Flankenmaskierschichten an den Gate-Elektroden von MOS-Transistoren mit schwach-dotierten Drain-Anschlussgebieten
ATE58030T1 (de) * 1986-06-10 1990-11-15 Siemens Ag Verfahren zum herstellen von hochintegrierten komplementaeren mosfeldeffekttransistorschaltungen.
EP0250722A3 (de) * 1986-07-04 1988-08-03 Siemens Aktiengesellschaft Verfahren zur Herstellung benachbarter, mit Dotierstoffionen unterschiedlichen Leitungstyps implantierter Wannen für hochintegrierte CMOS-Bauelemente
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
EP0255882A3 (de) * 1986-08-07 1990-05-30 Siemens Aktiengesellschaft npn-Bipolartransistor mit extrem flachen Emitter/Basis-Strukturen und Verfahren zu seiner Herstellung
JPS63211749A (ja) * 1987-02-27 1988-09-02 Nec Corp 相補型ｍｉｓ半導体集積回路装置の製造方法
US5045898A (en) 1988-08-30 1991-09-03 At&T Bell Laboratories CMOS integrated circuit having improved isolation
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
GB8907897D0 (en) * 1989-04-07 1989-05-24 Inmos Ltd Forming wells in semiconductor devices
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
JPH04252032A (ja) * 1990-05-24 1992-09-08 Micron Technol Inc Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法
US5128272A (en) * 1991-06-18 1992-07-07 National Semiconductor Corporation Self-aligned planar monolithic integrated circuit vertical transistor process
JP2697392B2 (ja) * 1991-07-30 1998-01-14 ソニー株式会社 相補型半導体装置の製造方法
KR950005464B1 (ko) * 1992-02-25 1995-05-24 삼성전자주식회사 반도체장치의 제조방법
JP2736493B2 (ja) * 1992-04-03 1998-04-02 三菱電機株式会社 半導体装置およびその製造方法
US5350491A (en) * 1992-09-18 1994-09-27 Advanced Micro Devices, Inc. Oxide removal method for improvement of subsequently grown oxides for a twin-tub CMOS process
EP0745272A1 (en) * 1994-02-15 1996-12-04 National Semiconductor Corporation High-voltage cmos transistors for a standard cmos process
US5413944A (en) * 1994-05-06 1995-05-09 United Microelectronics Corporation Twin tub CMOS process
JPH0897163A (ja) * 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US5792680A (en) * 1996-11-25 1998-08-11 Vanguard International Semiconductor Corporation Method of forming a low cost DRAM cell with self aligned twin tub CMOS devices and a pillar shaped capacitor
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6054344A (en) * 1998-10-30 2000-04-25 Taiwan Semiconductor Manufacturing Company OTP (open trigger path) latchup scheme using buried-diode for sub-quarter micron transistors

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3912559A (en) * 1971-11-25 1975-10-14 Suwa Seikosha Kk Complementary MIS-type semiconductor devices and methods for manufacturing same
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
JPS5333074A (en) * 1976-09-08 1978-03-28 Sanyo Electric Co Ltd Production of complementary type insulated gate field effect semiconductor device
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
JPS5543850A (en) * 1978-09-25 1980-03-27 Hitachi Ltd Manufacture of complementary mos semiconductor device
JPS56118366A (en) * 1980-02-22 1981-09-17 Hitachi Ltd Preparation of semiconductor device
JPS56124270A (en) * 1980-03-05 1981-09-29 Hitachi Ltd Manufacture of semiconductor device
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
JPS5810868A (ja) * 1981-07-13 1983-01-21 Sanyo Electric Co Ltd 相補型絶縁ゲ−ト型電界効果半導体装置の製造方法
DE3133468A1 (de) * 1981-08-25 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
JPS5843561A (ja) * 1981-09-09 1983-03-14 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
DE3149185A1 (de) * 1981-12-11 1983-06-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices

Also Published As

Publication number Publication date
EP0123182A1 (de) 1984-10-31
DE3465551D1 (en) 1987-09-24
DE3314450A1 (de) 1984-10-25
US4525920A (en) 1985-07-02
EP0123182B1 (de) 1987-08-19
JPS59202660A (ja) 1984-11-16
CA1211865A (en) 1986-09-23

Similar Documents

Publication Publication Date Title
JP2540453B2 (ja) 電界効果トランジスタ回路の製造方法
JP3077630B2 (ja) 半導体装置およびその製造方法
US4717683A (en) CMOS process
US4760033A (en) Method for the manufacture of complementary MOS field effect transistors in VLSI technology
JPH0576190B2 (ja)
US6033958A (en) Method of fabricating dual voltage MOS transistors
JPH0691201B2 (ja) Ｃｍｏｓ半導体装置の製造方法
JPH01101662A (ja) Ｃｍｏｓ集積回路デバイスの製造方法
JPS6072259A (ja) 高密度集積ｃｍｏｓ電界効果トランジスタ回路の製法
EP0459398B1 (en) Manufacturing method of a channel in MOS semiconductor devices
JP2004288798A (ja) 半導体装置及びその製造方法
JPH0346275A (ja) 半導体装置の製造方法
US5994190A (en) Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film
JPH1065019A (ja) Ｃｍｏｓデバイスの製造方法
JPH01283956A (ja) 半導体装置およびその製造方法
JPH0147016B2 (ja)
US7851297B2 (en) Dual workfunction semiconductor device
JPH0738095A (ja) 半導体装置及びその製造方法
JP3060948B2 (ja) 半導体装置の製造方法
KR100187680B1 (ko) 반도체 소자의 제조방법
JPS60128668A (ja) 半導体装置の製造方法
KR100249798B1 (ko) 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법
JP2001044437A (ja) Ｍｏｓトランジスタ及びその製造方法
KR20000066155A (ko) 반도체 소자의 얕은 접합 및 실리사이드 형성 방법
JPS63302562A (ja) Ｍｏｓ型半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term