EP0123182B1 - Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen - Google Patents

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EP0123182B1
EP0123182B1 EP84103822A EP84103822A EP0123182B1 EP 0123182 B1 EP0123182 B1 EP 0123182B1 EP 84103822 A EP84103822 A EP 84103822A EP 84103822 A EP84103822 A EP 84103822A EP 0123182 B1 EP0123182 B1 EP 0123182B1
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EP
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ion implantation
oxide
layer
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silicon nitride
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Erwin Dr. Rer.Nat. Jacobs
Ulrich Dr. Phil. Schwabe
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Siemens AG
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Siemens AG
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Definitions

  • the present patent application relates to a method for producing highly integrated complementary MOS field-effect transistor (CMOS) circuits, in which p- or n-doped wells are produced in the silicon substrate for accommodating the n- or p-channel transistors, into which the appropriate dopant atoms are introduced by multiple ion implantations in order to set the different transistor threshold voltages, the masking for the individual ion implantations being carried out by photoresist and / or by silicon oxide or silicon nitride structures and in which the source / drain and gate are produced Areas and the generation of the intermediate and insulation oxide and the conductor track level is carried out according to known process steps of MOS technology.
  • CMOS complementary MOS field-effect transistor
  • CMOS processes are two-well processes, the structure of which can be assigned to either a p- or n-well basic concept, that is, the p- or p-doped, large-area silicon substrate contains the p- or n-tubs as relatively small islands.
  • the troughs are manufactured and the various transistor threshold voltages (thin oxide and field oxide transistors in the n- and p-channel regions) are set by multiple, coordinated ion implantations.
  • the object on which the present invention is based is to carry out a CMOS process with an n-well concept, in which as few mask-intensive process steps are required to produce the desired circuit, but which nevertheless ensures that the functioning of the components of the circuit is not affected.
  • the short-channel properties of the n-channel transistors are to be improved.
  • a phosphorus ion implantation is carried out instead of the arsenic ion implantation.
  • Method step r) takes place before method step q.
  • the boron ion implantations in particular after process step f), can be carried out using boron fluoride (BF 2 ).
  • BF 2 boron fluoride
  • the energy is then about 4 times as high; this enables lower penetration depths for a given lower limit energy of the implantation machines.
  • Re 1 While with p-channel transistors even with small channel lengths due to the high n-well doping (concentration 3 to 5 x 10 15 P + cm -3 ) a sufficient breakdown voltage resistance is guaranteed, with the n-channel -Transistors require additional doping if early punch-through breakdown with small channel lengths is to be avoided.
  • this is achieved by a deep boron ion implantation after method step f), which together with the channel implantation after method step o) results in an effective double implantation of the active n-channel regions.
  • the deep implantation is carried out by means of a local oxide mask in a self-aligning manner with respect to the n-well.
  • Re 3 As a result of the different oxidation rates of n + -doped silicon (S / D regions, n-channel), n - -doped silicon (n-well) and of polysilicon, a reoxidation step after process step r) or before Process step q) different oxide thicknesses are set (see FIG. 12, for process step r) if an arsenic ion implantation is present: d 1 ⁇ 130 nm, d 2 ⁇ 120 nm, d 3 - 65 nm; if there is a phosphorus ion implantation: d1 - 230 nm, d 2 - 210 nm, d 3 ⁇ 70 nm).
  • the oxide thickness d 1 acts as a mask for the polysilicon region, while d 3 is thin enough not to shield the boron ion implantation after method step t).
  • Re 4. The reoxidation step according to method step r) also serves to pull back the boron ion S / D implantation.
  • the greater diffusion of the boron-doped S / D regions is compared to the n + (As + , P + , Sb + ) -doped S / D regions (n -Channel transistors) balanced.
  • metal silicides preferably tantalum silicide
  • polysilicon instead of polysilicon as gate material after process step p
  • an SiO 2 deposition is carried out and that this oxide layer is then etched off by an anisotropic etching process in such a way that the poly -Si edges a sufficiently thick oxide layer (oxide spacer) remains to achieve an S / D pull back effect.
  • FIGS. 1 to 12 represent the method steps essential to the invention in the sectional view.
  • the same reference numerals apply to the same parts in all figures.
  • FIG. 1 At the beginning of the process sequence, a p + -doped silicon substrate 1 (0.01 to 0) oriented in the ⁇ 100> direction is provided on a p + -doped epitaxial layer 2 (6 to 10 ⁇ m thickness, 20 ohm-cm) , 02 Ohm - cm) one of a Si0 2 layer 3 (50 nm) and a SiIi ziumnitrid für 4 (140 nm) existing double layer deposited.
  • a p + -doped silicon substrate 1 (0.01 to 0) oriented in the ⁇ 100> direction is provided on a p + -doped epitaxial layer 2 (6 to 10 ⁇ m thickness, 20 ohm-cm) , 02 Ohm - cm) one of a Si0 2 layer 3 (50 nm) and a SiIi ziumnitrid für 4 (140 nm) existing double layer deposited.
  • the generation of the insulation layer, the contact hole regions and the metal interconnect level takes place according to known process steps of CMOS technology and is not shown.

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Description

  • Die vorliegende Patentanmeldung betrifft ein Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen (CMOS-Schaltungen), bei dem für die Aufnahme der n- bzw. p-Kanal-Transistoren der Schaltung im Siliziumsubstrat p- bzw. n-dotierte Wannen erzeugt werden, in welche zur Einstellung der verschiedenen Transistoreinsatzspannungen die entsprechenden Dotierstoffatome durch mehrfache lonenimplantationen eingebracht werden, wobei die Maskierung für die einzelnen Ionen-Implantationen durch Fotolack-und/oder durch Siliziumoxid- bzw. SiliziumnitridStrukturen erfolgt und bei dem die Herstellung der Source/Drain- und Gate-Bereiche sowie die Erzeugung des Zwischen- und Isolationsoxids und der Leiterbahnebene nach bekannten Verfahrensschritten der MOS-Technologie vorgenommen wird.
  • Moderne CMOS-Prozesse sind Zwei-Wannen-Prozesse, die in ihrem Aufbau entweder einem p-oder n-Wannen-Grundkonzept zuzuordnen sind, das heißt, in einem n- bzw. p-dotierten, großflächigen Siliziumsubstrat befinden sich die p- bzw. n-Wannen als relativ kleinflächige Inseln.
  • Die Herstellung der Wannen und die Einstellung der verschiedenen Transistoreinsatzspannungen (Dünnoxid- und Feldoxid-Transistoren in n- und p-Kanal-Bereichen) erfolgt durch mehrfache, aufeinander abgestimmte lonenimplantationen.
  • In der Durchführung dieser Prozeßschritte liegen die hauptsächlichen Unterschiede und Nachteile der bekannten CMOS-Prozesse. Der Prozeßablauf eines bekannten n-Wannen-CMOS-Prozesses, wie er beispielsweise in einem Aufsatz von T. Ohzone et al. in der US-Zeitschrift IEEE Trans. Electr. Dev., ED-27, N° 9 (1980) auf den Seiten 1789 bis 1795 beschrieben wird, zeigt zum Beispiel folgende erhebliche Nachteile :
    • 1. Für die n-Kanal-Feldimplantation ist eine eigene Maske erforderlich.
    • 2. Das Polysilizium-Gate muß gegen die Bor-lonenimplantation durch eine Fotomaske abgeschirmt werden.
    • 3. Die Durchführung der beiden lonenimplantationsschritte in 1. und 2. sind nur unter Anwendung einer aufwendigen Zwei-Stufen-Fotolithographietechnik möglich.
  • Fotolithographieschritte und zusätzliche Masken verringern jedoch in erheblichem Maße die Wirtschaftlichkeit des Prozesses.
  • Die Aufgabe, die der vorliegenden Erfindung zugrundeliegt, besteht in der Durchführung eines CMOS-Prozesses mit n-Wannenkonzept, bei dem möglichst wenige maskenaufwendige Prozeßschritte zur Herstellung der gewünschten Schaltung erforderlich sind, bei dem aber trotzdem gewährleistet wird, daß die Funktionsweise der Bauelemenente der Schaltung dadurch nicht beeinträchtigt wird. Außerdem sollen die Kurzkanaieigenschaften der n-Kanal-Transistoren ver bessert werden.
  • Diese Aufgabe wird durch ein Verfahren der eingangs genannten Art gelöst, welches erfindungsgemäß durch den Ablauf folgender Verfahrensschritte gekennzeichnet ist :
    • a) Aufbringen einer ersten aus Siliziumoxid und Siliziumnitrid bestehenden Doppelschicht auf p-dotiertes Siliziumsubstrat,
    • b) Herstellung der n-Wannen durch eine Phosphor-, Arsen- oder Antimon-lonenimplantation nach erfolgter Maskierung der übrigen Bereiche mit einer Fotolackschicht und nach Entfernung der Siliziumnitridschicht im n-Wannenbereich,
    • c) Ablösen der Fotolackmaske,
    • d) Durchführung eines lokalen Oxidationsprozesses zur Erzeugung eines Maskieroxids für die nachfolgende Bor-Tiefimplantation außerhalb des n-Wannenbereichs und erster Eindiffusionsschritt der Phosphor-, Arsen- oder Antimon-lonen,
    • e) Ablösen der Siliziumnitridstrukturen und weiteres Eintreiben der n-Wanne,
    • f) Durchführung einer ersten Bor-lonenimplantation,
    • g) Ganzflächiges Ablösen der Oxidmaskierung,
    • h) Aufbringen einer zweiten, aus Siliziumoxid und Siliziumnitrid bestehenden Doppelschicht auf die Substratoberfläche und Strukturierung der mit einer Fotolackmaske bedeckten Siliziumnitridschicht so, daß die aktiven Transistorbereiche von der Siliziumnitridschicht bedeckt bleiben,
    • i) Ablösen der Fotolackmaske,
    • j) Aufbringen einer weiteren Fotolackschicht über den n-Wannenbereichen,
    • k) Durchführung einer zweiten Bor-lonenimplantation zur Erzeugung der n-Kanal-feldimplantierten Bereiche,
    • I) Ablösen der Fotolackstrukturen,
    • m) Erzeugen der Feldoxidbereiche mittels lokaler Oxidation unter Verwendung der Siliziumnitridschicht als Maskierung,
    • n) Entfernen der Siliziumnitridschicht und der darunterliegenden Oxidschicht und Durchführung eines Oxidationsprozesses zur Herstellung des Gateoxids,
    • o) Durchführung einer dritten ganzflächigen Bor-lonenimplantation zur Dotierung des n- und p-Kanals, wobei die Implantationsdosis in Abstimmung mit den anderen Implantationen so gewählt wird, daß für den n- und den p-Kanal-Transistor eine möglichst symmetrische Einsatzspannung |UT| erreicht wird,
    • p) Abscheidung und Strukturierung von Polysilizium zur Bildung der Gatebereiche,
    • q) Durchführung einer Arsen- oder Antimon-lonenimplantation im n-Kanal-Transistorbereich nach Maskierung der n-Wannenbereiche mit Fotolack,
    • r) Durchführung eines Oxidationsprozesses nach Ablösung der Fotolackmaskierung so, daß die Oxidschicht im n-Wannenbereich die nachfolgende Source/Drain-Implantation der p-Kanal- Transistoren nicht maskiert, im Bereich der Poly-Si-Kante jedoch maskierend wirken kann (S/D pull back),
    • s) Durchführung einer Fotolacktechnik zur Maskierung des n-Kanal-Transistorbereiches,
    • t) Durchführung einer vierten Bor-lonenimplantation zur Erzeugung der Source/Drain-Bereiche der p-Kanal-Transistoren,
    • u) Entfernung der Fotolackmaskierung und
    • v) Erzeugung der Isolationsschicht, der Kontaktlochbereiche und der Metall-Leiterbahnebene in bekannter Weise.
  • Es liegt im Rahmen der Erfindung, daß beim Verfahrensschritt q) anstelle der Arsen-lonenimplantation eine Phosphor-lonenimplantation durchgeführt wird. Dabei erfolgt der Verfahrensschritt r) vor dem Verfahrensschritt q.
  • Außerdem können die Bor-lonenimplantationen, insbesondere nach Verfahrensschritt f) unter Verwendung von Borfluorid (BF2) durchgeführt werden. Die Energie ist dann ca. 4 x so hoch ; das ermöglicht bei gegebener unterer Grenzenergie der Implantationsmaschinen niedrigere Eindringtiefen.
  • Das Verfahren nach der Lehre der Erfindung, welches nur acht Masken und sechs lonenimplantationen erfordert, unterscheidet sich von bisher bekannten n-Wannen-CMOS-Prozessen durch folgende Vorteile :
    • 1. Verbesserung der Kurzkanaleigenschaften der n-Kanal-Transistoren durch Bor-lonendoppelimplantation des Kanalgebiets (nach Verfahrensschritt f) und o)),
    • 2. Einsparung der Kanal-lonenimplantationsmaske für die n-Kanal-Transistoren durch eine einzige, für beide Transistortypen gemeinsame Kanalimplantation (nach Verfahrensschritt o)),
    • 3. Abschirmung des Polysilizium-Gates gegen die Bor-ionen-Implantation durch den maskierenden Reoxidationsschritt (nach Verfahrensschritt r)) und
    • 4. Angleichung der Unterdiffusion bei n- und p-Kanal-Transistoren durch Zurückziehen (pull-back) der Source-Drain-Implantation mittels Polysilizium-Oxidation (nach Verfahrensschritt r).
  • Zu 1. : Während bei den p-Kanal-Transistoren auch bei kleinen Kanallängen infolge der hohen n-Wannen-Dotierung (Konzentration 3 bis 5 x 1015 P+ cm-3) eine ausreichende Durchbruchsspannungsfestigkeit gewährleistet ist, wird bei den n-Kanal-Transistoren eine zusätzliche Dotierung erforderlich, wenn ein frühzeitiger punch through-Durchbruch bei kleinen Kanallängen vermieden werden soll.
  • Nach der Lehre der Erfindung wird dies durch eine Bor-lonen-Tiefimplantation nach Verfahrensschritt f) erreicht, die zusammen mit der Kanalimplantation nach Verfahrensschritt o) eine wirksame Doppelimplantation der aktiven n-Kanal-Bereiche ergibt. Die Tiefimplantation wird erfindungsgemäß durch eine lokale Oxidmaske selbstjustierend zur n-Wanne durchgeführt.
  • Zu 2. : Da durch die vorhergehende Bor-lonen-Tiefimplantation (Konzentration cB = 3 x 1015 cm-3 für eine Eindringtiefe xj = 0,5 µm) ein frühzeitiger Durchbruch des n-Kanal-Transistors verhindert wird, können durch eine einzige gemeinsame Bor-lonen-Flachimplantation nach Verfahrensschritt o) die Einsatzspannungen beider n- bzw. p-Kanal-Transistoren gleichzeitig eingestellt werden. Eine Kanal-lonen-Implantationsmaske ist damit hinfällig.
  • Zu 3. : Infolge der unterschiedlichen Oxidationsraten von n+-dotiertem Silizium (S/D-Gebiete, n-Kanal), n--dotiertem Silizium (n-Wanne) und von Polysilizium können durch einen Reoxidationsschritt nach Verfahrensschritt r) bzw. vor dem Verfahrensschritt q) verschiedene Oxiddicken eingestellt werden (siehe Figur 12, für Verfahrensschritt r), wenn eine Arsen-lonenimplantation vorliegt : d1 ~ 130 nm, d2 ~ 120 nm, d3 - 65 nm ; wenn eine Phosphor-lonenimplantation vorliegt : d1 - 230 nm, d2 - 210 nm, d3 ~ 70 nm). Die Oxiddicke d1 wirkt bei der nachfolgenden Bor-lonen-S/D-Implantation nach Verfahrensschritt t) als Maskierung des Polysilizium-Gebietes, während d3 dünn genug ist, um die Bor lonen-Implantation nach Verfahrensschritt t) nicht abzuschirmen.
  • Zu 4. : Der beschriebene Reoxidationsschritt gemäß Verfahrensschritt r) dient weiterhin zum Zurückziehen (pull back) der Bor-lonen S/D-Implantation. Bei den nachfolgenden Temperaturbelastungen wird dadurch die stärkere Ausdiffusion der Bor-dotierten S/D-Gebiete (p-Kanal-Transistoren) im Vergleich zu den n+ (As+, P+, Sb+) -dotierten S/D-Gebieten (n-Kanal-Transistoren) ausgeglichen. Die Unterdiffusion unter die aktiven Gates und somit die parasitären Miller-Kapazitäten werden stark reduziert. Dies trägt wesentlich zu einem symmetrischen UT (L)-Verhalten (= Kanallängenabhängigkeit der Einsatzspannungen) der Transistoren und zur Erreichung hoher Schaltgeschwindigkeiten bei.
  • Es liegt im Rahmen der Erfindung, daß bei Verwendung von Metallsiliziden, vorzugsweise von Tantalsilizid, anstelle von Polysilizium als Gatematerial nach Verfahrensschritt p) eine SiO2-Abscheidung durchgeführt wird und daß anschließend durch einen anisotropen Ätzprozeß diese Oxidschicht so abgeätzt wird, daß an den Poly-Si-Kanten eine ausreichend dicke Oxidschicht (Oxide Spacer) stehen bleibt, um einen S/D-pull back-Effekt zu erzielen.
  • Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen, sowie aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren 1 bis 12, welche im Schnittbild die erfindungswesentlichen Verfahrensschritte darstellen. In allen Figuren gelten für gleiche Teile gleiche Bezugszeichen.
  • Figur 1 Zu Beginn der Prozeßfolge wird auf ein, mit einer p--dotierten Epitaxieschicht 2 (6 bis 10 µm Dicke, 20 Ohm - cm) versehenes p+- dotiertes in <100> -Richtung orientiertes Siliziumsubstrat 1 (0,01 bis 0,02 Ohm - cm) eine aus einer Si02-Schicht 3 (50 nm) und einer SiIiziumnitridschicht 4 (140 nm) bestehende Doppelschicht abgeschieden.
    • Figur 2 Mit Hilfe einer Fotolackstruktur 5 wird die Siliziumnitridschicht 4 strukturiert und die n-Wanne 6 durch eine Phosphorionenimplantation 7 mit einer Dosis und Energie von 2 bis 2,5 x 1012 cm-2 bzw. 160 keV erzeugt.
    • Figur 3 Nach Ablösen der Fotolackstruktur (5) wird ein lokaler Oxidationsprozeß zur Erzeugung eines Maskieroxids 8 (500 nm) für die nachfolgende Bor-Tiefimplantation (9) durchgeführt und dabei die Phosphor-Ionen (7) in den n-Wannenbereich 6 eindiffundiert.
    • Figur 4 Nach Ablösen der Siliziumnitridstruktur (4) wird ein weiterer Eindiffusionsschritt der n-Wanne (drive-in - 2 bis 6 wm) und die Bor-Tiefimplantation (siehe Pfeile 9) mit einer Dosis und Energie von 3 bis 7 x 1011 cm-2 bzw. 60 keV durch die lokale Oxidmaske 8 selbstjustierend zur n-Wanne 6 durchgeführt. Es entsteht die p-dotierte Zone 10. Die mit dem Pfeil 28 gekennzeichnete Oxidkante wird in den folgenden Figuren vernachlässigt.
    • Figur 5 Nach Entfernung der Oxidmaskierung (8) wird eine weitere, aus Siliziumoxid 11 und Siliziumnitrid 12 bestehende Doppelschicht auf die Substratoberfläche (1, 2, 6, 10) aufgebracht.
    • Figur 6 Mit einer Fotolackmaske 13 wird die Siliziumnitridschicht 12 so strukturiert, daß sie die aktiven Transistorbereiche im Substrat überdeckt.
    • Figur 7 Nach Ablösen der Fotolackmaske 13 wird eine weitere Fotolackstruktur 14 zur Maskierung der n-Wanne 6 erzeugt und die n-Kanal-Feldimplantation (siehe Pfeile 15) mit Bor-lonen bei einer Dosis und Energie von 1 bis 2 x 10 13 cm-2 und 25 keV durchgeführt.
    • Figur 8 Nach Ablösung der Fotolackstruktur 14 werden dann unter Verwendung der Siliziumnitridschicht 12 als Maskierung die Feldoxidbereiche 16 in einer Schichtdicke von 800 bis 1 000 nm durch lokale Oxidation erzeugt. Dabei entstehen die p-dotierten Zonen 17.
    • Figur 9 Nach Ablösen der Siliziumnitridschicht 12 und der Siliziumoxidschicht 11 erfolgt eine thermische Oxidation der gesamten Oberfläche, wobei die Dicke der Gateoxidschicht 18 mit 15 bis 50 nm eingestellt wird. Dann erfolgt eine ganzflächige flache Bor-lonenimplantation (siehe Pfeile 19) zur Dotierung des p- und n-Kanals (20, 21), wobei die Implantationsdosis in Abstimmung mit den anderen Implantationen so gewählt wird, daß für den n- und den p-Kanal eine möglichst symmetrische Einsatzspannung UT erreicht wird. Im vorliegenden Ausführungsbeispiel wird die Implantationsdosis und Energie auf 4,5 x 10" B+ cm-2 bzw. 25 keV eingestellt, was einer Einsatzspannung IUTI = - 0,8 V entspricht. Da die lonenimplantation (19) ganzflächig erfolgt, wird im Gegensatz zu bekannten CMOS-Prozessen keine Maske benötigt.
    • Figur 10 Es erfolgt nun die Abscheidung der Polysiliziumebene (500 nm) und ihre Strukturierung, wobei die Gateelektroden 22 und 23 gebildet werden.
    • Figur 11 Mittels einer Fotolackmaske 24 werden die n-Wannenbereiche 6 abgedeckt und durch eine anschließende Arsen-lonenimplantation (siehe Pfeile 25) mit einer Dosis und Energie von 6 x 1015 cm-2 bzw. 80 keV die Source/DrainGebiete 26 der n-Kanaltransistoren (21) erzeugt.
    • Figur 12 Nun wird nach Ablösung der Fotolackmaskierung 24 ein thermischer Oxidationsprozeß (Reoxidationsschicht 31) durchgeführt, bei dem auch die Source/Drain-Bereiche 26 der n-Kanal-Transistoren eingetrieben werden. Außerdem wird der Oxidationsprozeß (Reoxidation) so geführt, daß die Oxidschicht (d1) über den Polysilizium-Gates 22 und 23 - 130 nm, die Oxidschicht d2 über den n+-dotierten Source/Drain-Zonen 26 - 120 nm und die Oxidschicht d3 im S/D-Bereich (6) der p-Kanal- Transistoren - 65 nm beträgt, also die nachfolgende Source/Drain-Implantation (29) der p-Kanal-Transistoren nicht maskiert. Nach Aufbringen einer Fotolackmaske 27 zur Maskierung des n-Kanal-Transistorbereiches wird nun die ganzflächige Bor-lonenimplantation (siehe Pfeile 29) zur Erzeugung der Source/Drain-Zonen 30 der p-Kanal-Transistoren in der n-Wanne 6 durchgeführt. Dabei werden Dosis und Energie auf 4 x 10 15 cm-2, 25 keV eingestellt. Die Oxidschicht 32 auf den Flanken des Poly-Si-Gates der p-Kanal-Transistoren dient dabei zur Zurückziehung der Implantation (S/D-pull back). Nach Ablösung der Fotolackmaske 27 entstehen durch Eintreiben der implantierten Boratome die Source/Drain-Bereiche 30 der p-Kanaltransistoren.
  • Die Erzeugung der Isolationsschicht, der Kontaktlochbereiche und der Metall-Leiterbahnebene erfolgt nach bekannten Verfahrensschritten der CMOS-Technologie und wird nicht dargestellt.

Claims (11)

1. Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen (CMOS-Schaltungen), bei dem für die Aufnahme der n- bzw. p-Kanal-Transistoren der Schaltung im Siliziumsubstrat (1, 2) p- bzw. n-dotierte Wannen (10, 6) erzeugt werden, in welche zur Einstellung der verschiedenen Transistoreinsatzspannungen die entsprechenden Dotierstoffatome durch mehrfache lonenimplantationen eingebracht werden, wobei die Maskierung für die einzelnen Ionen-Implantationen durch Fotolack- und/oder durch Siliziumoxid- bzw. Siliziumnitrid-Strukturen erfolgt und bei dem die Herstellung der Source/Drain (26, 30)- und Gate- Bereiche (22, 23) sowie die Erzeugung des Zwischen- und Isolationsoxids und der Leiterbahnebene nach bekannten Verfahrensschritten der MOS-Technologie vorgenommen wird, gekennzeichnet durch den Ablauf folgender Verfahrensschritte :
a) Aufbringen einer ersten aus Siliziumoxid (3) und Siliziumnitrid (4) bestehenden Doppelschicht auf p-dotiertes Siliziumsubstrat (1, 2),
b) Herstellung der n-Wannen (6) durch eine Phosphor-, Arsen- oder Antimon-lonenimplantation (7) nach erfolgter Maskierung der übrigen Bereiche mit einer Fotolackschicht (5) und nach Entfernung der Siliziumnitridschicht (4) im n-Wannenbereich (6),
c) Ablösen der Fotolackmaske (5),
d) Durchführung eines lokalen Oxidationsprozesses zur Erzeugung eines Maskieroxids (8) für die nachfolgende Bor-Tiefimplantation (9) außerhalb des n-Wannenbereiches (6) und erster Eindiffusionsschritt der Phosphor-, Arsen- oder Antimon-lonen (7),
e) Ablösen der Siliziumnitridstrukturen (4) und weiteres Eintreiben der n-Wanne (6),
f) Durchführung einer ersten Bor-lonenimplantation (9),
g) Ganzflächiges Ablösen der Oxidmaskierung (3, 8),
h) Aufbringen einer zweiten, aus Siliziumoxid (11) und Siliziumnitrid (12) bestehenden Doppelschicht auf die Substratoberfläche und Strukturierung der mit einer Fotolackmaske (13) bedeckten Siliziumnitridschicht (12) so, daß die aktiven Transistorbereiche von der Siliziumnitridschicht (12) bedeckt bleiben,
i) Ablösen der Fotolackmaske (13),
j) Aufbringen einer weiteren Fotolackschicht (14) über den n-Wannenbereichen (6),
k) Durchführung einer zweiten Bor lonenimplantation (15) zur Erzeugung der n-Kanal-feldimplantierten Bereiche (17),
1) Ablösen der Fotolackstrukturen (14), m) Erzeugen der Feldoxidbereiche (16) mittels lokaler Oxidation unter Verwendung der SiIiziumnitridschicht (12) als Maskierung,
n) Entfernen der Siliziumnitridschicht (12) und der darunterliegenden Oxidschicht (11) und Durchführung eines Oxidationsprozesses zur Herstellung des Gateoxids (18),
o) Durchführung einer dritten ganzflächigen Bor-lonenimplantation (19) zur Dotierung des n-(21) und p-Kanals (20), wobei die Implantationsdosis in Abstimmung mit den anderen Implantationen so gewählt wird, daß für den n- und den p-Kanal-Transistor eine möglichst symmetrische Einsatzspannung IUTI erreicht wird,
p) Abscheidung und Strukturierung von Polysilizium zur Bildung der Gatebereiche (22, 23),
q) Durchführung einer Arsen- oder Antimon-lonenimplantation (25) im n-Kanal-Transistorbereich nach Maskierung der n-Wannenbereiche (6) mit Fotolack (24),
r) Durchführung eines Oxidationsprozesses nach Ablösung der Fotolackmaskierung (24) so, daß die Oxidschicht (31) im n-Wannenbereich (6) die nachfolgende Source/ Drain-Implantation (29) der p-Kanal-Transistoren nicht maskiert, im Bereich der Polysiliziumkante jedoch maskierend wirken kann,
s) Durchführung einer Fotolacktechnik zur Maskierung (27) des n-Kanal-Transistorbereiches,
t) Durchführung einer vierten Bor-lonenimplantation (29) zur Erzeugung der Source/Drain-Bereiche (30) der p-Kanal-Transistoren,
u) Entfernung der Fotolackmaskierung (27) und
v) Erzeugung der lsolationsschicht, der Kontaktlochbereiche und der Metall-Leiterbahnebene in bekannter Weise.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Verfahrensschritt q) eine Phosphor-lonenimplantation durchgeführt wird und der Verfahrensschritt r) vor dem Verfahrensschritt q) erfolgt.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß als Substrat (1) p-dotiertes in 100 -Richtung orientiertes Silizium von 20 Ohm - cm oder eine solche epitaxiale Schicht (2) im Bereich von 6 bis 10 µm Dicke auf einem p+- dotierten Siliziumsubstrat (1) von 0,01 bis 0,02 Ohm · cm verwendet wird.
4. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß eine erste Doppelschicht (3, 4) verwendet wird, die aus einer 40 bis 60 nm dicken Si0Z-Schicht (3) und einer 120 bis 160 nm dicken Siliziumnitridschicht (4) besteht.
5. Verfahren nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß beim Verfahrensschritt b) die Dosis und Energie der Phosphor-, Arsen- oder Antimon-lonenimplantation (7) auf einen Bereich von 2 bis 2,5 x 1012 cm-2 und 150 bis 180 keV eingestellt wird.
6. Verfahren nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß die Dosis und Energie für die erste Bor-lonenimplantation (9) nach Verfahrensschritt f) auf einen Bereich von 4 bis 6 x 1011 cm-2 und 40 bis 60 keV, für die zweite Bor-lonenimplantation (15) nach Verfahrensschritt k) auf einen Bereich von 1 bis 1,5 x 1013 cm-2 und 20 bis 25 keV, für die dritte ganzflächige Bor-lonenimplantation (19) nach Verfahrensschritt o) auf 4 bis 6 x 1011 cm-2 und 20 bis 25 keV und für die vierte Bor-lonenimplantation (29) nach Verfahrensschritt t) auf 4 bis 5 x 1013 cm-2 und 10 bis 25 keV eingestellt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Bor-Implantation insbesondere nach Verfahrensschritt t) mit Borfluorid (BF2) durchgeführt wird.
8. Verfahren nach Anspruch 1 bis 7, dadurch gekennzeichnet, daß die Dosis und Energie für die Arsen-, Phosphor- oder Antimon-lonenimplantation (25) nach Verfahrensschritt q) auf einen Bereich von 5,5 bis 6,5 x 1015 cm-2 und 30 bis 80 keV eingestellt wird.
9. Verfahren nach Anspruch 1 bis 8, dadurch gekennzeichnet, daß der Oxidationsprozeß (31) nach Verfahrensschritt r) so geführt wird, daß die Oxidschichtdicke d1 über der aus Polysilizium bestehenden Gate-Elektrode (22, 23) 130 nm, die Oxidschichtdicke d2 über dem n-Kanalbereich (21, 26) 120 nm und die Oxidschichtdicke (20, 30) d3 über dem p-Kanalbereich 65 nm beträgt.
10. Verfahren nach Anspruch 1 bis 8, dadurch gekennzeichnet, daß bei Verwendung von Metallsilizid anstelle von Polysilizium (22, 23) nach Verfahrensschritt p) eine Si02-Abscheidung durchgeführt wird und daß anschließend ein anisotroper Ätzprozeß so durchgeführt wird, daß diese Oxidschicht so abgeätzt wird, daß an den Gate-Elektrodenkanten eine ausreichend dicke Oxidschicht stehen bleibt,. um einen Source/Drain-Zurückzieh-Effekt zu erreichen.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß als Metallsilizid Tantalsilizid (TaSi2) verwendet wird. -
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0693494B2 (ja) * 1984-03-16 1994-11-16 株式会社日立製作所 半導体集積回路装置の製造方法
US4677739A (en) * 1984-11-29 1987-07-07 Texas Instruments Incorporated High density CMOS integrated circuit manufacturing process
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
US4662061A (en) * 1985-02-27 1987-05-05 Texas Instruments Incorporated Method for fabricating a CMOS well structure
DE3662627D1 (en) * 1985-06-03 1989-05-03 Siemens Ag Method of simultaneously producing bipolar and complementary mos transistors as a common silicon substrate
JPS61292358A (ja) * 1985-06-19 1986-12-23 Fujitsu Ltd Ｍｉｓ型電界効果トランジスタの製造方法
NL8501992A (nl) * 1985-07-11 1987-02-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
ATE59917T1 (de) * 1985-09-13 1991-01-15 Siemens Ag Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US4722909A (en) * 1985-09-26 1988-02-02 Motorola, Inc. Removable sidewall spacer for lightly doped drain formation using two mask levels
US4745086A (en) * 1985-09-26 1988-05-17 Motorola, Inc. Removable sidewall spacer for lightly doped drain formation using one mask level and differential oxidation
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
US4767721A (en) * 1986-02-10 1988-08-30 Hughes Aircraft Company Double layer photoresist process for well self-align and ion implantation masking
US4889825A (en) * 1986-03-04 1989-12-26 Motorola, Inc. High/low doping profile for twin well process
US4760033A (en) * 1986-04-08 1988-07-26 Siemens Aktiengesellschaft Method for the manufacture of complementary MOS field effect transistors in VLSI technology
EP0240781A3 (de) * 1986-04-08 1989-12-06 Siemens Aktiengesellschaft Verfahren zum Herstellen von Flankenmaskierschichten an den Gate-Elektroden von MOS-Transistoren mit schwach-dotierten Drain-Anschlussgebieten
DE3765844D1 (de) * 1986-06-10 1990-12-06 Siemens Ag Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen.
EP0250722A3 (de) * 1986-07-04 1988-08-03 Siemens Aktiengesellschaft Verfahren zur Herstellung benachbarter, mit Dotierstoffionen unterschiedlichen Leitungstyps implantierter Wannen für hochintegrierte CMOS-Bauelemente
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
EP0255882A3 (de) * 1986-08-07 1990-05-30 Siemens Aktiengesellschaft npn-Bipolartransistor mit extrem flachen Emitter/Basis-Strukturen und Verfahren zu seiner Herstellung
JPS63211749A (ja) * 1987-02-27 1988-09-02 Nec Corp 相補型ｍｉｓ半導体集積回路装置の製造方法
US5045898A (en) 1988-08-30 1991-09-03 At&T Bell Laboratories CMOS integrated circuit having improved isolation
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
GB8907897D0 (en) * 1989-04-07 1989-05-24 Inmos Ltd Forming wells in semiconductor devices
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
JPH04252032A (ja) * 1990-05-24 1992-09-08 Micron Technol Inc Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法
US5128272A (en) * 1991-06-18 1992-07-07 National Semiconductor Corporation Self-aligned planar monolithic integrated circuit vertical transistor process
JP2697392B2 (ja) * 1991-07-30 1998-01-14 ソニー株式会社 相補型半導体装置の製造方法
KR950005464B1 (ko) * 1992-02-25 1995-05-24 삼성전자주식회사 반도체장치의 제조방법
JP2736493B2 (ja) * 1992-04-03 1998-04-02 三菱電機株式会社 半導体装置およびその製造方法
US5350491A (en) * 1992-09-18 1994-09-27 Advanced Micro Devices, Inc. Oxide removal method for improvement of subsequently grown oxides for a twin-tub CMOS process
KR100331127B1 (ko) * 1994-02-15 2002-10-18 내셔널 세미콘덕터 코포레이션 표준cmos공정용고전압cmos트랜지스터
US5413944A (en) * 1994-05-06 1995-05-09 United Microelectronics Corporation Twin tub CMOS process
JPH0897163A (ja) 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US5792680A (en) * 1996-11-25 1998-08-11 Vanguard International Semiconductor Corporation Method of forming a low cost DRAM cell with self aligned twin tub CMOS devices and a pillar shaped capacitor
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6054344A (en) * 1998-10-30 2000-04-25 Taiwan Semiconductor Manufacturing Company OTP (open trigger path) latchup scheme using buried-diode for sub-quarter micron transistors

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3912559A (en) * 1971-11-25 1975-10-14 Suwa Seikosha Kk Complementary MIS-type semiconductor devices and methods for manufacturing same
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
JPS5333074A (en) * 1976-09-08 1978-03-28 Sanyo Electric Co Ltd Production of complementary type insulated gate field effect semiconductor device
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
JPS5543850A (en) * 1978-09-25 1980-03-27 Hitachi Ltd Manufacture of complementary mos semiconductor device
JPS56118366A (en) * 1980-02-22 1981-09-17 Hitachi Ltd Preparation of semiconductor device
JPS56124270A (en) * 1980-03-05 1981-09-29 Hitachi Ltd Manufacture of semiconductor device
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
JPS5810868A (ja) * 1981-07-13 1983-01-21 Sanyo Electric Co Ltd 相補型絶縁ゲ−ト型電界効果半導体装置の製造方法
DE3133468A1 (de) * 1981-08-25 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
JPS5843561A (ja) * 1981-09-09 1983-03-14 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
DE3149185A1 (de) * 1981-12-11 1983-06-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices

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