DE4101130A1 - Mos-feldeffekttransistor und verfahren zu dessen herstellung - Google Patents

Mos-feldeffekttransistor und verfahren zu dessen herstellung

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Description

Die vorliegende Erfindung bezieht sich allgemein auf Metall- Oxid-Halbleiter-(MOS)-Feldeffekttransistoren und spezieller auf einen verbesserten MOS-Feldeffekttransistor, bei dem im Halbleitersubstrat keine Verwindung existiert, und weiter­ hin auf ein Verfahren zur Herstellung eines solchen MOS-Feld­ effekttransistors.
MOS-Feldeffekttransistoren (im folgenden bezeichnet als MOSFETs) sind Bauelemente, bei denen der Fluß einer großen Zahl von Ladungsträgern durch eine an ein Gate angelegte Spannung auf eine Weise geregelt wird, wie der Fluß von Wasser in einem Wasserrohr durch Öffnen/Schließen eines Ventils.
Fig. 11 ist die Querschnittsdarstellung der Grundstruktur eines herkömmlichen MOSFET. Wie in Fig. 11 gezeigt, ist ein Halbleitersubstrat 1 mit einem Gate 2 versehen. In der Haupt­ fläche des Halbleitersubstrates 1 sind auf den einander gegenüberliegenden Seiten des Gates 2 ein Source 3 und ein Drain 4 ausgebildet. Durch Anlegen einer Spannung an das Gate 2 wird direkt unterhalb des Gates 2 ein Kanalbereich 5 invertiert und damit ein Leitungsweg zwischen Source 3 und Drain 4 geschaffen. Wenn in einem MOSFET der oben be­ schriebenen Struktur die Kanallänge klein ist, erstreckt sich eine Verarmungsschicht 6 in der Nähe des Drain 4 über den Sourcebereich 3, so daß der Stromfluß nicht durch die am Gate 2 anliegende Spannung gesteuert wird. Diese Erschei­ nung wird als Durchbruch des MOSFET bezeichnet. In Fig. 11 bezeichnet die Bezugsziffer 7 die Grenzlinie der Verarmungs­ schicht.
Um diesen Durchbruch zu vermeiden, wurden Halbleitereinrich­ tungen vorgeschlagen, wobei MOSFETs in Wannen ausgebildet sind. Fig. 12A ist die Querschnittsdarstellung einer herkömm­ lichen Halbleitereinrichtung, in der ein MOSFET mit vergra­ benem Kanal in einer im Halbleitersubstrat ausgebildeten Wanne gebildet ist. Fig. 13 ist die Draufsicht der in Fig. 12A gezeigten Halbleitereinrichtung. Wie in diesen Figuren gezeigt, ist in der Hauptfläche eines p⁻-Halbleitersubstrates 1 eine "Wanne" genannte Verunreinigungsdiffusionsschicht 8 vom n-Typ ausgebildet. Die Definition von p-Typ und n-Typ wird später gegeben. In einem Oberflächenbereich der Verun­ reinigungsdiffusionsschicht 8 ist zur Einstellung der Schwellspannung eine Verunreinigungsschicht 9 vorgesehen. Auf dem Halbleitersubstrat 1 ist ein mit n-Ionen implantier­ tes Gate 2 angeordnet. In der Verunreinigungsdiffusions­ schicht 8 sind auf einander gegenüberliegenden Seiten des Gates 2 durch Diffusion von Verunreinigungen vom p-Typ eine Source 3 und ein Drain 4 ausgebildet. Eine in der Hauptober­ fläche des Halbleitersubstrates 1 erzeugte Feldoxidschicht 10 dient der Isolation des Bauelementbereiches 11 von anderen Bauelementbereichen. In einem auf diese Weise aufgebauten herkömmlichen MOSFET hat infolge der Ausbildung der Source 3 und des Drain 4 in der Wanne mit entgegengesetztem Leit­ fähigkeitstyp (Verunreinigungsdiffusionsschicht 8 vom n-Typ) auch eine kürzere Kanallänge keine Ausdehnung der Verarmungs­ schicht in der Nachbarschaft des Drain 4 über den Source­ bereich 3 zur Folge, was zu einem effektiven Schutz vor Durchbrüchen führt.
Eine kurze Beschreibung wird anhand des MOSFET mit vergrabe­ nem Kanal nach Fig. 12A gegeben.
Fig. 12B ist eine graphische Darstellung, die die Ortsab­ hängigkeit der Ionenzahl in der Hauptfläche des Halbleiter­ substrates in Richtung der Kanallänge darstellt. Die Y-Achse bezeichnet die im folgenden zu definierende Ionenzahl, und die X-Achse den Ort in Richtung der Kanallänge.
N = nN-nP,
P = nP-nN.
In diesen Ausdrücken bezeichnen nN und nP die Anzahl von Atomen vom n-Typ bzw. vom p-Typ. Wenn in einem bestimmten Gebiet nN-nP < 0, dann ist N < 0. Dieses Gebiet ist aus metallurgischer Sicht ein Verunreinigungsgebiet vom n-Typ. Wenn in einem Gebiet nP-nN < 0, dann ist P < 0. Dieses Gebiet ist aus metallurgischer Sicht ein Verunreinigungs­ gebiet vom p-Typ.
Unter Bezugnahme auf Fig. 12A und 12B ist ein Bereich direkt unterhalb des Gates 2, d. h. ein Kanalbereich, metallurgisch vom p⁻-Typ. Damit scheinen auf den ersten Blick Source 3 und Drain 4 auch dann leitfähig miteinander verbunden, wenn an das Gate 2 keine Spannung angelegt ist. Gate 2 ist jedoch mit Verunreinigungen vom n-Typ implantiert, und deren elek­ trisches Feld bewirkt, daß das Potential des Kanalbereiches vom n-Typ ist, wie Fig. 12C zeigt. Genauer gesagt, durch ein auf das Halbleitersubstrat 1 aufgebrachtes Gate 2 vom n-Typ sind der Sourcebereich 3 und der Drainbereich 4 elek­ trisch voneinander isoliert. Das Anlegen einer positiven Spannung an Gate 2 erzeugt im Kanalbereich ein Potential vom p-Typ und schafft eine leitfähige Verbindung zwischen dem Sourcebereich 3 und dem Drainbereich 4.
Im folgenden wird unter Bezugnahme auf die Fig. 14A bis 14E ein Verfahren zur Herstellung eines herkömmlichen MOSFET nach Fig. 12A beschrieben.
Wie in Fig. 14A gezeigt, werden in die gesamte Oberfläche eines Halbleitersubstrates 1 vom p-Typ (Bor, 1×1015 cm-3) Verunreinigungsionen vom n-Typ (Phosphor) 12 implantiert. Das implantierte Substrat wird dann für 10 Stunden einer thermi­ schen Diffusion bei 1000°C ausgesetzt, wodurch eine Verun­ reinigungsdiffusionsschicht 8 vom n-Typ (Phosphor, 1×1016 cm-3) in der Hauptfläche des Halbleitersubstrates 1 erzeugt wird, die als Wanne bezeichnet wird.
Danach werden in die gesamte Oberfläche der Verunreinigungs­ diffusionsschicht 8 Verunreinigungsionen 13 vom p-Typ (Bor) implantiert, um in der Oberfläche der Verunreinigungsdiffu­ sionsschicht 8 eine Verunreinigungsschicht 9 zur Einstellung der Schwellspannung (Bor, 1×1017 cm-3) zu erzeugen. Das ist in Fig. 14B gezeigt.
Wie in Fig. 14C gezeigt, wird das Halbleitersubstrat 1 einem thermischen Oxidationsprozeß unterzogen, wodurch auf der Oberfläche des Halbleitersubstrates 1 ein Gateoxidfilm 14 erzeugt wird. Danach wird auf den Gateoxidfilm 14 ein Elek­ trodenmaterial abgeschieden, das Verunreinigungsionen vom n-Typ enthält (nicht gezeigt) und dann in einer vorgegebenen Form strukturiert, wodurch ein Gate 2 vom n-Typ erzeugt wird.
Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 einschließlich des Gates 2 eine Oxidschicht (nicht gezeigt) abgeschieden und anschließend einem anisotropen Ätzen unter­ zogen, wodurch - wie in Fig. 14D gezeigt - Seitenwandbedek­ kungen 15 der Seitenwände des Gates 2 erzeugt werden.
Wie in Fig. 14E gezeigt, werden unter Verwendung des Gates 2 und der Seitenwandbedeckungen 15 als Masken Verunreinigungs­ ionen 16 vom p-Typ (Bor) in die Oberfläche des Halbleitersub­ strates 1 implantiert und damit in der Oberfläche der Verun­ reinigungsdiffusionsschicht 8 ein Sourcebereich 3 (Bor, 1×1020 cm-3) und ein Drainbereich 4 (Bor, 1×1020 cm-3) erzeugt.
Dann wird auf der gesamten Oberfläche des Halbleitersubstrate 1 einschließlich des Gates 2 ein Zwischenschichtisolierfilm (nicht gezeigt) ausgebildet. Danach wird in diesem Zwischen­ schichtisolierfilm ein Kontaktloch und danach eine Aluminium­ verbindung ausgebildet, wodurch ein MOSFET gebildet wird.
Wie in Fig. 12A und 14A gezeigt, muß die oben beschriebene herkömmliche MOSFET-Struktur einer Wärmebehandlung bei einer hohen Temperatur von 1000°C ausgesetzt werden, um eine Verunreinigungsdiffusionsschicht 8 vom n-Typ als Wanne zu erzeugen. Diese Hochtemperatur-Wärmebehandlung erzeugt in­ folge der thermischen Spannungen Spannungen im Halbleitersub­ strat 1, die auch nach dem Rückgang der Temperatur auf Umge­ bungstemperatur als Restspannungen im Substrat verbleiben. Die Restspannungen verursachen eine Verwindung des Halblei­ tersubstrates 1. Die Neigung des Halbleitersubstrates zur Verwindung infolge der Restspannungen wächst mit wachsendem Durchmesser des Halbleitersubstrates. Die Verwindung des Halbleitersubstrates führt zu Ungleichheiten und Instabili­ täten im Prozeß zwischen dem Zentralbereich und Randbereichen des Halbleitersubstrates. Infolgedessen gibt es Unterschiede in den Bauelementcharakteristiken zwischen dem Zentralbereich und den Randbereichen des Halbleitersubstrates, die zu einer nachteiligen Verringerung der Ausbeute an Bauelementen füh­ ren.
Es ist Aufgabe der vorliegenden Erfindung, einen verbesserten MOSFET bereitzustellen, der sich durch einen oder mehrere der folgenden Vorteile von bekannten MOSFETs unterscheidet:
  • - hohe Durchbruchsfestigkeit,
  • - Freiheit von mechanischen Spannungen,
  • - niedrige Schwellspannung,
  • - kurze Schaltzeit, sowie ein Verfahren zu dessen Herstellung anzugeben, das
  • - keine Hochtemperatur-Wärmebehandlung erfordert,
  • - die Verarbeitung größerer Scheibendurchmesser gestattet,
  • - Unterschiede in den Bauelementcharakteristiken der im Zentrum und den Randbereichen des Substrats liegenden Bau­ elemente weitgehend verhindert,
  • - MOSFETs mit kürzerer Schaltzeit liefert.
Ein MOSFET entsprechend der vorliegenden Erfindung ist eine Einrichtung zur Steuerung des Ladungsträgerflusses zwischen einem Source-/Drain-Bereich zu einem anderen Source-/Drain- Bereich durch Anlegen einer Spannung an ein Gate. Dieser Feldeffekttransistor beinhaltet ein Halbleitersubstrat mit einer Hauptfläche und einen Transistor zur Steuerung des Ladungsträgerflusses. Der Transistor enthält ein Gate auf der Halbleiteroberfläche, einen Source-/Drain-Bereich und einen anderen Source-/Drain-Bereich, die beide einen ersten Leitfähigkeitstyp haben. Der Feldeffekttransistor enthält weiter eine erste Wanne und eine zweite Wanne, die beide einen zweiten Leitfähigkeitstyp haben, die in einem Abstand voneinander auf einander gegenüberliegenden Seiten des Gates in der Hauptfläche des Halbleitersubstrates ausgebildet sind. Die erste Wanne ist gebildet, um einen Source-/Drain-Bereich aufzunehmen, die zweite Wanne ist ausgebildet, um den anderen Source-/Drain-Bereich aufzunehmen.
Unter einem zweiten Gesichtspunkt der vorliegenden Erfindung enthält ein MOSFET ein Halbleitersubstrat mit einer Hauptflä­ che. Auf der Hauptfläche ist ein Gate vom n-Typ ausgebildet. Auf einander gegenüberliegenden Seiten des Gates ist in der Hauptfläche des Substrates ein Paar von Source-/Drain-Berei­ chen vom p-Typ ausgebildet. Direkt unterhalb des Gates ist in der Hauptfläche des Halbleitersubstrates ein Kanalbereich ausgebildet. Der Kanalbereich ist in einen Zentralbereich und ein Paar von Endbereichen aufgeteilt, zwischen denen der Zentralbereich liegt. Der Leitfähigkeitstyp des Zentral­ bereiches tendiert mehr zum p-Typ als der der Endbereiche.
Entsprechend einem dritten Gesichtspunkt der vorliegenden Erfindung ist ein Herstellungsverfahren darauf gerichtet, einen MOSFET mit einem Gate, einem Source-/Drain-Bereich und einem anderen Source-/Drain-Bereich herzustellen. Aus­ gangspunkt des Verfahrens ist ein Halbleitersubstrat mit einer Hauptfläche. Dann wird auf der Hauptfläche des Halblei­ tersubstrates ein Gate ausgebildet. Danach werden unter Nut­ zung des Gates als Maske Verunreinigungsionen des zweiten Leitfähigkeitstypes in die Hauptfläche des Halbleitersubstra­ tes implantiert, wodurch in der Hauptfläche des Halbleiter­ substrates auf einander gegenüberliegenden Seiten des Gates eine erste und eine zweite Wanne vom zweiten Leitfähigkeits­ typ ausgebildet werden. Die Implantation kann durch ein Rota­ tionsimplantationsverfahren durchgeführt werden. Die erste Wanne ist so klein, daß sie nur einem Source-/Drain-Bereich Platz bietet. Die zweite Wanne ist so klein, daß sie nur dem zweiten Source-/Drain-Bereich Platz bietet. Danach werden unter Nutzung des Gates als Maske Verunreinigungsionen des ersten Leitfähigkeitstyps in die Hauptfläche des Halbleiter­ substrates implantiert, wodurch in der ersten und der zweiten Wanne der erste und der zweite Source-/Drain-Bereich erzeugt werden.
Entsprechend einer bevorzugten Ausführungsform des Herstel­ lungsverfahrens für einen MOSFET entsprechend dem dritten Gesichtspunkt der vorliegenden Erfindung beinhaltet das er­ wähnte Rotationsimplantationsverfahren die Schritte: Erzeugen eines Verunreinigungsionenstrahles, Positionierung des Halb­ leitersubstrates derart, daß es nicht im rechten Winkel zum Ionenstrahl steht, und Drehen des Halbleitersubstrates.
Ein Verfahren entsprechend einem vierten Gesichtspunkt der vorliegenden Erfindung ist darauf gerichtet, einen MOSFET mit einem Gate, einem Source-/Drain-Bereich und einem wei­ teren Source-/Drain-Berein herzustellen. Zuerst wird ein Halbleitersubstrat eines ersten Leitfähigkeitstypes mit einer Hauptoberfläche vorbereitet. Dann werden in die Hauptfläche des Halbleitersubstrates Verunreinigungsionen eines zweiten Leitfähigkeitstypes mit einer Energie implantiert, die ein Verunreinigungsprofil mit einer Maximalkonzentration in einem Bereich mit einem gewissen Abstand zur Hauptfläche liefert, wodurch eine Verunreinigungsschicht eines zweiten Leitfähig­ keitstypes im Halbleitersubstrat gebildet wird. Dann wird auf der Hauptfläche des Substrates das Gate gebildet. Danach werden unter Verwendung des Gates als Maske Verunreinigungs­ ionen des zweiten Leitfähigkeitstypes in die Hauptfläche des Halbleitersubstrates mittels eines Rotationsimplanta­ tionsverfahrens implantiert, wodurch eine erste und eine zweite Wanne ausgehend von der Hauptfläche des Substrates in der Verunreinigungsschicht des zweiten Leitfähigkeitstypes gebildet werden. Die erste Wanne ist so klein, daß gerade ein Source-/Drain-Bereich untergebracht wird. Die zweite Wanne ist so klein, daß der andere Source-/Drain-Bereich untergebracht wird. Danach werden Verunreinigungsionen des ersten Leitfähigkeitstypes in die Hauptfläche des Halbleiter­ substrates unter Verwendung des Gates als Maske implantiert, wodurch in der ersten bzw. zweiten Wanne der eine bzw. der andere Source-/Drain-Bereich gebildet werden.
Entsprechend einer bevorzugten Ausführungsform des Verfahrens nach dem vierten Gesichtspunkt der vorliegenden Erfindung werden die Verunreinigungsionen des ersten Leitfähigkeits­ types vor der Ausbildung der Verunreinigungsschicht des zwei­ ten Leitfähigkeitstypes im Halbleitersubstrat in die Haupt­ fläche des Halbleitersubstrates implantiert.
Entsprechend dem MOSFET nach dem ersten Gesichtspunkt der vorliegenden Erfindung wird, da die Wannen zur Verhinderung des Durchbruchs klein genug sind, um nur einen Source-/Drain- Bereich aufzunehmen, die Hochtemperatur-Wärmebehandlung, die herkömmlicherweise erforderlich war, um große Wannen zu erhalten, überflüssig. Daher hat der erhaltene MOSFET keine infolge der thermischen Spannungen zurückbleibende Verwindung. Infolgedessen wird der MOSFET hochgradig zuver­ lässig.
Da in dem MOSFET entsprechend dem zweiten Gesichtspunkt der vorliegenden Erfindung der Leitfähigkeitstyp des zentralen Teiles des Kanalbereiches von ausgeprägterem p-Typ als die Endabschnitte ist, wird die Operationsgeschwindigkeit im zentralen Teil des Kanalbereiches partiell gesteigert, was zu einer Zunahme der Operationsgeschwindigkeit des Transi­ stors insgesamt führt.
Entsprechend dem Herstellungsverfahren des Feldeffekttransi­ stors nach dem dritten Gesichtspunkt der vorliegenden Erfin­ dung wird die Hochtemperatur-Wärmebehandlung, die herkömm­ licherweise erforderlich ist, um große Wannen zu erhalten, dadurch überflüssig, daß die zur Verhinderung des Durchbruchs auszubildenden Wannen klein genug sind, daß sie gerade den Source-/Drain-Bereich aufnehmen. Das ermöglicht es, das Ent­ stehen von Verwindungen im Halbleitersubstrat zu verhindern, und damit auch die Vermeidung von Unterschieden in den Bau­ elementcharakteristiken zwischen dem zentralen Teil und den Randbereichen des Halbleitersubstrates zu bewirken. Dies führt zu einer Erhöhung der Bauelementausbeute.
Entsprechend dem Herstellungsverfahren des MOSFET nach dem vierten Gesichtspunkt der vorliegenden Erfindung werden die Verunreinigungsionen des zweiten Leitfähigkeitstypes in die Hauptfläche des Halbleitersubstrates vom ersten Leitfähig­ keitstyp mit einer Energie implantiert, die ein Verunreini­ gungsprofil mit einer Maximalkonzentration in einem Bereich mit einiger Tiefe unterhalb der Hauptfläche liefert, womit die Verunreinigungsschicht des zweiten Leitfähigkeitstypes im Halbleitersubstrat gebildet wird. Dementsprechend sind die Verunreinigungen des ersten Leitfähigkeitstypes, die als Verunreinigungen zur Festlegung des Schwellspannungswertes dienen, in der Hauptfläche des Halbleitersubstrates verblie­ ben. Damit wird der Schritt der Implantation von Verunreini­ gungsionen zur Festlegung des Schwellspannungswertes über­ flüssig, womit sich der gesamte Prozeß vereinfacht.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1A eine Querschnittsdarstellung eines MOSFET entsprechend einer Ausführungsform der vor­ liegenden Erfindung;
Fig. 1B ein Diagramm, das die Verteilung der Ionen­ zahl zeigt, aufgetragen über dem Abstand in Richtung der Kanallänge;
Fig. 1C ein Diagramm, das die Verteilung des Poten­ tials, aufgetragen über dem Abstand in Rich­ tung der Kanallänge, zeigt;
Fig. 2 die Draufsicht des MOSFETs von Fig. 1A;
Fig. 3A-3D Querschnittsdarstellungen, die die Schritte zur Herstellung des MOSFET von Fig. 1A zei­ gen;
Fig. 4A ein Diagramm, das das Verunreinigungsprofil zeigt, das nach der Ionenimplantation in Fig. 3A erhalten wird;
Fig. 4B ein Diagramm, das das Verunreinigungsprofil zeigt, das nach der Ionenimplantation in Fig. 10B erhalten wird;
Fig. 5 eine schematische Darstellung des Verfahrens der Rotationsionenimplantation;
Fig. 6A-6D Querschnittsdarstellungen, die die Verfah­ rensschritte eines anderen Herstellungsver­ fahrens des in Fig. 1A gezeigten MOSFETs darstellen;
Fig. 7 eine Querschnittsdarstellung eines MOSFET vom LDD-Typ entsprechend einer anderen Aus­ führungsform der vorliegenden Erfindung;
Fig. 8A-8E Querschnittsdarstellungen der Herstellungs­ schritte des in Fig. 7 gezeigten MOSFET vom LDD-Typ;
Fig. 9A eine Querschnittsdarstellung eines MOSFET entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung;
Fig. 9B ein Diagramm, das die Verteilung der Ionen­ zahl, aufgetragen über dem Abstand in Rich­ tung der Kanallänge, zeigt;
Fig. 9C ein Diagramm, das die Potentialverteilung, aufgetragen über dem Abstand in Richtung der Kanallänge, zeigt;
Fig. 10A-10E Querschnittsdarstellungen der Herstellungs­ schritte des in Fig. 9A gezeigten MOSFET;
Fig. 11 ein Diagramm zur Erklärung des Durchbruchs in einem MOSFET;
Fig. 12A eine Querschnittsdarstellung eines herkömm­ lichen MOSFET;
Fig. 12B ein Diagramm, das die Verteilung der Ionen­ zahl, aufgetragen über dem Abstand in Rich­ tung der Kanallänge, zeigt;
Fig. 12C ein Diagramm, das die Potentialverteilung, aufgetragen über dem Abstand in Richtung der Kanallänge, zeigt;
Fig. 13 die Draufsicht eines MOSFET nach Fig. 12A und
Fig. 14A-14E Querschnittsdarstellungen, die die Verfah­ rensschritte eines herkömmlichen Herstel­ lungsverfahrens eines herkömmlichen MOSFET nach Fig. 12A zeigen.
Im folgenden werden die Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 1A ist die Querschnittsdarstellung eines MOSFET mit vergrabenem Kanal entsprechend einer Ausführungsform der vorliegenden Erfindung, und Fig. 2 ist eine Draufsicht davon. Fig. 1B ist eine Zeichnung der Ionenzahlverteilung in der Hauptfläche eines Halbleitersubstrates, aufgetragen über dem Abstand in Richtung der Kanallänge. Fig. 1C ist eine Zeichnung der Potentialverteilung in der Hauptfläche des Substrates, aufgetragen über dem Abstand in Richtung der Kanallänge. Die Definition der Ionenzahlen N, P wurde bereits oben gegeben.
Wie in den Figuren gezeigt, ist ein p⁻-Halbleitersubstrat 1 über einem dazwischengelegten Gateoxidfilm 14 mit einem Gate 2 versehen. Das Gate 2 ist mit Verunreinigungsionen vom n-Typ implantiert. In der Hauptfläche des Halbleitersub­ strates 1 sind auf einander gegenüberliegenden Seiten des Gates 2 eine erste Wanne 17 und eine zweite Wanne 18 als Verunreinigungsbereiche vom n-Typ ausgebildet. Ein Teil 17a der ersten Wanne 17 überlappt sich mit dem Gate 2, während ein Teil 18a der zweiten Wanne 18 sich mit dem Gate 2 über­ lappt.
Ein Sourcebereich 3, der von einer Verunreinigungsschicht vom p-Typ gebildet wird, wird in der ersten Wanne 17 in der Hauptfläche des Halbleitersubstrates 1 gebildet. Ein Drain­ bereich 4, der durch eine Diffusionsschicht vom p-Typ ge­ bildet wird, ist in der zweiten Wanne 18 in der Hauptfläche des Halbleitersubstrates 1 gebildet. Unter der ersten und zweiten Wanne 17 und 18 ist im Halbleitersubstrat 1 eine Verunreinigungsdiffusionsschicht 19 vom n-Typ gebildet. In einen Bereich direkt unterhalb des Gates 2, d. h. in den zwi­ schen der ersten Wanne 17 und der zweiten Wanne 18 gelegenen Bereich 20 werden p⁻-Verunreinigungsionen eingeführt. Eine Feldoxidschicht 10 in der Hauptoberfläche des Halbleitersub­ strates 1 dient zur Isolierung des Bauelementbereiches 11 gegenüber anderen Bauelementbereichen.
Im folgenden wird die Arbeitsweise dieser Ausführungsform beschrieben.
Wie in Fig. 1A und 1B gezeigt, sind die Überlappungsbereiche 17a und 18a n⁻-Verunreinigungsbereiche, und Bereich 20 zwi­ schen der ersten Wanne 17 und der zweiten Wanne 18 ist ein p⁻-Verunreinigungsbereich aus metallurgischer Sicht. Das Gate 2 ist jedoch mit Verunreinigungsionen vom n-Typ implan­ tiert, und damit bewirkt das elektrische Feld des Gates, daß die Überlappungsbereiche 17a und 18a vom n-Potentialtyp sind, und bewirkt damit - wie in Fig. 1C gezeigt - daß der Bereich 20 leicht zum n-Typ neigt. Entsprechend Fig. 1A und 1C sind also der Sourcebereich 3 und der Drainbereich 4 mit einem auf dem Halbleitersubstrat 1 angebrachten Gate 2 von­ einander elektrisch isoliert. Wenn an das Gate 2 eine Span­ nung angelegt wird, wird das Potential des Kanalbereiches (17a, 20, 18a) zum p-Typ umgekehrt, womit Source 3 und Drain 4 miteinander leitend verbunden werden.
In einem in der beschriebenen Weise aufgebauten MOSFET dehnt sich, da Source 3 und Drain 4 in der ersten bzw. zweiten Wanne 17 und 18 ausgebildet sind, eine Verarmungsschicht in der Nähe von Drain 4 nicht über den Sourcebereich 3 aus, was zu einem effektiven Schutz vor Durchbruch führt. Da die zum Schutz vor Durchbrüchen ausgebildete erste und zweite Wanne 17 und 18 so klein sind, daß die Source-/Drain-Bereiche 3 und 4 gerade untergebracht werden, wird die üblicherweise zur Ausbildung großer Wannen erforderliche Hochtemperatur- Wärmebehandlung überflüssig. Damit gibt es im erzeugten MOSFET keine Verwindungen infolge thermischer Spannungen mehr. Infolgedessen ist der MOSFET hochgradig zuverlässig. Die Verunreinigungsionen vom p-Typ, die in den zentralen Teil (20) des Kanals eingebracht werden, bewirken eine im Zentralteil teilweise erhöhte Operationsgeschwindigkeit und ermöglichen ein Absenken der Schwellspannung VTH und damit einer Verringerung der Schaltzeit des Transistors. Die im Halbleitersubstrat 1 vorhandene Verunreinigungsdiffusions­ schicht 19 vom n-Typ bewirkt, daß vom Gebiet 20 unter dem Gate zum unteren Teil des Halbleitersubstrates 1 vom p-Typ auch dann keine Leckströme fließen, wenn Source- und Drain- Bereich 3 und 4 leitend miteinander verbunden sind.
Im folgenden wird mit Bezugnahme auf die Fig. 3A bis 3D eine Beschreibung eines Herstellungsverfahrens für den in Fig. 1A gezeigten MOSFET gegeben.
Wie in Fig. 3A gezeigt, werden in die Oberfläche des p⁻-Halb­ leitersubstrates 1 (Bor, 1×1015 cm-3) Verunreinigungsionen 12 (Phosphor) mit einer Energie von 400-500 keV implan­ tiert. Danach wird für 30-60 Minuten eine Wärmebehandlung bei einer Temperatur von 900°C durchgeführt. Dies führt - wie Fig. 3A und 4A zeigen - zur Ausbildung einer Verunrei­ nigungsschicht 19 vom n-Typ (Phosphor, 1×1017 cm-3) im Halbleitersubstrat 1 mit einem Verunreinigungsprofil mit einer Maximalkonzentration in einem unterhalb der Hauptfläche des Substrates gelegenen Bereich. In diesem Fall verbleibt in der Hauptfläche des Halbleitersubstrates 1 eine Verunrei­ nigungsschicht 21 vom p-Typ mit der gleichen Verunreinigungs­ konzentration (Bor, 1×1015 cm-3) wie das Halbleitersubstrat 1.
Wie in Fig. 3B gezeigt, wird dann auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 ausgebildet. Danach wird mittels eines CVD-Verfahrens unter Verwendung von Phosphin und Silangas auf dem Gateoxidfilm 14 eine Polysiliziumschicht vom n-Typ abgeschieden. Nachfolgendes Strukturieren dieser Polysili­ ziumschicht vom n-Typ in eine vorgegebene Form führt zur Ausbildung des Gates 2. Dann werden unter Verwendung des Gates 2 als Maske Verunreinigungsionen 22 vom n-Typ (Phosphor) unter Verwendung eines schiefen Rotationsionenimplanta­ tionsverfahrens in die Hauptfläche des Substrates implan­ tiert. Die Implantationsenergie ist diesmal 120-180 keV. Dies führt zur Ausbildung einer ersten und einer zweiten kleinen Wanne 17 und 18 vom n-Typ (Phosphor, 1×1017 cm-3), die sich von der Hauptfläche des Substrates in die Verunrei­ nigungsschicht 19 vom n-Typ hinein erstrecken.
Das schiefe Rotationsionenimplatationsverfahren wird in Fig. 5 ge­ zeigt. Insbesondere wird das Halbleitersubstrat 1 so ange­ ordnet, daß es mit dem Verunreinigungsionenstrahl 23 keinen rechten Winkel einschließt. Dann wird unter Drehung des Halbleitersubstrates 1 der Verunreinigungsionenstrahl 23 auf die Oberfläche des Halbleitersubstrates 1 gerichtet. Vorzugsweise wird ein Neigungswinkel R im Bereich von 15-60° gewählt.
Dann wird, wie in Fig. 3C gezeigt, auf die gesamte Oberfläche des Halbleitersubstrates 1 einschließlich des Gates 2 eine Oxidschicht abgeschieden. Danach werden durch Rückätzen die­ ser Oxidschicht mittels anisotropen Ätzens Seitenwandbedec­ kungen 24 auf den Seitenwänden des Gates 2 gebildet.
Wie in Fig. 3D gezeigt, werden in die gesamte Oberfläche des Halbleitersubstrates 1 Verunreinigungsionen 25 vom p-Typ (Bor) implantiert, wodurch Source-Bereiche 3 vom p-Typ (Bor, 1×1020 cm-3) und Drain-Bereiche 4 vom p-Typ (Bor, 1×1020 cm-3) in der ersten bzw. zweiten Wanne 17 und 18 gebildet werden.
Danach wird auf der gesamten Oberfläche des Halbleitersub­ strates 1 ein nicht gezeigter Zwischenschichtisolierfilm gebildet. Danach werden zur Ausbildung des in Fig. 1 gezeig­ ten MOSFET in diesem Zwischenschichtisolierfilm ein Kontakt­ loch und dann eine Aluminiumverbindung gebildet.
Nach diesem Verfahren ist, da die erste und zweite Wanne 17 und 18 so klein sind, daß sie gerade die Source- und Drain-Bereiche 3 und 4 enthalten, der zur Ausbildung großer Wannen erforderliche Hochtemperatur-Wärmebehandlungsschritt nicht mehr erforderlich. Das macht es möglich, die Erzeugung von Verwindungen im Halbleitersubstrat 1 und damit die Ursache von Unterschieden in den Bauelementcharakteristiken zwischen dem Zentralbereich und den Randbereichen des Halb­ leitersubstrates 1 zu vermeiden. Dies führt zu einer Verbes­ serung der Bauelementausbeute. Da nach diesem Verfahren im Halbleiter keine Verwindungen vorkommen, kann der Wafer einen größeren Durchmesser erhalten.
Fig. 6A-6D sind Querschnittsdarstellungen, die die Ver­ fahrensschritte eines anderen Herstellungsverfahrens des in Fig. 1A gezeigten MOSFETs zeigen.
Wie in Fig. 6A gezeigt, werden in die Oberfläche des p⁻-Halb­ leitersubstrates 1 (Bor, 1×1015 cm-3) Verunreinigungsionen 12 vom n-Typ (Phosphor) mit einer Energie von 400-500 keV implantiert. Danach wird für 30-60 Minuten eine Wärmebe­ handlung bei einer Temperatur von 900°C durchgeführt. Diese Wärmebehandlung führt - wie in Fig. 6A und 4A gezeigt - zur Ausbildung einer Verunreinigungsschicht 19 vom n-Typ (Phos­ phor, 1×1017 cm-3) im Halbleitersubstrat 1 mit einem Ver­ unreinigungsprofil mit einer Maximalkonzentration in einem Bereich etwas unterhalb der Hauptfläche. In diesem Fall ver­ bleibt in der Hauptfläche eine Verunreinigungsschicht 21 vom p-Typ, die die gleiche Verunreinigungskonzentration (Bor, 1×1015 cm-3) wie das Halbleitersubstrat 1 hat.
Wie in Fig. 6B gezeigt, wird dann auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 gebildet. Danach wird mittels eines CVD-Verfahrens unter Verwendung vom Phosphin und Silangas auf dem Gateoxidfilm 14 eine Polysiliziumschicht vom n-Typ abgeschieden. Nachfolgendes Strukturieren der Polysilizium­ schicht vom n-Typ in vorgegebener Form führt zur Bildung des Gates 2. Dann wird auf der gesamten Oberfläche des Halb­ leitersubstrates 1 einschließlich des Gates 2 eine Oxid­ schicht abgeschieden. Danach werden auf den Seitenwänden des Gates 2 durch Rückätzen der Oxidschicht mittels aniso­ tropen Ätzens Seitenwandbedeckungen 24 ausgebildet.
Wie in Fig. 6C gezeigt, werden dann mittels eines Rotations­ ionenimplantationsverfahrens unter Verwendung des Gates 2 und der Seitenwandbedeckungen 24 als Maske Verunreinigungs­ ionen vom n-Typ 22 (Phosphor) in die Hauptfläche des Halblei­ tersubstrates 1 implantiert. Die Implantationsenergie sollte größer als die Implantationsenergie in dem in Fig. 3B ge­ zeigten Schritt sein. Damit werden eine erste und eine zweite kleine Wanne 17 und 18 vom n-Typ (Phosphor, 1×1017 cm-3) gebildet, die sich von der Hauptfläche des Halbleitersubstra­ tes 1 in die Verunreinigungsschicht 19 vom n-Typ erstrecken. Da die Verunreinigungsionen zur Herstellung der Wannen nach der Bildung der Seitenwandbedeckungen 24 implantiert werden, können eine tiefe erste und zweite Wanne 17 und 18 gebildet werden.
Entsprechend Fig. 6D werden als nächstes Verunreinigungsionen 25 vom p-Typ (z. B. Bor) in die gesamte Oberfläche des Halb­ leitersubstrates 1 implantiert, wodurch ein Sourcebereich 3 vom p-Typ (Bor, 1×1020 cm-3) und ein Drainbereich 4 vom p-Typ (Bor, 1×1020 cm-3) in der ersten bzw. zweiten Wanne 17 bzw. 18 gebildet werden.
Dann wird auf der gesamten Oberfläche des Halbleitersubstra­ tes 1 ein nicht gezeigter Zwischenschichtisolierfilm ge­ bildet, und in diesem Zwischenschichtisolierfilm wird ein Kontaktloch ausgebildet. Mit einer danach ausgebildeten Alu­ miniumverbindung wird der in Fig. 1 gezeigte MOSFET erhalten.
Fig. 7 ist die Querschnittsdarstellung eines MOSFET mit einer LDD-(Lightly Doped Drain Source)-Struktur entsprechend einer anderen Ausführungsform der vorliegenden Erfindung.
Da die in Fig. 7 gezeigte Ausführungsform die gleiche wie die in Fig. 1A ist, mit Ausnahme der unten beschriebenen Merkmale, sind identische oder einander entsprechende Teile von Fig. 7 mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird nicht wiederholt.
Der in Fig. 7 gezeigte MOSFET unterscheidet sich von dem in Fig. 1A gezeigten darin, daß benachbart zum Sourcebereich 3 in einer ersten kleinen Wanne 17 eine p⁻-Verunreinigungs­ schicht 26 und benachbart zum Drainbereich 4 in einer zweiten kleinen Wanne 18 eine p⁻-Verunreinigungsschicht 27 ausge­ bildet sind. Die p⁻-Verunreinigungsschichten 26 und 27 haben eine p⁻-Konzentration in der Größenordnung von 1018 cm-3 Ein MOSFET vom LDD-Typ hat den Effekt, daß der Widerstand gegenüber heißen Elektronen erhöht wird.
Im folgenden wird die Beschreibung eines Verfahrens zur Her­ stellung des in Fig. 7 gezeigten MOSFET vom LDD-Typ unter Bezugnahme auf Fig. 8A-8E gegeben.
Wie in Fig. 8A gezeigt, werden in die Oberfläche des Halb­ leitersubstrates 1 vom p-Typ (Bor, 1×1015 cm-3) Verunreini­ gungsionen 12 vom n-Typ (Phosphor) mit einer Energie von 400-500 keV implantiert. Danach wird für 30-60 Minuten eine Wärmebehandlung bei einer Temperatur von 900°C durch­ geführt. Diese Wärmebehandlung führt zur Bildung einer Ver­ unreinigungsschicht 19 vom n-Typ (Phosphor, 1×1017 cm-3) im Halbleitersubstrat 1 mit einem Verunreinigungsprofil mit einer Maximalkonzentration in einem von der Hauptfläche des Halbleitersubstrates 1 etwas entfernten Bereich - wie in Fig. 8A und 4A gezeigt. In diesem Fall verbleibt in der Hauptfläche des Halbleitersubstrates 1 eine Verunreinigungs­ schicht 21 vom p-Typ mit der gleichen Verunreinigungskonzen­ tration (Bor, 1×1015 cm-3) wie das Halbleitersubstrat 1.
Wie in Fig. 8B gezeigt, wird dann auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 gebildet. Danach wird durch ein CVD- Verfahren unter Verwendung von Phosphin und Silangas auf dem Gateoxidfilm 14 eine Polysiliziumschicht vom n-Typ ab­ geschieden. Nachfolgendes Strukturieren dieser Polysilizium­ schicht vom n-Typ in eine vorgegebene Form führt zur Aus­ bildung des Gates 2. Dann werden unter Verwendung des Gates 2 als Maske Verunreinigungsionen (Bor) von p⁻-Konzentration in die Oberfläche des Halbleitersubstrates 1 implantiert. Dies führt zur Ausbildung von p⁻-Verunreinigungsschichten 26 und 27 (Bor, 1×1018 cm-3) in der Hauptfläche des Halb­ leitersubstrates 1.
Danach werden entsprechend Fig. 8C unter Verwendung des Gates als Maske Verunreinigungsionen 22 vom n-Typ (Phosphor) mit­ tels des Rotationsionenimplantationsverfahrens in die Haupt­ fläche des Halbleitersubstrates 1 implantiert. Die Implanta­ tionsenergie ist 120-180 keV. Dies führt zur Ausbildung der ersten und zweiten kleinen Wanne 17 und 18 vom n-Typ (Phosphor, 1×1017 cm-3), die sich von der Hauptfläche des Substrates in die Verunreinigungsschicht vom n-Typ erstrek­ ken.
Dann wird - wie in Fig. 8D gezeigt - auf die gesamte Ober­ fläche des Halbleitersubstrates einschließlich des Gates 2 eine Oxidschicht abgeschieden. Rückätzen dieser Oxidschicht durch anisotropes Ätzen bildet danach Seitenwandbedeckungen 24 auf den Seitenwänden des Gates 2.
Entsprechend Fig. 8E werden dann unter Verwendung des Gates 2 und der Seitenwandbedeckungen 24 als Maske Verunreinigungs­ ionen 25 vom p-Typ in die gesamte Oberfläche des Halbleiter­ substrates 1 implantiert. Dies führt zur Ausbildung eines Source-Bereiches 3 (Bor, 1×1020 cm-3) benachbart zur p⁻-Verunreinigungsschicht 26 in der ersten Wanne 17 und eines Drain-Bereiches 4 (Bor, 1×1020 cm-3) benachbart zur p⁻-Verunreinigungsschicht 27 in der zweiten Wanne 18.
Dann wird auf der gesamten Oberfläche des Halbleitersubstra­ tes 1 ein nicht gezeigter Zwischenschichtisolierfilm und in diesem Zwischenschichtisolierfilm anschließend ein Kon­ taktloch gebildet. Die nachfolgende Ausbildung einer Alu­ miniumverbindung ergibt den in Fig. 7 gezeigten MOSFET.
Obgleich in den oben erläuterten Ausführungsformen unter Bezugnahme auf Fig. 1A beispielhaft der Fall dargestellt ist, daß in einem Halbleitersubstrat 1 vom p-Typ eine Ver­ unreinigungsschicht 19 vom n-Typ und dann Wannen 17 und 18 vom n-Typ darin gebildet sind, ist die vorliegende Erfindung darauf nicht beschränkt. Es kann auch ein Halbleitersubstrat vom n-Typ verwendet werden. In diesem Fall besteht keine Notwendigkeit für die Ausbildung einer Verunreinigungsschicht 19 vom n-Typ.
Fig. 9A ist die Querschnittsdarstellung eines MOSFET mit vergrabenem Kanal entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung. Fig. 9B ist ein Diagramm, das die Verteilung der Ionenzahl, aufgetragen über den Abstand in Richtung der Kanallänge, zeigt. Fig. 9C ist ein Diagramm, das die Potentialverteilung, aufgetragen über den Abstand in Richtung der Kanallänge, zeigt.
ln der in Fig. 1A gezeigten Ausführungsform tendiert, mit Bezugnahme auf Fig. 1C, das Potential des Kanalbereiches (insbesondere der Bereiche 17a und 18a) signifikant zum n-Typ, so daß die Schwellspannung VTH einen hohen Wert an­ nimmt und Hochgeschwindigkeits-Arbeitsweise nicht erreicht werden kann. Der in Fig. 9A-9C gezeigte MOSFET ist ein verbesserter MOSFET, in dem die Schwellspannung VTH verrin­ gert werden kann.
Die in Fig. 9A gezeigte Ausführungsform ist dieselbe wie die von Fig. 1A mit Ausnahme der folgenden Merkmale. Die einander entsprechenden Bereiche sind mit den gleichen Be­ zugsziffern bezeichnet, und ihre Beschreibung wird nicht wiederholt.
Entsprechend Fig. 9A und 9B ist der Zentralbereich 20 des Kanalbereiches vom p-Typ, und die Endabschnitte 17a und 18a, die den Zentralbereich 20 einschließen, sind vom p⁻-Typ. Die Definition von n und p wurde oben gegeben. Die in Fig. 9B gezeigte strichpunktierte Kurve ist die in Fig. 1B ge­ zeigte Kurve, die zum Vergleich mit der durchgezogenen Kurve angegeben ist. Mit der angegebenen Struktur wird das n-Typ- Potential des Kanalbereiches verringert, wie in Fig. 9C zu sehen. (Die strichpunktierte Kurve ist die in Fig. 1C ge­ zeigte Kurve, die zum Vergleich mit der durchgezogenen Kurve angegeben wurde.) Im Ergebnis wird die Schwellspannung VTH verringert, und dementsprechend kann der Kanalbereich leich­ ter invertiert werden, was zu einer höheren Operationsge­ schwindigkeit führt.
Im folgenden wird unter Bezugnahme auf die Fig. 10A-10E ein Herstellungsverfahren für den in Fig. 9A gezeigten MOSFET beschrieben.
Entsprechend Fig. 10A wird ein Halbleitersubstrat 1 vom p-Typ präpariert.
Entsprechend Fig. 10B werden in die Hauptfläche des Halb­ leitersubstrates 1 mit einer Energie von 400-500 keV Ver­ unreinigungsionen 12 vom n-Typ (Phosphor) implantiert. Dann wird das Substrat für 30-60 Minuten einer Wärmebehandlung bei einer Temperatur von 900°C unterzogen. Entsprechend Fig. 10B und 4B wird im Halbleitersubstrat 1 eine Verunreini­ gungsschicht 19 vom n-Typ (Phosphor, 1×1017 cm-3) gebildet, die ein Verunreinigungsprofil mit einer Maximalkonzentration in einigem Abstand von der Hauptfläche des Substrates 1 hat.
Danach werden in die Hauptfläche des Halbleitersubstrates 1 (Bor, 1×1015 cm-3) Verunreinigungsionen (Bor) vom p-Typ implantiert, um eine Verunreinigungsschicht 30 (Bor, 1×1016 cm-3) vom p-Typ auszubilden. Die als Beispiel mit 1×1016 cm-3 angegebene Borkonzentration ist vorzugsweise im Bereich von 1×1016-1×1017 cm-3.
Wie Fig. 10C zeigt, wird danach auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 ausgebildet. Mittels eines CVD-Verfah­ rens unter Verwendung von Phosphin und Silangas (nicht ge­ zeigt) wird dann auf dem Gateoxidfilm 14 eine Polysilizium­ schicht vom n-Typ abgeschieden. Anschließendes Strukturieren dieser Polysiliziumschicht vom n-Typ in eine vorgegebene Form bewirkt die Ausbildung des Gates 2. Dann werden unter Verwendung des Gates 2 als Maske mittels des Rotationsionen­ implantationsverfahrens in die Hauptfläche des Halbleitersub­ strates 1 Verunreinigungsionen 22 vom n-Typ (Phosphor) im­ plantiert. Die Implantationsenergie ist diesmal 120-180 keV. Dies führt zur Ausbildung einer ersten und einer zweiten Wanne 17 und 18 vom n-Typ (Phosphor, 1×1017 cm-3), die sich von der Hauptfläche des Substrates 1 in die Verunreinigungsschicht 19 vom n-Typ erstreckt. Die Rotationsionenimplantation wird nach dem in Fig. 5 gezeigten Verfahren durchgeführt. Wie in Fig. 10D gezeigt, wird dann auf der gesamten Oberfläche des Halbleitersubstrates 1 ein­ schließlich des Gates 2 eine Oxidschicht (nicht gezeigt) abgeschieden. Durch Rückätzen dieser Oxidschicht durch an­ isotropes Atzen werden danach auf den Seitenwänden des Gates 2 Seitenwandbedeckungen 24 ausgebildet. In die gesamte Ober­ fläche des Halbleitersubstrates 1 werden dann Verunreini­ gungsionen 25 (Bor) vom p-Typ implantiert, um in der ersten bzw. zweiten Wanne 17 und 18 - wie in Fig. 10E gezeigt - ein Sourcegebiet 3 (Bor, 1×1020 cm-3) vom p-Typ und einen Drainbereich 4 (Bor, 1×1020 cm-3) vom p-Typ zu erzeugen.
Dann wird auf der gesamten Oberfläche des Halbleitersubstra­ tes 1 ein nicht gezeigter Zwischenschichtisolierfilm und in diesem Zwischenschichtisolierfilm ein Kontaktloch aus­ gebildet. Danach wird eine Aluminiumverbindung gebildet, und der MOSFET ist erzeugt.
Wie bereits weiter oben beschrieben, ist die üblicherweise zur Ausbildung großer Wannen erforderliche Hochtemperatur- Wärmebehandlung beim MOSFET entsprechend dem ersten Gesichts­ punkt der vorliegenden Erfindung nicht mehr erforderlich, da die zur Verhinderung des Durchbruchs gebildeten Wannen so klein sind, daß sie die Source-/Drain-Bereiche gerade aufnehmen. Dementsprechend gibt es im hergestellten MOSFET keine Verwindungen infolge thermischer Spannungen. Der MOSFET zeigt damit hohe Zuverlässigkeit.
In dem MOSFET entsprechend dem zweiten Gesichtspunkt der vorliegenden Erfindung ist die Operationsgeschwindigkeit im Zentralbereich des Kanalbereiches und damit die Arbeits­ geschwindigkeit des Transistors insgesamt dadurch erhöht, daß der Leitfähigkeitstyp des Zentralbereiches des Kanal­ bereiches mehr zum p-Typ tendiert als der der Endbereiche.
Entsprechend dem Herstellungsverfahren des MOSFET nach dem dritten Gesichtspunkt der Erfindung wird dadurch, daß die zur Verhinderung des Durchbruchs gebildeten Wannen so klein sind, daß sie gerade die Source-/Drain-Bereiche aufnehmen, die üblicherweise zur Ausbildung großer Wannen erforderliche Hochtemperatur-Wärmebehandlung überflüssig. Das macht es möglich, das Vorkommen von Verwindung im Halbleitersubstrat zu verhindern und damit die Ursache von unterschiedlichen Bauelementcharakteristiken zwischen dem Zentralbereich und den Randbereichen des Halbleitersubstrates zu beseitigen, was zu einer Erhöhung der Bauelementausbeute führt.
Entsprechend dem Herstellungsverfahren des MOSFET nach dem vierten Gesichtspunkt der vorliegenden Erfindung werden die Verunreinigungsionen des zweiten Leitfähigkeitstypes in die Hauptfläche des Halbleitersubstrates mit einer solchen Energie implantiert, daß das Verunreinigungsprofil eine Maximalkonzentration in einem gewissen Abstand von der Haupt­ fläche des Substrates zeigt, womit die Verunreinigungsschicht des zweiten Leitfähigkeitstypes im Halbleitersubstrat ge­ bildet wird. Damit verbleiben in der Hauptfläche des Halb­ leitersubstrates Verunreinigungen des ersten Leitfähigkeits­ types. Damit wird der Schritt der Implantation von Verunrei­ nigungsionen zum Einstellen des Schwellspannungswertes über­ flüssig, was zu einer Vereinfachung des gesamten Verfahrens­ schrittes führt.

Claims (18)

1. MOS-Feldeffekttransistor zur Steuerung des Flusses einer großen Anzahl von Ladungsträgern von einem Source-/Drain- Bereich zu einem anderen Source-/Drain-Bereich durch Anlegen einer Spannung an ein Gate, enthaltend
ein Halbleitersubstrat mit einer Hauptfläche,
einen Transistor zur Steuerung des Ladungsträgerflusses, der ein auf dem Halbleitersubstrat angebrachtes Gate, einen Source-/Drain-Bereich eines ersten Leitfähigkeitstypes und den anderen Source-/Drain-Bereich des ersten Leitfähigkeits­ types enthält,
eine erste Wanne eines zweiten Leitfähigkeitstypes und eine zweite Wanne des zweiten Leitfähigkeitstypes, ausgebildet auf gegenüberliegenden Seiten des Gates mit einem Abstand voneinander in der Hauptfläche des Halbleitersubstrates, wobei die erste Wanne so ausgebildet ist, daß sie einen Source-/Drain-Bereich umschließt, und die zweite Wanne so ausgebildet ist, daß sie den anderen Source-/Drain-Bereich umschließt.
2. MOS-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Wanne Bereiche haben, die sich mit dem Gate überlappen.
3. MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß unterhalb der ersten und zweiten Wanne im Halbleitersubstrat eine Verunreinigungsschicht des zweiten Leitfähigkeitstypes gebildet ist.
4. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleitersubstrat vom ersten Leitfähigkeitstyp ist.
5. MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Halbleitersubstrat vom zwei­ ten Leitfähigkeitstyp ist.
6. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in einen zwischen der ersten und der zweiten Wanne gelegenen Bereich in der Hauptfläche des Halbleitersubstrates Verunreinigungsionen des ersten Leitfähigkeitstypes eingeführt sind.
7. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß in das Gate Verunreinigungsionen des zweiten Leitfähigkeitstypes eingeführt sind.
8. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß benachbart zu dem einen Source-/ Drain-Bereich und dem anderen Source-/Drain-Bereich Schichten niedriger Konzentration eines Leitfähigkeitstypes gebildet sind.
9. MOS-Feldeffekttransistor nach Anspruch 1, mit
einem Gate vom n-Typ, das auf dem Halbleitersubstrat ausge­ bildet ist,
einem Paar von Source-/Drain-Bereichen vom p-Typ, die auf der Hauptfläche des Halbleitersubstrates auf einander gegen­ überliegenden Seiten des Gates ausgebildet sind, und
einem Kanalbereich, der in der Hauptoberfläche des Halblei­ tersubstrates direkt unterhalb des Gates derart ausgebildet ist, daß er in einen Zentralbereich und ein Paar von End­ bereichen, die den Zentralbereich zwischen sich einschließen, aufgeteilt ist, und daß der Zentralbereich einen mehr zum p-Typ tendierenden Leitfähigkeitstyp aufweist als die End­ bereiche.
10. MOS-Feldeffekttransistor nach Anspruch 9, dadurch gekennzeichnet, daß der Zentralbereich des Kanal­ bereiches Leitfähigkeit vom p⁻-Typ hat, und daß die Endbe­ reiche Leitfähigkeit vom n⁻-Typ haben.
11. MOS-Feldeffekttransistor nach Anspruch 9, dadurch gekennzeichnet, daß der Zentralbereich des Kanal­ bereiches Leitfähigkeit vom p-Typ hat, und daß die Endbe­ reiche Leitfähigkeit vom p⁻-Typ haben.
12. Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einem Gate, einem Source-/Drain-Bereich und einem anderen Source-/Drain-Bereich, mit den Schritten
Ausbildung eines Gates auf der Hauptfläche eines Halbleiter­ substrates,
Implantation von Verunreinigungsionen eines zweiten Leitfä­ higkeitstypes in die Hauptfläche des Halbleitersubstrates unter Nutzung des Gates als Maske zur Ausbildung einer ersten und einer zweiten Wanne eines zweiten Leitfähigkeitstypes in der Hauptfläche des Halbleitersubstrates auf einander gegenüberliegenden Seiten des Gates und
Implantation von Verunreinigungsionen eines ersten Leitfähig­ keitstypes in die Hauptfläche des Halbleitersubstrates unter Nutzung des Gates als Maske zur Ausbildung eines Source-/ Drain-Bereiches in der ersten Wanne und des anderen Source-/ Drain-Bereiches in der zweiten Wanne.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Implantation von Verunreinigungsionen mittels eines Rotationsionenimplan­ tationsverfahrens ausgeführt wird, das die Schritte beinhal­ tet:
Erzeugung eines Strahls von Verunreinigungsionen,
Positionierung des Halbleitersubstrates derart, daß es keinen rechten Winkel mit dem Ionenstrahl einschließt, und
Drehen des Halbleitersubstrates.
14. Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einem Gate, einem Source-/Drain-Bereich und einem weite­ ren Source-/Drain-Bereich mit den Schritten
Präparation eines Halbleitersubstrates eines ersten Leit­ fähigkeitstypes mit einer Hauptfläche,
Implantation von Verunreinigungsionen eines zweiten Leitfä­ higkeitstypes in die Hauptfläche des Halbleitersubstrates mit einer Energie, die ein Verunreinigungsprofil mit einer maximalen Konzentration in einem von der Hauptfläche ent­ fernten Bereich erzeugt, um eine Verunreinigungsschicht des zweiten Leitfähigkeitstypes im Halbleitersubstrat zu erzeu­ gen,
Ausbildung des Gates auf der Hauptfläche des Halbleitersub­ strates,
Implantation von Verunreinigungsionen des zweiten Leitfähig­ keitstypes in die Hauptfläche des Halbleitersubstrates unter Nutzung des Gates als Maske zur Ausbildung einer ersten und einer zweiten Wanne, die sich von der Hauptfläche des Halb­ leitersubstrates in die Verunreinigungsschicht des zweiten Leitfähigkeitstypes erstrecken, wobei die erste Wanne gerade so groß ist, daß sie den einen Source-/Drain-Bereich auf­ nimmt, und die zweite Wanne gerade so groß ist, daß sie den zweiten Source-/Drain-Bereich aufnimmt, und
Implantation von Verunreinigungsionen des ersten Leitfähig­ keitstypes in die Hauptfläche des Halbleitersubstrates unter Nutzung des Gates als Maske zur Ausbildung des einen Source-/ Drain-Bereiches in der ersten Wanne und des anderen Source-/ Drain-Bereiches in der zweiten Wanne.
15. Verfahren nach Anspruch 14 mit dem zusätzlichen Schritt der Implantation von Verunreinigungsionen des ersten Leit­ fähigkeitstypes in die Hauptfläche des Halbleitersubstrates nach der Ausbildung der Verunreinigungsschicht des zweiten Leitfähigkeitstypes im Halbleitersubstrat.
16. Verfahren nach Anspruch 14 oder 15 mit dem zusätzlichen Schritt der Ausbildung von Seitenwandbedeckungen auf den Seitenwänden des Gates nach der Bildung des Gates und vor der Ausbildung der ersten und zweiten Wanne.
17. Verfahren nach Anspruch 14 oder 15 mit dem zusätzlichen Schritt der Ausbildung von Seitenwandbedeckungen auf den Seitenwänden des Gates nach der Bildung der ersten und zwei­ ten Wanne und vor der Bildung des ersten und zweiten Source-/ Drain-Bereiches.
18. Verfahren nach einem der Ansprüche 14 bis 17 mit dem zusätzlichen Schritt der Implantation von Verunreinigungs­ ionen des ersten Leitfähigkeitstypes mit einer geringeren Konzentration als der Konzentration von Verunreinigungsionen zur Ausbildung des ersten und des zweiten Source-/Drain- Bereiches in die Hauptfläche des Halbleitersubstrates unter Nutzung des Gates als Maske vor der Ausbildung der ersten und zweiten Wanne nach der Ausbildung des Gates, wodurch ein Bereich des ersten Leitfähigkeitstypes mit niedrigerer Konzentration in der Hauptfläche des Halbleitersubstrates auf einander gegenüberliegenden Seiten des Gates gebildet wird.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0653795A2 (de) * 1993-11-15 1995-05-17 Motorola, Inc. Doppelt-implantierte MOS-Anordnung mit seitlicher Diffusion und Verfahren zur Herstellung
EP0662707A1 (de) * 1993-12-10 1995-07-12 Advanced Micro Devices, Inc. MOS-Bauelement mit einer drainseitigen Kanalimplantation
EP0665596A1 (de) * 1993-12-28 1995-08-02 Fujitsu Limited MESFET mit leicht dopiertem Drain und Verfahren zu seiner Herstellung
WO1995027306A1 (en) * 1994-03-31 1995-10-12 Vlsi Technology, Inc. Angled lateral pocket implants on p-type semiconductor devices
EP0720215A1 (de) * 1994-12-28 1996-07-03 Nec Corporation Verfahren zur Herstellung eines MOSFETs
EP0768718A2 (de) * 1995-10-09 1997-04-16 Texas Instruments Incorporated Feldeffekttransistor mit kurzer Kanallänge

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071825A (en) * 1995-07-19 2000-06-06 Interuniversitaire Microelektronica Centrum (Imec Vzw) Fully overlapped nitride-etch defined device and processing sequence
US5917219A (en) * 1995-10-09 1999-06-29 Texas Instruments Incorporated Semiconductor devices with pocket implant and counter doping
JPH1050988A (ja) * 1996-07-31 1998-02-20 Sharp Corp 絶縁ゲート型電界効果トランジスタ及びその製造方法
KR100273291B1 (ko) * 1998-04-20 2001-01-15 김영환 모스 전계 효과 트랜지스터의 제조 방법
JP2000068389A (ja) 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6635925B1 (en) * 1999-10-29 2003-10-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
DE10061529A1 (de) * 2000-12-11 2002-06-27 Infineon Technologies Ag Feldeffekt gesteuertes Halbleiterbauelement und Verfahren
KR100817093B1 (ko) * 2007-03-16 2008-03-26 삼성전자주식회사 아일랜드 영역을 포함하는 반도체 소자
CN102446763B (zh) * 2010-10-13 2014-03-12 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN103515238B (zh) * 2012-06-26 2016-03-16 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及形成方法、cmos结构及形成方法
US9117841B2 (en) * 2013-10-07 2015-08-25 Freescale Semiconductor, Inc. Mergeable semiconductor device with improved reliability

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3437891A (en) * 1964-10-17 1969-04-08 Matsushita Electric Ind Co Ltd Semiconductor devices
DE3018988A1 (de) * 1980-05-17 1981-11-26 Deutsche Itt Industries Gmbh, 7800 Freiburg Isolierschicht-feldeffekttransistor
EP0071335A2 (de) * 1981-07-27 1983-02-09 Xerox Corporation Feldeffekttransistor
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
EP0248292A2 (de) * 1986-05-23 1987-12-09 Fujitsu Limited Halbleiteranordnung mit hoher Durchbruchsspannung
EP0387722A1 (de) * 1989-03-10 1990-09-19 Kabushiki Kaisha Toshiba MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988761A (en) * 1970-02-06 1976-10-26 Sony Corporation Field-effect transistor and method of making the same
US3821776A (en) * 1970-12-28 1974-06-28 Kogyo Gijutsuin Diffusion self aligned mosfet with pinch off isolation
JPS62217666A (ja) * 1986-03-18 1987-09-25 Nippon Denso Co Ltd Ｍｉｓトランジスタ
JP2722453B2 (ja) * 1987-06-08 1998-03-04 三菱電機株式会社 半導体装置
JP2506947B2 (ja) * 1988-06-28 1996-06-12 松下電器産業株式会社 半導体装置およびその製造方法
JPH0231463A (ja) * 1988-07-21 1990-02-01 Sony Corp Ｍｉｓトランジスタ
US4979001A (en) * 1989-06-30 1990-12-18 Micrel Incorporated Hidden zener diode structure in configurable integrated circuit
US4931408A (en) * 1989-10-13 1990-06-05 Siliconix Incorporated Method of fabricating a short-channel low voltage DMOS transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3437891A (en) * 1964-10-17 1969-04-08 Matsushita Electric Ind Co Ltd Semiconductor devices
DE3018988A1 (de) * 1980-05-17 1981-11-26 Deutsche Itt Industries Gmbh, 7800 Freiburg Isolierschicht-feldeffekttransistor
EP0071335A2 (de) * 1981-07-27 1983-02-09 Xerox Corporation Feldeffekttransistor
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
EP0248292A2 (de) * 1986-05-23 1987-12-09 Fujitsu Limited Halbleiteranordnung mit hoher Durchbruchsspannung
EP0387722A1 (de) * 1989-03-10 1990-09-19 Kabushiki Kaisha Toshiba MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP 2-31463 A (engl. Abstract) *
JP 2-9174 A (engl. Abstract) *
US-B.: International Electron Devices Meeting Technical Digest Washington 1978, S. 26-29 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0653795A2 (de) * 1993-11-15 1995-05-17 Motorola, Inc. Doppelt-implantierte MOS-Anordnung mit seitlicher Diffusion und Verfahren zur Herstellung
EP0653795A3 (de) * 1993-11-15 1996-01-31 Motorola Inc Doppelt-implantierte MOS-Anordnung mit seitlicher Diffusion und Verfahren zur Herstellung.
EP0662707A1 (de) * 1993-12-10 1995-07-12 Advanced Micro Devices, Inc. MOS-Bauelement mit einer drainseitigen Kanalimplantation
EP0665596A1 (de) * 1993-12-28 1995-08-02 Fujitsu Limited MESFET mit leicht dopiertem Drain und Verfahren zu seiner Herstellung
US5532507A (en) * 1993-12-28 1996-07-02 Fujitsu Limited MES field effect transistor possessing lightly doped drain
WO1995027306A1 (en) * 1994-03-31 1995-10-12 Vlsi Technology, Inc. Angled lateral pocket implants on p-type semiconductor devices
EP0720215A1 (de) * 1994-12-28 1996-07-03 Nec Corporation Verfahren zur Herstellung eines MOSFETs
US5736416A (en) * 1994-12-28 1998-04-07 Nec Corporation Fabrication process for MOSFET using oblique rotation ion implantation
EP0768718A2 (de) * 1995-10-09 1997-04-16 Texas Instruments Incorporated Feldeffekttransistor mit kurzer Kanallänge
EP0768718A3 (de) * 1995-10-09 1998-07-08 Texas Instruments Incorporated Feldeffekttransistor mit kurzer Kanallänge

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Publication number Publication date
DE4101130C2 (de) 1995-02-09
US5536957A (en) 1996-07-16

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