DE4011276C2 - Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung - Google Patents

Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung

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Description

Die vorliegende Erfindung betrifft einen Feldeffekttran­ sistor mit isoliertem Gate, zum Beispiel in Form eines Lei­ stungs-MOSFETs und eines Bipolartransistors mit isoliertem Gate (im folgenden als IGBT bezeichnet) Insbesondere be­ trifft die Erfindung einen Feldeffekttransistor mit iso­ liertem Gate, der eine Halbleiterstruktur aufweist, in der eine Drainzone, eine Gatezone und eine Sourcezone vertikal angeordnet sind. Außerdem betrifft die Erfindung ein Ver­ fahren zum Herstellen eines solchen Bauelements.
Ein herkömmlicher n-Kanal-Leistungs-MOSFET hat einen Auf­ bau, wie er in Fig. 3 dargestellt ist. Nach Fig. 3 ist der n-Kanal-Leistungs-MOSFET mit einer stark dotierten n-lei­ tenden Drainschicht 1, einer darauf gebildeten n-leitenden Basisschicht (Drain- und Driftzonen), einem auf der n-lei­ tenden Basisschicht über eine Gateoxidschicht 3 gebildeten Polysilicium-Gate 4, einer durch thermische Diffusion unter Verwendung des Polysilicium-Gates 4 als Maske gebildeten p­ leitenden Basiszone (Thermal-Diffusionszone) 5, einer eine hohe Konzentration aufweisenden n-leitenden Sourcezone 6, einer Source-Elektrode 7, die in leitendem Kontakt mit der Sourcezone 6 steht, einer Zwischenisolierschicht 8 zum Iso­ lieren der Source-Elektrode 7 und des Polysilicium-Gates 4, und einer Drain-Elektrode 9 versehen, die auf der Rückseite des Substrats ausgebildet ist. In diesem MOSFET fließt ein Elektronenstrom in Querrichtung von der Sourcezone 6 zu der n-leitenden Basisschicht durch eine Kanal-Inversions­ schicht, die an der Oberfläche der p-leitenden Basis 5 di­ rekt unter dem Polysilicium-Gate 4 gebildet ist, und fließt anschließend in vertikaler Richtung in Richtung auf die Drain-Elektrode.
Ein IGBT hat den Aufbau des Leistungs-MOSFETs gemäß Fig. 3 mit einer stark dotierten p-leitenden Minoritätsladungsträ­ ger- (Löcher-) Injektionsschicht unterhalb der Drainschicht 1. Der Aufbau des MOS-Abschnitts ist der gleiche wie bei dem Leistungs-MOSFET.
Der Einschaltwiderstand R des Vertikal-MOSFETs wird durch folgende Formel definiert:
R = Rch + RACC + Rj + Rb (1)
wobei Rch den Kanalwiderstand der Kanal-Inversionsschicht des MOS-Abschnitts, RACC den Widerstand der Akkumulations­ schicht, die direkt unterhalb des Polysilicium-Gates 4, ausgenommen innerhalb der p-leitenden Basiszone 5, erzeugt wird, Rj den Widerstand, der durch zwischen Zellen durch­ laufenden Elektronen erzeugt wird, und Rb den Widerstand, der n-leitenden Basisschicht 2 bedeuten. Der Widerstand Rb der n-leitenden Basisschicht 2 bestimmt sich vornehmlich durch die Dicke, und da die Dicke im wesentlichen durch die vorgesehene Durchbruchsspannung bestimmt wird, ist es un­ möglich, den Widerstand der n-leitenden Basisschicht 2 her­ abzusetzen, während die vorgesehene Durchbruchsspannung beibehalten wird. Da der Kanalwiderstand Rch über den Ein­ schaltwiderstand R dominiert, muß man zur Reduzierung des Kanalwiderstands Rch die Musterbildung feiner gestalten, um die Kanalzone zu vergrößern.
Das Verfahren zum Herstellen des Vertikal-Leistungs-MOSFET wird nun unter Bezugnahme auf die Fig. 4(A) bis 4(I) erläu­ tert. Die Oberfläche des mit der n-leitenden Basisschicht 2 versehenen Substrats wird zunächst oxidiert, um die Gate­ oxidschicht 3 zu bilden, wie in Fig. 4(A) gezeigt ist. Auf die Gateoxidschicht wird durch Anwendung des CVD-Verfahrens eine Polysiliciumschicht 4′ aufgebracht, wie in Fig. 4(B) gezeigt ist. Nach der Bildung des Polysilicium-Gates 4 durch Musterbildung und Atzung gemäß Fig. 4(C) werden durch Ionenimplantation oder dergleichen gemäß Fig. 4(D) Stör­ stellen 10 eingebracht, wodurch die p-leitende Basiszone gebildet wird. Durch thermische Diffusion wird die p-Basis­ zone 5 nach Fig. 4(E) ausgebildet.
Ein Photoresist 11 zum Auswählen und Eingeben von Störstel­ len wird auf dem Mittelabschnitt der Öffnung aufgebracht, und durch Ionenimplantation werden Störstellen 12 einge­ bracht, wie in Fig. 4(F) gezeigt ist. Nach dem Beseitigen des Photoresists 11 wird eine Isolierschicht 13 aufge­ bracht, wie in Fig. 4(G) gezeigt ist. Der Öffnungsabschnitt 8a, der sich über zwei benachbarte Sourcezonen 6 erstreckt, wird durch Musterbildung ausgebildet, und durch Aufsprühen oder dergleichen wird Aluminium aufgebracht, um die Source- Elektrode 7 zu bilden, wie in Fig. 4(I) gezeigt ist.
Feldeffekttransistoren mit isoliertem Gate, die den oben beschriebenen MOS-Aufbau besitzen, zeigen folgende Pro­ bleme:
Der Abstand a zwischen den zwei benachbarten Polysilicium- Gates 4 beträgt mindestens etwa 10 µm, und eine feinere Ausgestaltung der Muster ist technisch schwierig zu reali­ sieren, so daß die Ausbeute bei der Bauelementherstellung gering ist. Der Grund dafür ist der, daß innerhalb des ebe­ nen Abstands a, der auch eine Zelle darstellt, die Muster­ bildung der Isolierzwischenschicht 8 (Fig. 4(H)) und die Bil­ dung der Sourcezonen 6 und der Source-Elektrode 7, die mit­ einander in Kontakt stehen (Fig. 4(H)), durchgeführt werden müssen, wie aus der obigen Erläuterung des Herstel­ lungsverfahrens hervorgeht, und da die Muster-Abmessungen der Isolierzwischenschicht 8 der Abmessung des Kontakts zwischen der Sourcezone 6 und dem Halbleiter entspricht, so ist, wenn diese Abmessung zu klein ist, der Kontaktwiderstand zu hoch und mithin der Kontakt zwischen dem Halbleitermaterial und dem Source-Metall der Elektrode schlecht oder gar unmöglich.
Wenn man weiterhin den Abstand a zu klein macht und die Dif­ ferenz zwischen dem Abstand a und den Muster-Abmessungen reduziert, so gelangt die Sourcezone 6 durch Muster-Unge­ nauigkeiten, durch seitliche Ätzungen in der Isolierschicht 8 oder dergleichen in Kontakt mit dem Polysilicium-Gate 4, so daß eine zu hohe Wahrscheinlichkeit von fehlerhaften Bauele­ menten gegeben ist. In anderen Worten: Da verschiedene Formen durch mehrere Photolithographie-Schritte zwischen benachbar­ ten Polysilicium-Gates ausgeführt werden, ist eine feinere Musterbildung des MOS-Abschnitts begrenzt, so daß es schwie­ rig ist, den Kanalwiderstand stark herabzusetzen.
In IEEE Transactions on Electron Devices, Vol. ED-34, Nr. 4, April 1987, Seiten 926-930, werden Strukturverkleinerungen in Feldeffekttransistoren dadurch erreicht, daß bei der Herstel­ lung von MOSFETs Nuten in einer Schichtstruktur ausgebildet werden. Die Schichtstruktur ist aus einem n-leitenden Sub­ strat, einer p-leitenden Schicht und einer stark n-leitenden Schicht, welche später die Sourcezone bildet, aufgebaut. In die Nuten wird zunächst dotiertes Polysilicium eingebracht, und nach dem leichten Oxidieren dieser ersten, dotierten Polysiliciumschicht wird eine zweite, nicht dotierte Polysi­ liciumschicht aufgebracht. Durch selektives Ätzen werden die beiden Polysiliciumschichten in den Noten oben freigelegt. Am Ende des Herstellungsverfahrens ist die Sourcezone horizontal als oberste Schicht der die Nuten enthaltenden Schichtstruk­ tur ausgebildet. Die erste, dotierte Polysiliciumschicht bil­ det die in den Nuten gelegene Gatestruktur.
In "Philips Techn. Rev. 44", Nr. 8/9/10, Seiten 310-320, Mai 1989, wird der Kanalwiderstand dadurch verringert, daß Gra­ benstrukturen in den horizontal übereinandergeschichteten n- und p-Schichten angelegt sind. Die Grabenstrukturen bilden die Gates und an den oberen Rändern der Grabenstrukturen sind horizontale n⁺-Schichten als Sourcezonen auf zwischen den Gräben gelegenen p-Schichten aufgebracht.
Auch bei diesen Verfahren sind mehrere Photolithographie- Schritte notwendig, um die gewünschten Strukturen zu erhal­ ten. Dadurch, und durch die in horizontaler Richtung zwischen den Grabenstrukturen ausgedehnten MOS-Abschnitte, ist eine feinere Musterbildung ebenfalls begrenzt.
Aufgabe der Erfindung ist es, einen Feldeffekttransistor anzugeben, der eine vergleichsweise geringe horizontale Abmessung aufweisen kann. Außerdem soll ein Verfahren zum Herstellen eines solchen Feldeffekttransistors angegeben wer­ den.
Dies Aufgabe wird erfindungsgemäß durch einen Feldeffekttran­ sistor gemäß Patentanspruch 1 bzw. ein Verfahren gemäß Patentanspruch 2 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen gekennzeichnet.
Bei einem solchen Feldeffekttransistor mit isoliertem Gate ist die Zone des ersten Leitungstyps (Sourcezone) entlang der Seitenfläche der Isolierschichten zwischen den Gates vorgese­ hen, und die Zone des ersten Leitungstyps ist im oberen Abschnitt des Gates vertikal orientiert. Daher wird entlang der Isolierschicht in Dickenrichtung des Gates vertikal eine Kanal-Inversionsschicht gebildet. Da es nicht notwendig ist, die Sourcezone zwischen den Gates in Tiefenrichtung des Sub­ strats durch Diffusion zu bilden und die Zone des zweiten Leitungstyps als Kanal-Diffusionszone im wesentlichen exi­ stiert, ist eine feinere Musterbildung als im Stand der Tech­ nik möglich. Da außerdem die Möglichkeit besteht, den Kon­ taktabschnitt von Sourcezone und Source-Elektrode nicht zwi­ schen den Gates, sondern einfach auf dem oberen Abschnitt der Sourcezone vorzusehen, kann man eine feinere Musterbildung vorsehen als im Stand der Technik.
Wenn bei dem Herstellungsverfahren eine Nut in einem Halblei­ tersubstrat des ersten Leitungstyps gebildet wird und die Oberflächen der Nut oxidiert werden, wird eine Si­ liciumoxidschicht gebildet, von der ein Teil eine Gateiso­ lierschicht auf den die Innenflächen der Nut einschließenden Oberflächen bildet. Nachdem ein Gatematerial in den Nuten eingebettet ist und Störstellen zur Bildung der Zone eines zweiten Leitungstyps um die Nut herum eindiffundiert sind, um die Zone des zweiten Leitungstyps fertigzustellen, wird ein Isolierstoff, der Störstellen zur Bildung einer Zone des ersten Leitungstyps enthält, in der Nut eingebettet, und die Störstellen werden eindiffundiert, um die Zone des ersten Leitungstyps zu erhalten. Als Folge davon werden die Stör­ stellen von der Seitenfläche des Isolierstoffs als obere Iso­ lierschicht in die zuvor gebildete Zone des zweiten Leitungs­ typs und die Zone des ersten Leitungstyps eindiffundiert als Sourcezone, die sich entlang der Seitenfläche der ersten Iso­ lierschicht erstreckt.
Alternativ wird die Zone des zweiten Leitungstyps vor dem Ausheben der Nut gebildet. Bei diesem Verfahren erhält man ebenfalls einen Feldeffekttransistor mit isoliertem Gate des oben beschriebenen Aufbaus.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Vertikalschnittansicht einer Ausführungsform eines erfindungsgemäßen Feldeffekttransistors mit isoliertem Gate in Anwendung bei einem Leistungs- MOSFET;
Fig. 2(A) bis 2(I) Vertikalschnittansichten zur Veran­ schaulichung des Herstellungsverfahrens des Lei­ stungs-MOSFETS nach Fig. 1;
Fig. 3 eine Vertikalschnittansicht des Aufbaus eines her­ kömmlichen Vertikal-Leistungs-MOSFETS; und
Fig. 4(A) bis 4(I) Vertikalschnittansichten zur Veran­ schaulichung des Herstellungsverfahrens des her­ kömmlichen Leistungs-MOSFETS nach Fig. 3.
In Fig. 1 sind für entsprechende Teile wie in Fig. 3 die gleichen Bezugszeichen vorgesehen. Auf eine nochmalige Be­ schreibung der Teile wird verzichtet.
In Fig. 1 sind die Bodenfläche und die Seitenfläche eines Polysilicium-Gates 24 umgeben von Siliciumoxidschichten 24a und 24b, die eine Gateisolierschicht bilden. Auf der Ober­ seite des Polysilicium-Gates 24 ist eine vergrabene Iso­ lierschicht 24c aus Phosphorglas (PSG) laminiert. Eine p­ leitende Basiszone 25 ist als Kanal-Diffusionszone zwischen zwei benachbarten Polysilicium-Gates 24 gebildet. Die PN- Übergangs-Fläche zwischen der p-leitenden Basiszone 25 und der n-leitenden Basiszone 2 befindet sich an einer Stelle, die etwas näher an der Drainschicht 1 liegt als an der Si­ liciumoxidschicht 24a auf der Bodenfläche des Polysilicium- Gates 24. Eine stark dotierte n-leitende Sourcezone 26 ist entlang der Seitenfläche der eingebetteten Isolierschicht 24c gebildet. Die Sourcezone 26 hat die Form einer vertika­ len langgestreckten Zone, die geringfügig von der Seiten­ fläche der eingebetteten Isolierschicht 24c aus in die p­ leitende Basiszone 25 vorsteht. Die Oberseiten der Source­ zone 26 und der p-leitenden Basiszone 25 sind im wesentli­ chen flach, und darauf befindet sich eine Source-Elektrode 27.
Während die Größe einer Zelle im Stand der Technik etwa 10 bis 20 µm beträgt, ist die Größe a′ einer Zelle gemäß die­ ser Ausführungsform in starkem Maße auf etwa 2 bis 3 µm verkleinert. Das heißt: Der Integrationsgrad ist um etwa eine Größenordnung verbessert, und zwar deshalb, weil le­ diglich die p-leitende Basiszone 25 zwischen den Poly­ silicium-Gates 24 vorhanden ist, und weil die p-leitende Basiszone 25 eine Kanal-Diffusionszone ist, in der eine Ka­ nal-Inversionsschicht 28 zu bilden ist, so daß es nicht notwendig ist, die Breite der p-leitenden Basiszone 25 so groß einzustellen, daß ein herkömmlicher Sourcekontaktab­ schnitt sichergestellt ist.
In anderen Worten: Die p-leitende Basiszone 25 entbehrt jeglichen photolithographischen Schritts. Die Drainzone 1, die Gatezone 24 und die Sourcezone 26 sind im wesentlichen in vertikaler Richtung angeordnet, und die Kanal-Inver­ sionsschicht 28 ist vertikal entlang der Siliciumoxidschicht 24b an der Seitenfläche des Polysilicium-Gates 24 orientiert. Da die Länge der Kanal-Inversionsschicht 28 im wesentlichen der Dicke des Polysilicium-Gates 24 entspricht, und die Dicke des Polysilicium-Gates 24 durch Kleinermachen des Gates 24 relativ reduziert ist, erhält man eine starke Verringerung des Kanalwiderstands.
Wird dieser Aufbau bei einem IGBT angewendet, so ist es grundsätzlich möglich, den Kontaktabschnitt der Sourcezone 26 mit der p-leitenden Basiszone 25 dichter an die n-leitende Basiszone 2 als an die Sourcezone 26 heranzubringen, um auf diese Weise den Anstieg des elektrischen Potentials der p­ leitenden Basiszone zu unterdrücken, welche auch als Basiszone eine parasitären Transistors fungiert, um einen Latch-up-Effekt mit zu verhindern.
Bei der Ausführungsform nach Fig. 1 ist die p-leitende Ba­ siszone 25 tiefer als die eingegrabene Nut, sie kann jedoch statt dessen auch seichter sein. Speziell im Fall eines Leistungs-MOSFETs kann eine flache p-leitende Basiszone den Effekt eines Sperrschicht-FET herabsetzen und so die Kenn­ linien eines Vertikal-MOSFETs noch stärker zum Ausdruck bringen.
Im folgenden wird ein Herstellungsverfahren eines Leistungs- MOSFETs mit dem oben beschriebenen Aufbau anhand der Fig. 2(A) bis 2(I) beschrieben.
Zunächst werden in ein Substrat, das mit einer n-leitenden Basisschicht 2 versehen ist, im wesentlichen U-förmige Nuten 31 durch Ätzen eingegraben, wie in Fig. 2(A) gezeigt ist. Die Oberflächen der Nuten 31 werden durch thermische Oxidation oxidiert, um auf den Oberflächen, einschließlich der Innenflächen der Nuten, eine Siliciumoxidschicht 31 zu bilden- wie in Fig. 2(B) gezeigt ist. Von der Siliciumoxid­ schicht 32 sind die Anteile der Schicht 32 innerhalb der Nuten dazu vorgesehen, Siliciumoxidschichten 24a und 24b als Gateisolierschichten zu bilden (siehe Fig. 1).
Dann wird als Gatematerial eine Polysiliciumschicht 33 auf die Oberfläche des Substrats durch Anwendung des CVD-Ver­ fahrens aufgebracht, wie in Fig. 2(C) gezeigt ist, und der obere Schichtanteil der Polysiliciumschicht 33 wird durch vollkommene Ätzung so weit entfernt, daß das Polysilicium in den Nuten 31 in Form der Polysilicium-Gates 24 stehen­ bleibt, wie in Fig. 2(D) gezeigt ist. Auf diese Weise wird das Einbetten der Polysilicium-Gates 24 abgeschlossen.
Die vorstehenden Abschnitte zwischen den Nuten 31 werden dann durch Diffusion von Störstellen zu P-leitenden Basis­ zonen 25 ausgeformt (siehe Fig. 2(E)). Dann wird auf die Oberseite des Substrats und eingebettet in die Nuten 31 eine Phosphorglas-(PSG-)Zone 35 aufgebracht, wie in Fig. 2(F) gezeigt ist. Der obere Schichtanteil wird durch voll­ ständiges Ätzen so beseitigt, daß das Phosphorglas inner­ halb der Nuten 31 in Form von eingebetteten Isolierschich­ ten 24c stehenbleibt, wie in Fig. 2(G) gezeigt ist. In die­ sem Stadium ist das Polysilicium-Gate 24 umgeben durch die Siliciumoxidschichten 24a und 24b und die eingebettete Iso­ lierschicht 24c. Das Phosphor in dem Phosphorglas der ein­ gebetteten Isolierschicht 24c wird durch Warmbehandlung zur Diffusion gebracht. Das von der Seitenfläche der eingebet­ teten Isolierschicht 24 diffundierende Phosphor tritt in die p-leitende Basiszone ein und bildet dadurch die verti­ kale, längliche Sourcezone 26 entlang der Seitenfläche der eingebetteten Isolierschicht 24c, wie in Fig. 2(H) gezeigt ist. Schließlich wird durch Aufstäuben oder dergleichen die Source-Elektrode 27 gebildet, wie in Fig. 2(I) gezeigt ist.
Dieses Herstellungsverfahren, das es erlaubt, die Sourcezo­ nen 26 selbstausrichtend auszubilden, indem die Nuten 31 gebildet werden, eignet sich zur Herstellung eines feiner und genauer gemusterten MOSFETs. Trotz der Reduzierung der Zellengröße a′ auf etwa 2 bis 3 µm, treten Probleme wie zum Beispiel eine Lageabweichung einer Maske nicht auf, da kein Photolithographie-Schritt außer der bei der Bildung der Nu­ ten notwendig ist, so daß die Herstellungskosten insgesamt herabgesetzt werden.
Die p-leitenden Basiszonen 25 werden gebildet zwischen dem Schritt des Einbettens der Polysilicium-Gates 24 und dem Schritt der Ausbildung der eingebetteten Isolierschichten 24c, wie es für diese Ausführungsform oben beschrieben wurde. Allerdings kann die p-leitende Basiszone 25 auf der gesamten Oberfläche des Substrats ausgebildet werden, bevor die Nuten 31 eingegraben werden.
Obschon hier der n-Kanal-MOSFET als Beispiel angegeben wurde, kann man auch bei einem p-Kanal-MOSFET mit umgekehr­ ten Leitungstypen und mit Hilfe von Borglas als Material für die eingebettete Isolierschicht im oberen Abschnitt des Gates arbeiten.
Die vorliegende Erfindung ist nicht beschränkt auf einen Leistungs-MOSFET. Es versteht sich, daß man einen IGBT mit ähnlichen Vorteilen realisieren kann, indem man unterhalb der Drainschicht eine Minoritätsladungsträger-Injektions­ schicht vorsieht.
Wie aus der obigen Erläuterung hervorgeht, ist der erfin­ dungsgemäße Feldeffekttransistor mit isoliertem Gate, bei dem eine Zone eines ersten Leitungstyps zumindest entlang der Seitenfläche des oberen Abschnitts einer das Gate umge­ benden Isolierschicht ausgebildet ist und eine Zone eines zweiten Leitungstyps dem Umfang des Gates mit dazwischen­ liegender Isolierschicht benachbart ist, in folgenden Punk­ ten besonders vorteilhaft:
  • (1) Da ein Sourcekontakt-Abschnitt auf der Oberseite der Sourcezone im wesentlichen oberhalb des Gates vorgese­ hen ist, ohne daß dieser Abschnitt durch Photolithographie in der Zone des zweiten Leitungstyps vorgesehen wird, läßt sich eine wesentlich feinere Musterbildung als im Stand der Technik erzielen, und man erreicht weiterhin eine hohe Stromstärke durch beträchtliche Reduzierung des Kanalwider­ stands und höhere Integrationsdichte.
  • (2) Da die Anzahl von Photolithographie-Schritten verringert ist, verbessert sich die Ausbeute bei der Bau­ elementherstellung, und die Herstellungskosten sind niedri­ ger.
Bei dem erfindungsgemäßen Verfahren eines Feldeffekttransi­ stors mit isoliertem Gate gemäß der Erfindung wird die Sourcezone selbstausrichtend gebildet, nachdem die Nuten gegraben sind. Dadurch verringern sich die Herstellungsko­ sten durch die Bauelement-Ausbeute trotz einer im Vergleich zum Stand der Technik verfeinerten Herstellung.

Claims (4)

1. Feldeffekttransistor mit isoliertem Gate, umfassend: eine Halbleiterschicht (2) eines ersten Leitungstyps; ein von einer Isolierschicht (24a, 24b, 24c) umgebenes Gate (24); eine Zone (25) eines zweiten Leitungstyps, dem Umfang des Gates (24) über eine dazwischenliegende Isolierschicht (24a, 24b) benachbart; und eine Zone (26) des ersten Lei­ tungstyps, die entlang der Seitenfläche der Isolierschicht (24c) zumindest am oberen Abschnitt des Gates (24) vorge­ sehen ist.
2. Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate, insbesondere nach Anspruch 1, umfas­ send die Schritte: Eingraben von Nuten (31) in einem Halb­ leitersubstrat (2) eines ersten Leitungstyps und Oxidieren der Oberflächen der Nuten (31); Einbetten eines Gate­ materials (33) in den Nuten; Bilden einer Zone (25) eines zweiten Leitungstyps um die Nuten herum; Einbetten eines Isoliermaterials (35), welches Störstellen enthält, die eine Zone (26) des ersten Leitungstyps bilden sollen, in den Nuten; und Diffundieren der Störstellen zur Bildung der Zone (26) des ersten Leitungstyps.
3. Verfahren nach Anspruch 2, bei dem die Zone (25) des zweiten Leitungstyps durch Diffusion gebildet wird, nachdem die Nuten (31) gebildet wurden.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Zone (25) des zweiten Leitungstyps in dem Halb­ leitersubstrat gebildet wird, bevor die Nuten ausgebildet werden.
DE4011276A 1989-05-24 1990-04-06 Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung Expired - Fee Related DE4011276C2 (de)

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