CN112885897B - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明实施例提供了一种半导体器件及其制作方法，所述半导体器件包括：衬底；设置于所述衬底上的埋栅结构，所述埋栅结构位于所述衬底上方的凹槽中，所述埋栅结构包括自外至内依次设置于所述凹槽中的栅极介质层、第一阻挡层和金属层，所述金属层的顶部具有上表面凹陷的凹陷结构；设置于所述埋栅结构的两侧的衬底部分的掺杂区；覆盖于所述金属层上方的填充层。本发明的技术方案可以减少栅极诱导漏极泄漏电流。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术
随着器件尺寸的减小，动态随机存储器的存储电容单元的电容值不断减小，出现多种漏电现象，进而导致电容单元存储电荷的时间减小。由于栅极字线与源/漏极之间存在重叠区域，当栅极的字线接零电压甚至是负电压，并且漏极连接电容单元存储电荷的高电压时，会存在栅极诱导漏极泄漏电流(GIDL，Gate-Induced Drain Leakage)，这是导致电容单元存储电荷泄漏的一个重要因素。
在平衡存储晶体管其他性能的条件下，如何减小GIDL是当前亟需解决的技术问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明实施例的目的在于提供一种半导体器件及其制作方法，进而至少在一定程度上减小栅极诱导漏极泄漏电流。
本发明的其它特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明实施例的第一方面，提供了一种半导体器件，包括：衬底；设置于所述衬底上的埋栅结构，所述埋栅结构位于所述衬底上方的凹槽中，所述埋栅结构包括自外至内依次设置于所述凹槽中的栅极介质层、第一阻挡层和金属层，所述金属层的顶部具有上表面凹陷的凹陷结构；设置于所述埋栅结构的两侧的衬底部分的掺杂区；覆盖于所述金属层上方的填充层。
在一些实施例中，在所述金属层与所述填充层之间设置第二阻挡层。
在一些实施例中，所述掺杂区包括与所述埋栅结构在第一方向上的投影无交叠的第一掺杂部分和与所述埋栅结构在第一方向上的投影有交叠区域的第二掺杂部分，所述第一方向为所述凹槽的深度方向；所述第一掺杂区位于所述第二掺杂区上方，所述第一掺杂区的掺杂浓度均匀，所述第二掺杂区的掺杂浓度自上至下递减。
在一些实施例中，所述第二掺杂区的上表面高于所述第二阻挡层的上表面。
在一些实施例中，所述第二掺杂区的下表面低于所述凹陷结构的最低点。
在一些实施例中，所述金属层的上表面的最高处和最低处的高度差小于所述第二掺杂区的上表面和下表面的高度差。
在一些实施例中，还包括导电层，所述导电层位于所述第二阻挡层与所述填充层之间。
在一些实施例中，所述导电层的电阻率大于所述金属层的电阻率。
在一些实施例中，所述导电层的上表面低于所述第二掺杂区的上表面。
在一些实施例中，所述导电层为叠层结构。
在一些实施例中，所述导电层为多晶硅。
在一些实施例中，还包括导电层，所述导电层位于所述金属层与所述填充层之间。
根据本发明实施例的第二方面，提供了一种半导体器件的制作方法，包括：提供衬底；在所述衬底上形成阱区；在所述阱区上方刻蚀形成凹槽；在所述凹槽的内表面形成栅极介质层；在所述栅极介质层上沉积第一阻挡层材料形成第一阻挡层；在所述第一阻挡层上沉积金属层材料形成金属层；蚀刻去除部分金属层材料和部分第一阻挡层材料；蚀刻所述金属层形成上表面凹陷的凹陷结构；在所述金属层上沉积填充材料形成填充层；对所述凹槽两侧的衬底部分进行离子注入，形成掺杂区。
在一些实施例中，所述蚀刻所述金属层形成上表面凹陷的凹陷结构之后，所述方法还包括：在所述凹陷结构上形成第二阻挡层。
在一些实施例中，所述对所述凹槽两侧的衬底部分进行离子注入，包括：对所述掺杂区进行退火处理，形成第一掺杂区和第二掺杂区，所述第一掺杂区具有均匀的掺杂浓度，所述第二掺杂区的掺杂浓度自上至下递减；其中，所述第二掺杂区的上表面高于所述第二阻挡层的上表面，所述第二掺杂区的下表面低于所述凹陷结构的最低点。
在一些实施例中，所述形成覆盖于所述金属层上方的第二阻挡层之后，所述方法还包括：在所述第二阻挡层上形成导电层。
在一些实施例中，所述导电层的上表面低于所述第二掺杂区的上表面。
在一些实施例中，所述导电层的电阻率大于所述金属层的电阻率。
在一些实施例中，所述导电层为叠层结构。
在一些实施例中，所述导电层为多晶硅。
在一些实施例中，在所述金属层和所述填充层之间形成导电层。
本发明实施例提供的技术方案可以包括以下有益效果：
在本发明的一些实施例所提供的技术方案中，通过在金属层的顶部设置上表面凹陷的凹陷结构，凹陷结构产生的电场线对掺杂区的影响更弱，从而可以减小栅极诱导漏极泄漏电流。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。在附图中：
图1示意性示出了相关技术中的一种半导体器件的剖面图；
图2示意性示出了相关技术中的另一种半导体器件的剖面图；
图3示意性示出了相关技术中的又一种半导体器件的剖面图；
图4示意性示出了相关技术中的栅极产生的电场线的示意图；
图5示意性示出了本发明一种实施例的半导体器件的剖面图；
图6示意性示出了本发明一种实施例的栅极产生的电场线的示意图；
图7示意性示出了本发明另一种实施例的半导体器件的剖面图；
图8示意性示出了本发明另一种实施例的栅极产生的电场线的示意图；
图9示意性示出了本发明又一种实施例的半导体器件的剖面图；
图10示意性示出了本发明又一种实施例的半导体器件的剖面图；
图11示意性示出了本发明一种实施例的半导体器件的制作方法的流程图；
图12至图17是步骤S903至步骤S908的剖面示意图；
图18是在沉积第二阻挡层材料后完成步骤S909的剖面示意图；
图19是完成步骤S910的剖面示意图；
图20是在步骤S903中形成光刻图案的示意图；
图21是在步骤S903中对掩模层进行刻蚀的示意图；
图22是在步骤S907中去除部分金属层后的剖面示意图；
图23是在凹陷结构上形成第二阻挡层后的剖面示意图。
具体实施方式
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其它相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
相关技术中，动态随机存储器的栅极字线与源/漏极之间存在重叠区域，当栅极的字线接零电压甚至是负电压，并且漏极连接电容单元存储电荷的高电压时，会存在栅极诱导漏极泄漏电流，这将导致电容单元存储电荷泄漏。
如图1，具有埋栅结构的半导体器件100包括衬底110、栅极介质层120、第一阻挡层130和金属层140，其中，金属层的顶部为平面结构。
如图2所示，半导体器件200的金属层240的顶部为弧面结构。
如图3所示，半导体器件300的金属层340的顶部包括一个平面和设置于该平面上的圆柱结构。
顶部为弧面结构的半导体器件200的栅极顶部产生的电场线如图4所示，在该电场线的作用下，出现栅极诱导漏极泄漏电流较为容易。
为解决上述问题，本发明实施例提供一种半导体器件及其制作方法，以减小栅极诱导漏极泄漏电流。
图5示意性示出了根据本发明的实施例的半导体器件400的剖面图。如图5所示，本公开示例性实施例提供的半导体器件包括：衬底510；设置于衬底510上的埋栅结构，埋栅结构位于衬底上方的凹槽中，埋栅结构包括自外至内依次设置于凹槽中的栅极介质层520、第一阻挡层430和金属层540，金属层540的顶部具有上表面凹陷的凹陷结构；设置于埋栅结构的两侧的衬底部分的掺杂区550；覆盖于金属层540上方的填充层460。
本发明实施例的技术方案中，通过在金属层的顶部设置上表面凹陷的凹陷结构，使得栅极顶部产生的电场线如图6所示，在该电场线的作用下，较难出现栅极诱导漏极泄漏电流。
本发明实施例中的掺杂区包括与埋栅结构在第一方向上的投影无交叠的第一掺杂部分和与埋栅结构在第一方向上的投影有交叠区域的第二掺杂部分，第一方向为凹槽的深度方向；第一掺杂区位于第二掺杂区上方，第一掺杂区的掺杂浓度均匀，第二掺杂区的掺杂浓度自上至下递减。这里，第一掺杂区和第二掺杂区可以为N掺杂区。具体的，对所述凹槽两侧的衬底部分进行离子注入，形成掺杂区。对所述掺杂区进行退火处理，形成第一掺杂区和第二掺杂区，第一掺杂区具有均匀的掺杂浓度，第二掺杂区的掺杂浓度自上至下递减；其中，所述第二掺杂区的上表面高于所述第二阻挡层的上表面，所述第二掺杂区的下表面低于所述凹陷结构的最低点。
第一掺杂区是理想的掺杂区，不与栅极交叠，第二掺杂区是由于实际工艺条件的非理想性造成的与栅极交叠的区域。不同的栅极顶部形貌会产生不同的电场线，不同的电场线会产生不同的GIDL效应。相较于栅极顶部凸起的形貌，栅极顶部凹陷的形貌产生的电场线对第二掺杂区的影响更弱，从而可以减小GIDL。
本发明实施的技术方案中，如图7所示，可以在金属层540与填充层560之间设置第二阻挡层531。所述第二阻挡层531可以为氮化钛，硅化钨等。具体的，第二阻挡层531填充金属层540上表面的凹陷结构，并且与金属层540侧壁上的第一阻挡层530相连并包裹金属层540。在其它实施例中，第二阻挡层531共形地形成在金属层540的上表面，部分填充所述金属层540上表面的凹陷结构。
如图7所示，半导体器件500中，第二阻挡层531覆盖于金属层540上方。此时，填充层560位于第二阻挡层531的上方。栅极顶部凹陷相对于栅极顶部凸起会增大栅极电阻，为了在减小GIDL和增大电阻之间取得平衡，可以在金属钨上面覆盖氮化钛，由于氮化钛的电阻率比金属钨大，可以使得GIDL比现有技术小的同时，栅极电阻比现有技术略大。
如图8所示，第二掺杂区的上表面高于所述第二阻挡层的上表面，即d1＜d2。第二掺杂区的下表面低于凹陷结构的最低点，即d1+d4＞d3。金属层的上表面的最高处和最低处的高度差小于第二掺杂区的上表面和下表面的高度差，即d5＜d4。这样，可以使得第二掺杂区与栅极交叠的区域中较难产生GIDL。所述第二掺杂区的上表面可以理解为所述第二掺杂区域的顶部，所述第二掺杂区的下表面以理解为所述第二掺杂区域的底部。
在一实施例中，如图9所示，半导体器件500还包括导电层600，所述导电层位于所述金属层与填充层之间。所述导电层的电阻率大于所述金属层的电阻率。所述导电层可以为多晶硅等材质。所述导电层也可以为叠层结构，所述叠层结构由多种导电材料组层，如硅化钨和多晶硅叠层结构。所述导电层的上表面低于所述第二掺杂区的上表面。
在一实施例中，如图10所示，半导体器件500还包括导电层600，所述导电层位于第二阻挡层531与填充层之间。所述导电层的电阻率大于所述金属层的电阻率。所述导电层可以为多晶硅等材质。所述导电层也可以为叠层结构，所述叠层结构由多种导电材料组层，如硅化钨和多晶硅叠层结构。所述导电层的上表面低于所述第二掺杂区的上表面。
在本发明实施例中，金属层材料可以为钨，第一阻挡层材料可以为氮化钛，栅极介质层材料可以为二氧化硅，填充层材料可以为二氧化硅、氮化硅或氮氧化硅，在实际应用中，可以使用的金属层材料、第一阻挡层材料、栅极介质层材料以及填充层材料均不局限于此。
本发明实施例中的半导体器件通过在金属层的顶部设置上表面凹陷的凹陷结构，凹陷结构产生的电场线对掺杂区的影响更弱，从而可以减小栅极诱导漏极泄漏电流。
如图11所示，本发明实施例提供一种半导体器件的制作方法，包括：
步骤S901，提供衬底。
步骤S902，在衬底上形成阱区。
步骤S903，在阱区上方刻蚀形成凹槽。
步骤S904，在凹槽的内表面形成栅极介质层。
步骤S905，在栅极介质层上沉积第一阻挡层材料形成第一阻挡层。
步骤S906，在第一阻挡层上沉积金属层材料形成金属层。
步骤S907，蚀刻去除部分金属层材料和部分第一阻挡层材料。
步骤S908，蚀刻金属层形成上表面凹陷的凹陷结构。
步骤S909，在金属层上沉积填充材料形成填充层。
步骤S910，对凹槽两侧的衬底部分进行离子注入，形成掺杂区。
本发明实施例的技术方案中，通过在金属层的顶部设置上表面凹陷的凹陷结构，使得栅极产生的电场线如图6所示，在该电场线的作用下，较难出现栅极诱导漏极泄漏电流。
具体地，在步骤S903之后，形成如图12所示的具有凹槽580的半导体器件。其中，保护层570由沉积工艺生成。如图20所示，对保护层570上方设置的光刻胶进行光刻工艺形成具有图案的光刻胶掩膜590后，刻蚀形成如图21所示的保护层开孔571，保护层开孔571与光刻胶掩膜590的图案相对应。之后，去除光刻胶掩膜590，并以开孔后的保护层570为掩膜进行蚀刻，即可形成如图12所示的半导体器件。
在步骤S904之后，形成如图13所示的具有栅极介质层520的半导体器件。
在步骤S905之后，形成如图14所示的具有第一阻挡层530的半导体器件。这里，第一阻挡层材料可以为氮化钛，且并不局限于此。如图14所示，第一阻挡层材料覆盖于包括保护层侧面和上表面的半导体器件的上表面。
在步骤S906之后，形成如图15所示的具有金属层540的半导体器件。这里，金属层材料可以为钨，且并不局限于此。如图15所示，金属层材料覆盖于步骤S905形成的第一阻挡层530的上表面。
在步骤S907之后，形成如图16所示的半导体器件。其中，去除部分金属层材料和部分第一阻挡层材料时，可以首先蚀刻去除部分金属层，形成如图22所示的半导体器件，之后，再蚀刻去除部分第一阻挡层，形成如图16所示的半导体器件。
在步骤S908之后，形成如图17所示的半导体器件。可以通过干法或湿法刻蚀工艺形成所需结构。
在一实施例中，如图9所示，在金属层与填充层之间形成导电层600。所述导电层的电阻率大于所述金属层的电阻率。所述导电层可以为多晶硅等材质。所述导电层也可以为叠层结构，所述叠层结构由多种导电材料组层，如硅化钨和多晶硅叠层结构。所述导电层的上表面低于所述第二掺杂区的上表面。
在步骤S908之后，如图23所示，还可以在凹陷结构上沉积第二阻挡层材料，形成覆盖于金属层上方的第二阻挡层531。金属钨上面覆盖氮化钛或硅化钨等第二阻挡层材料，由于氮化钛或硅化钨的电阻率比金属钨大，可以使得GIDL比现有技术小的同时，栅极电阻比现有技术略大。
在一实施例中，如图10所示，在第二阻挡层531上沉积导电材料，形成覆盖于所述第二阻挡层531上方的导电层600，然后在导电层600上形成填充层。所述导电层的电阻率大于所述金属层的电阻率。所述导电层可以为多晶硅等材质。所述导电层也可以为叠层结构，所述叠层结构由多种导电材料组层，如硅化钨和多晶硅叠层结构。所述导电层的上表面低于所述第二掺杂区的上表面。
在步骤S909之后，形成如图18所示的半导体器件。其中，形成填充层使用的填充层材料可以为二氧化硅、氮化硅或氮氧化硅。
在步骤S910之后，形成如图19所示的半导体器件。步骤S910包括可以进行离子注入后，形成的掺杂区包括第一掺杂区和第二掺杂区。其中，第一掺杂区的掺杂浓度均匀，第二掺杂区的掺杂浓度自上至下递减。第二掺杂区的上表面高于第二阻挡层的上表面，第二掺杂区的下表面低于所述凹陷结构的最低点，金属层的上表面的最高处和最低处的高度差小于第二掺杂区的上表面和下表面的高度差。这样，可以使得第二掺杂区域栅极交叠的区域中较难产生GIDL。
步骤S910具体包括以下步骤：
对所述凹槽两侧的衬底部分进行离子注入，形成掺杂区；对所述掺杂区进行退火处理，形成第一掺杂区和第二掺杂区，所述第一掺杂区具有均匀的掺杂浓度，所述第二掺杂区的掺杂浓度自上至下递减；其中，所述第二掺杂区的上表面高于所述第二阻挡层的上表面，所述第二掺杂区的下表面低于所述凹陷结构的最低点。
在本发明实施例的半导体器件的制作方法中，通过在金属层的顶部设置上表面凹陷的凹陷结构，凹陷结构产生的电场线对掺杂区的影响更弱，从而可以减小栅极诱导漏极泄漏电流。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
Claims (15)
1.一种半导体器件，其特征在于，包括：
衬底；
设置于所述衬底上的埋栅结构，所述埋栅结构位于所述衬底上方的凹槽中，所述埋栅结构包括自外至内依次设置于所述凹槽中的栅极介质层、第一阻挡层和金属层，所述金属层的顶部具有上表面凹陷的凹陷结构；
设置于所述埋栅结构的两侧的衬底部分的掺杂区；
覆盖于所述金属层上方的填充层；在所述金属层与所述填充层之间设置第二阻挡层；所述掺杂区包括与所述埋栅结构在第一方向上的投影无交叠的第一掺杂区和与所述埋栅结构在第一方向上的投影有交叠区域的第二掺杂区，所述第一方向为所述凹槽的深度方向；
所述第一掺杂区位于所述第二掺杂区上方，所述第一掺杂区的掺杂浓度均匀，所述第二掺杂区的掺杂浓度自上至下递减；所述第二掺杂区的上表面高于所述第二阻挡层的上表面；所述第二掺杂区的下表面低于所述凹陷结构的最低点。
2.根据权利要求1所述的半导体器件，其特征在于，所述金属层的上表面的最高处和最低处的高度差小于所述第二掺杂区的上表面和下表面的高度差。
3.根据权利要求1-2任一所述的半导体器件，其特征在于，还包括导电层，所述导电层位于所述第二阻挡层与所述填充层之间。
4.根据权利要求3所述的半导体器件，其特征在于，所述导电层的电阻率大于所述金属层的电阻率。
5.根据权利要求3所述的半导体器件，其特征在于，所述导电层的上表面低于所述第二掺杂区的上表面。
6.根据权利要求3所述的半导体器件，其特征在于，所述导电层为叠层结构。
7.根据权利要求3所述的半导体器件，其特征在于，所述导电层为多晶硅。
8.根据权利要求1所述的半导体器件，其特征在于，还包括导电层，所述导电层位于所述金属层与所述填充层之间。
9.一种半导体器件的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成阱区；
在所述阱区上方刻蚀形成凹槽；
在所述凹槽的内表面形成栅极介质层；
在所述栅极介质层上沉积第一阻挡层材料形成第一阻挡层；
在所述第一阻挡层上沉积金属层材料形成金属层；
蚀刻去除部分金属层材料和部分第一阻挡层材料；
蚀刻所述金属层形成上表面凹陷的凹陷结构；
在所述金属层上沉积填充材料形成填充层；
对所述凹槽两侧的衬底部分进行离子注入，形成掺杂区；所述蚀刻所述金属层形成上表面凹陷的凹陷结构之后，所述方法还包括：
在所述凹陷结构上形成第二阻挡层；所述对所述凹槽两侧的衬底部分进行离子注入，包括：
对所述凹槽两侧的衬底部分进行离子注入，形成掺杂区；
对所述掺杂区进行退火处理，形成第一掺杂区和第二掺杂区，所述第一掺杂区具有均匀的掺杂浓度，所述第二掺杂区的掺杂浓度自上至下递减；
其中，所述第二掺杂区的上表面高于所述第二阻挡层的上表面，所述第二掺杂区的下表面低于所述凹陷结构的最低点。
10.根据权利要求9所述的方法，其特征在于，在所述凹陷结构上形成第二阻挡层之后，所述方法还包括：
在所述第二阻挡层上形成导电层。
11.根据权利要求10所述的方法，其特征在于，所述导电层的上表面低于所述第二掺杂区的上表面。
12.根据权利要求10所述的方法，其特征在于，所述导电层的电阻率大于所述金属层的电阻率。
13.根据权利要求10所述的方法，其特征在于，所述导电层为叠层结构。
14.根据权利要求10所述的方法，其特征在于，所述导电层为多晶硅。
15.根据权利要求9所述的方法，其特征在于，还包括：
在所述金属层和所述填充层之间形成导电层。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086007A (en) * | 1989-05-24 | 1992-02-04 | Fuji Electric Co., Ltd. | Method of manufacturing an insulated gate field effect transistor |
| CN101866923A (zh) * | 2010-05-18 | 2010-10-20 | 苏州硅能半导体科技股份有限公司 | 三层光罩沟槽mos器件及制造方法 |
| KR20140084915A (ko) * | 2012-12-27 | 2014-07-07 | 에스케이하이닉스 주식회사 | 리버스 리세스게이트를 구비한 반도체장치 및 그 제조 방법 |
| US9589960B1 (en) * | 2015-12-23 | 2017-03-07 | SK Hynix Inc. | Semiconductor device having buried gate structure, method for manufacturing the same, memory cell having the same, and electronic device having the same |
| CN108987282A (zh) * | 2018-09-11 | 2018-12-11 | 长鑫存储技术有限公司 | 一种半导体器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101051571B1 (ko) * | 2009-06-30 | 2011-07-22 | 주식회사 하이닉스반도체 | 반도체 기억 소자 및 그 제조방법 |
| KR102455869B1 (ko) * | 2015-12-23 | 2022-10-20 | 에스케이하이닉스 주식회사 | 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086007A (en) * | 1989-05-24 | 1992-02-04 | Fuji Electric Co., Ltd. | Method of manufacturing an insulated gate field effect transistor |
| CN101866923A (zh) * | 2010-05-18 | 2010-10-20 | 苏州硅能半导体科技股份有限公司 | 三层光罩沟槽mos器件及制造方法 |
| KR20140084915A (ko) * | 2012-12-27 | 2014-07-07 | 에스케이하이닉스 주식회사 | 리버스 리세스게이트를 구비한 반도체장치 및 그 제조 방법 |
| US9589960B1 (en) * | 2015-12-23 | 2017-03-07 | SK Hynix Inc. | Semiconductor device having buried gate structure, method for manufacturing the same, memory cell having the same, and electronic device having the same |
| CN108987282A (zh) * | 2018-09-11 | 2018-12-11 | 长鑫存储技术有限公司 | 一种半导体器件及其制造方法 |
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