JP2582724Y2 - 絶縁ゲート型半導体素子 - Google Patents
絶縁ゲート型半導体素子Info
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- JP2582724Y2 JP2582724Y2 JP1991081586U JP8158691U JP2582724Y2 JP 2582724 Y2 JP2582724 Y2 JP 2582724Y2 JP 1991081586 U JP1991081586 U JP 1991081586U JP 8158691 U JP8158691 U JP 8158691U JP 2582724 Y2 JP2582724 Y2 JP 2582724Y2
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Description
【０００１】
【産業上の利用分野】本考案は自己消弧機能を有する電
力用半導体素子に係り、特にＭＯＳ型絶縁ゲート電極を
有する半導体素子の構造に関する。
力用半導体素子に係り、特にＭＯＳ型絶縁ゲート電極を
有する半導体素子の構造に関する。
【０００２】
【従来の技術】最近、電力用半導体素子にＭＯＳＦＥＴ
（Metal Oxiside Semiconductor Field Effect Toransi
stor）やＩＧＢＴ（Insulated Gate Bipolar Transisto
r）等の絶縁ゲート型半導体素子が使用されている。
（Metal Oxiside Semiconductor Field Effect Toransi
stor）やＩＧＢＴ（Insulated Gate Bipolar Transisto
r）等の絶縁ゲート型半導体素子が使用されている。
【０００３】これら絶縁ゲート型半導体素子は、ＭＯＳ
構造の絶縁ゲート電極を少なくとも備えてなり、周知の
ように、電圧印加時に絶縁ゲート電極直下の半導体層に
形成されるチャネルを介して異なる種類の半導体同士を
通電させるものである。
構造の絶縁ゲート電極を少なくとも備えてなり、周知の
ように、電圧印加時に絶縁ゲート電極直下の半導体層に
形成されるチャネルを介して異なる種類の半導体同士を
通電させるものである。
【０００４】図３は先に提案した本出願人による両面Ｉ
ＧＢＴの断面構造図を示す（特願平１−３３４２２４号
明細書参照）。
ＧＢＴの断面構造図を示す（特願平１−３３４２２４号
明細書参照）。
【０００５】この図を参照すると、Ｎ−ベース層１０を
有する一つの半導体基板のそれぞれの面にＰベース層１
１とＰエミッタ層１２を対抗して選択形成し、Ｐベース
層１１の表面にＮ ＋ エミッタ層１３ａを、Ｐエミッタ層
１２の表面にＮ ＋ ショート層１３ｂをそれぞれ形成し、
Ｎ ＋ エミッタ層１３ａ表面とＮ − ベース層１０表面とＰ
ベース層１１表面には絶縁ゲート電極１４ａ、Ｎ ＋ ショ
ート層１３ｂ表面とＮ − ベース層１０表面とＰエミッタ
層１２表面には絶縁ゲート電極１４ｂを各々設けるとと
もに、前記Ｐベース層１１とＮ ＋ エミッタ層１３ａとを
表面で短絡する第一の導電部材１５ａと、Ｐエミッタ層
１２とＮ＋ショート層１３ｂとを表面で短絡する第二の
導電部材１５ｂとを設け、更に、第一の導電部材１５ａ
にはカソード電極Ｋ、第二の導電部材１５ｂにはアノー
ド電極Ａを接合し、カソード側の絶縁ゲート電極１４ａ
には第一のゲート電極Ｇ１、アノード側の絶縁ゲート電
極１５には第二のゲート電極Ｇ２を各々接合している。
有する一つの半導体基板のそれぞれの面にＰベース層１
１とＰエミッタ層１２を対抗して選択形成し、Ｐベース
層１１の表面にＮ ＋ エミッタ層１３ａを、Ｐエミッタ層
１２の表面にＮ ＋ ショート層１３ｂをそれぞれ形成し、
Ｎ ＋ エミッタ層１３ａ表面とＮ − ベース層１０表面とＰ
ベース層１１表面には絶縁ゲート電極１４ａ、Ｎ ＋ ショ
ート層１３ｂ表面とＮ − ベース層１０表面とＰエミッタ
層１２表面には絶縁ゲート電極１４ｂを各々設けるとと
もに、前記Ｐベース層１１とＮ ＋ エミッタ層１３ａとを
表面で短絡する第一の導電部材１５ａと、Ｐエミッタ層
１２とＮ＋ショート層１３ｂとを表面で短絡する第二の
導電部材１５ｂとを設け、更に、第一の導電部材１５ａ
にはカソード電極Ｋ、第二の導電部材１５ｂにはアノー
ド電極Ａを接合し、カソード側の絶縁ゲート電極１４ａ
には第一のゲート電極Ｇ１、アノード側の絶縁ゲート電
極１５には第二のゲート電極Ｇ２を各々接合している。
【０００６】第一及び第二の導電部材１５ａ，１５ｂ
は、例えば、各半導体要素表面及び絶縁ゲート電極１４
ａ，１４ｂ表面にアルミ蒸着したもので、上記短絡作用
の外、複数の半導体要素を並列接続し、大容量用途に適
合させるために設けられている。
は、例えば、各半導体要素表面及び絶縁ゲート電極１４
ａ，１４ｂ表面にアルミ蒸着したもので、上記短絡作用
の外、複数の半導体要素を並列接続し、大容量用途に適
合させるために設けられている。
【０００７】このような構造の両面ＩＧＢＴでは、第一
及び第二のゲート電極Ｇ１、Ｇ２に正電圧を印加するこ
とでＮ−ベース層１０とＮ ＋ エミッタ層１３ａ，Ｎ ＋ シ
ョート層１３ｂとの間にチャネルを形成してＮ−ベース
層１０中の過剰キャリアを引き出し、テイル電流を少な
くしてスイッチング損失を軽減し、同時にチャネルによ
る阻止で逆耐電圧を高くしている。これにより、双方向
の高速スイッチング動作を可能とするとともに、その際
の電力損失を低減できる。
及び第二のゲート電極Ｇ１、Ｇ２に正電圧を印加するこ
とでＮ−ベース層１０とＮ ＋ エミッタ層１３ａ，Ｎ ＋ シ
ョート層１３ｂとの間にチャネルを形成してＮ−ベース
層１０中の過剰キャリアを引き出し、テイル電流を少な
くしてスイッチング損失を軽減し、同時にチャネルによ
る阻止で逆耐電圧を高くしている。これにより、双方向
の高速スイッチング動作を可能とするとともに、その際
の電力損失を低減できる。
【０００８】なお、上記両面ＩＧＢＴは、いわゆるター
ンオン優先型のＩＧＢＴであり、各々の絶縁ゲート電極
１４ａ，１４ｂの対向側に各々Ｐエミッタ層１２とＰベ
ース層１１が配置される構造となっている。
ンオン優先型のＩＧＢＴであり、各々の絶縁ゲート電極
１４ａ，１４ｂの対向側に各々Ｐエミッタ層１２とＰベ
ース層１１が配置される構造となっている。
【０００９】
【考案が解決しようとする課題】ところで、最近、絶縁
ゲート型半導体素子がより大容量の用途に用いられてい
る。そのため、主電極、特に、カソード電極Ｋと第一の
導電部材１５ａ、アノード電極Ａと第二の導電部材１５
ｂの接合を、夫々ボンディング接合でなく、圧接接合す
ることが行われている。
ゲート型半導体素子がより大容量の用途に用いられてい
る。そのため、主電極、特に、カソード電極Ｋと第一の
導電部材１５ａ、アノード電極Ａと第二の導電部材１５
ｂの接合を、夫々ボンディング接合でなく、圧接接合す
ることが行われている。
【００１０】しかしながら、従来の構造の絶縁ゲート型
半導体素子では、主電極を圧接する際に絶縁ゲート電極
１４ａ，１４ｂの表面に過度の負担がかかり、絶縁膜が
破損して絶縁信頼性を損なう問題があった。
半導体素子では、主電極を圧接する際に絶縁ゲート電極
１４ａ，１４ｂの表面に過度の負担がかかり、絶縁膜が
破損して絶縁信頼性を損なう問題があった。
【００１１】この場合、軟性金属であるハンダ等を介し
て各主電極Ａ，Ｋを圧接することもできるが、そうする
と、ハンダ付けの際に半導体（シリコン）と電極板
（銅）との熱膨張係数の差から、各絶縁ゲート電極１４
ａ，１４ｂ内部に外方向の応力が生じ、同様に絶縁信頼
性を損なう問題があった。そのため、主電極の取り出し
が困難となり、その実用化を阻む要因となり、更に、高
耐圧、高速ターンオフ優先型の絶縁ゲート型半導体素子
の開発促進を遅らせていた。
て各主電極Ａ，Ｋを圧接することもできるが、そうする
と、ハンダ付けの際に半導体（シリコン）と電極板
（銅）との熱膨張係数の差から、各絶縁ゲート電極１４
ａ，１４ｂ内部に外方向の応力が生じ、同様に絶縁信頼
性を損なう問題があった。そのため、主電極の取り出し
が困難となり、その実用化を阻む要因となり、更に、高
耐圧、高速ターンオフ優先型の絶縁ゲート型半導体素子
の開発促進を遅らせていた。
【００１２】本考案はかかる問題点に鑑みてなされたも
ので、主電極の取り出しが容易な構造の絶縁ゲート型半
導体素子を提供することを目的とする。
ので、主電極の取り出しが容易な構造の絶縁ゲート型半
導体素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】本考案の絶縁ゲート型半
導体素子は、半導体基板のそれぞれの面にＭＯＳ型の絶
縁ゲート電極を配設してその表面を絶縁部材で被覆し、
絶縁ゲート電極を被覆している絶縁部材上に導電部材を
設けるとともに、この導電部材に主電極が接合される構
造を有する絶縁ゲート型半導体素子において、前記半導
体基板の前記絶縁ゲート電極の配設部位に少なくともこ
の絶縁ゲート電極と前記絶縁部材の厚みの和の深さを有
する凹部を設け、この凹部に絶縁ゲート電極と絶縁部材
とをこの順に埋め込んだ構造としたものである。
導体素子は、半導体基板のそれぞれの面にＭＯＳ型の絶
縁ゲート電極を配設してその表面を絶縁部材で被覆し、
絶縁ゲート電極を被覆している絶縁部材上に導電部材を
設けるとともに、この導電部材に主電極が接合される構
造を有する絶縁ゲート型半導体素子において、前記半導
体基板の前記絶縁ゲート電極の配設部位に少なくともこ
の絶縁ゲート電極と前記絶縁部材の厚みの和の深さを有
する凹部を設け、この凹部に絶縁ゲート電極と絶縁部材
とをこの順に埋め込んだ構造としたものである。
【００１４】また、本考案の絶縁ゲート型半導体素子
は、Ｎ−ベース層を有する半導体基板のそれぞれの面に
Ｐ − Ｐ ＋ ベース層とＰ − Ｐ ＋ エミッタ層を対向して選択
形成し、Ｐ − Ｐ ＋ ベース層表面にＮ ＋ エミッタ層を、Ｐ
− Ｐ ＋ エミッタ層表面にＮ ＋ ショート層をそれぞれ形成
し、Ｎ ＋ エミッタ層表面とＮ − ベース層表面とＰ−Ｐ＋
ベース層表面、及び、Ｎ ＋ ショート層表面とＮ − ベース
層表面とＰ−Ｐ＋エミッタ層表面には、各々絶縁部材で
被膜されたＭＯＳ構造の第一及び第二の絶縁ゲート電極
が半導体基板を介して対向して設けられ、更にＰ − Ｐ ＋
ベース層とＮ ＋ エミッタ層、Ｐ − Ｐ ＋ エミッタ層とＮ ＋
ショート層を夫々その表面で短絡する導電部材を設けて
なる絶縁ゲート型半導体素子であって、前記半導体基板
の前記絶縁ゲート電極の配設部位に少なくともこの絶縁
ゲート電極と前記絶縁部材の厚みの和の深さを有する凹
部を設け、この凹部に絶縁ゲート電極と絶縁部材とをこ
の順に埋め込んでなる構造としたものである。
は、Ｎ−ベース層を有する半導体基板のそれぞれの面に
Ｐ − Ｐ ＋ ベース層とＰ − Ｐ ＋ エミッタ層を対向して選択
形成し、Ｐ − Ｐ ＋ ベース層表面にＮ ＋ エミッタ層を、Ｐ
− Ｐ ＋ エミッタ層表面にＮ ＋ ショート層をそれぞれ形成
し、Ｎ ＋ エミッタ層表面とＮ − ベース層表面とＰ−Ｐ＋
ベース層表面、及び、Ｎ ＋ ショート層表面とＮ − ベース
層表面とＰ−Ｐ＋エミッタ層表面には、各々絶縁部材で
被膜されたＭＯＳ構造の第一及び第二の絶縁ゲート電極
が半導体基板を介して対向して設けられ、更にＰ − Ｐ ＋
ベース層とＮ ＋ エミッタ層、Ｐ − Ｐ ＋ エミッタ層とＮ ＋
ショート層を夫々その表面で短絡する導電部材を設けて
なる絶縁ゲート型半導体素子であって、前記半導体基板
の前記絶縁ゲート電極の配設部位に少なくともこの絶縁
ゲート電極と前記絶縁部材の厚みの和の深さを有する凹
部を設け、この凹部に絶縁ゲート電極と絶縁部材とをこ
の順に埋め込んでなる構造としたものである。
【００１５】
【作用】絶縁ゲート電極を半導体基板内に埋め込むこと
により、主電極の圧接接合による外力が絶縁ゲート電極
のみに集中せず、周辺の半導体要素表面に分散される。
これにより、絶縁膜破壊による絶縁信頼性の低下が防止
される。
により、主電極の圧接接合による外力が絶縁ゲート電極
のみに集中せず、周辺の半導体要素表面に分散される。
これにより、絶縁膜破壊による絶縁信頼性の低下が防止
される。
【００１６】また、半導体基板の凹部を絶縁ゲート電極
の厚みと同一又は更に深くすることで、導電部材を介し
て絶縁ゲート電極表面に伝導する熱の影響が緩和され
る。したがって、各半導体要素に接続する主電極の取り
出しが容易となる。
の厚みと同一又は更に深くすることで、導電部材を介し
て絶縁ゲート電極表面に伝導する熱の影響が緩和され
る。したがって、各半導体要素に接続する主電極の取り
出しが容易となる。
【００１７】
【実施例】以下、図面を参照して本考案の実施例を説明
する。
する。
【００１８】図１は本考案が適用される両面ＩＧＢＴの
断面構造図例であり、従来のターンオン優先型のＩＧＢ
Ｔ（図３）に対し、いわゆるターンオフ優先型のＩＧＢ
Ｔの例を示したものである。
断面構造図例であり、従来のターンオン優先型のＩＧＢ
Ｔ（図３）に対し、いわゆるターンオフ優先型のＩＧＢ
Ｔの例を示したものである。
【００１９】図１を参照すると、ターンオフ優先型のＩ
ＧＢＴは、Ｎ−ベース層１を有する半導体基板のカソー
ド側にＰ−Ｐ＋ベース層２、アノード側にＰ−Ｐ＋エミ
ッタ層３が各々対向して選択形成されており、Ｐ − Ｐ ＋
ベース層２表面にはＮ ＋ エミッタ層４ａ、Ｐ − Ｐ ＋ エミ
ッタ層３表面にはＮ ＋ ショート層４ｂが各々形成されて
いる。Ｎ ＋ エミッタ層４ａとＮ−ベース層１との間のＰ
−Ｐ＋ベース層２表面及びＮ＋ショート層４ｂとＮ−ベ
ース層１との間のＰ−Ｐ＋エミッタ層３表面には、各々
ＭＯＳ構造の第一及び第二の絶縁ゲート電極５ａ，５ｂ
がＮ−ベース層１を介して対向して設けられ、これら絶
縁ゲート電極５ａ，５ｂの表面は各々絶縁部材（絶縁
膜）６ａ，６ｂで被膜されている。また、Ｎ ＋ エミッタ
層４ａ表面、Ｐ−Ｐ＋ベース層２表面、及び第一の絶縁
ゲート電極５ａの表面には第一の導電部材７ａ（アルミ
蒸着板）が設けられ、Ｎ＋ショート層４ｂ表面、Ｐ−Ｐ
＋エミッタ層３表面、及び第二の絶縁ゲート電極５ｂの
表面には第二の導電部材７ｂ（アルミ蒸着板）が設けら
れている。
ＧＢＴは、Ｎ−ベース層１を有する半導体基板のカソー
ド側にＰ−Ｐ＋ベース層２、アノード側にＰ−Ｐ＋エミ
ッタ層３が各々対向して選択形成されており、Ｐ − Ｐ ＋
ベース層２表面にはＮ ＋ エミッタ層４ａ、Ｐ − Ｐ ＋ エミ
ッタ層３表面にはＮ ＋ ショート層４ｂが各々形成されて
いる。Ｎ ＋ エミッタ層４ａとＮ−ベース層１との間のＰ
−Ｐ＋ベース層２表面及びＮ＋ショート層４ｂとＮ−ベ
ース層１との間のＰ−Ｐ＋エミッタ層３表面には、各々
ＭＯＳ構造の第一及び第二の絶縁ゲート電極５ａ，５ｂ
がＮ−ベース層１を介して対向して設けられ、これら絶
縁ゲート電極５ａ，５ｂの表面は各々絶縁部材（絶縁
膜）６ａ，６ｂで被膜されている。また、Ｎ ＋ エミッタ
層４ａ表面、Ｐ−Ｐ＋ベース層２表面、及び第一の絶縁
ゲート電極５ａの表面には第一の導電部材７ａ（アルミ
蒸着板）が設けられ、Ｎ＋ショート層４ｂ表面、Ｐ−Ｐ
＋エミッタ層３表面、及び第二の絶縁ゲート電極５ｂの
表面には第二の導電部材７ｂ（アルミ蒸着板）が設けら
れている。
【００２０】第二の導電部材７ｂ表面にはハンダ又はＡ
ｌ等を介してアノード電極Ａが圧接されている。
ｌ等を介してアノード電極Ａが圧接されている。
【００２１】このような構造の両面ＩＧＢＴでは、ゲー
ト電圧印加時に各絶縁ゲート電極５ａ，５ｂの直下のＰ
−層がＮ−層に反転し、夫々Ｎ−ベース層１−Ｎ−反転
層−Ｎ ＋ エミッタ層４ａ，Ｎ ＋ ショート層４ｂからなる
ダイオードが形成される。そしてターンオフ時に存する
Ｎ−ベース層１中の過剰なキャリアをＮ ＋ エミッタ層４
ａ，Ｎ ＋ ショート層４ｂから速やかに引き出し、寄生サ
イリスタによるラッチアップを防止している。
ト電圧印加時に各絶縁ゲート電極５ａ，５ｂの直下のＰ
−層がＮ−層に反転し、夫々Ｎ−ベース層１−Ｎ−反転
層−Ｎ ＋ エミッタ層４ａ，Ｎ ＋ ショート層４ｂからなる
ダイオードが形成される。そしてターンオフ時に存する
Ｎ−ベース層１中の過剰なキャリアをＮ ＋ エミッタ層４
ａ，Ｎ ＋ ショート層４ｂから速やかに引き出し、寄生サ
イリスタによるラッチアップを防止している。
【００２２】これにより、逆耐圧を保持しながらターン
オフ時間を短縮化することができ、且つ、ターンオフ損
失を低減することもできる。
オフ時間を短縮化することができ、且つ、ターンオフ損
失を低減することもできる。
【００２３】図２は図１に示した構造を改良した両面Ｉ
ＧＢＴの断面構造図である。図２中、図１のものと同一
構成部品については同一符号を付して説明する。
ＧＢＴの断面構造図である。図２中、図１のものと同一
構成部品については同一符号を付して説明する。
【００２４】図２を参照すると、このＩＧＢＴは、半導
体基板上の各絶縁ゲート電極５ａ，５ｂの配設部位に少
なくともこれら絶縁ゲート電極５ａ，５ｂと絶縁部材６
ａ，６ｂの厚みの和の深さを有する凹部を設け、この凹
部に各絶縁ゲート電極５ａ，５ｂと絶縁部材６ａ，６ｂ
とをこの順に埋め込んだ構造を有する。
体基板上の各絶縁ゲート電極５ａ，５ｂの配設部位に少
なくともこれら絶縁ゲート電極５ａ，５ｂと絶縁部材６
ａ，６ｂの厚みの和の深さを有する凹部を設け、この凹
部に各絶縁ゲート電極５ａ，５ｂと絶縁部材６ａ，６ｂ
とをこの順に埋め込んだ構造を有する。
【００２５】また、半導体要素表面および各絶縁ゲート
電極５ａ，５ｂ表面を覆う第一及び第二の導電部材７
ａ，７ｂの一端には、夫々ＭＯＳ構造の第一及び第二の
絶縁ゲート取り出し電極８ａ，８ｂが接続されており、
これら取り出し電極８ａ，８ｂには各々第一及び第二の
ゲート電極Ｇ1，Ｇ2が接合されている。
電極５ａ，５ｂ表面を覆う第一及び第二の導電部材７
ａ，７ｂの一端には、夫々ＭＯＳ構造の第一及び第二の
絶縁ゲート取り出し電極８ａ，８ｂが接続されており、
これら取り出し電極８ａ，８ｂには各々第一及び第二の
ゲート電極Ｇ1，Ｇ2が接合されている。
【００２６】更に、第一の導電部材７ａにはタングステ
ンやモリブデン等の熱緩衝部材９ａを介してカソード電
極Ｋが圧接接合され、第二の導電部材７ｂには同様の熱
緩衝部材９ｂを介してアノード電極Ａが圧接接合されて
いる。
ンやモリブデン等の熱緩衝部材９ａを介してカソード電
極Ｋが圧接接合され、第二の導電部材７ｂには同様の熱
緩衝部材９ｂを介してアノード電極Ａが圧接接合されて
いる。
【００２７】このような構造のＩＧＢＴでは、半導体基
板の両面が平面状となり、第一及び第二の導電部材７
ａ，７ｂも平面状となる。従って、半導体素子本体を薄
くできるとともに、カソード電極Ｋ、アノード電極Ａの
圧接接合による外力が絶縁ゲート電極のみに集中せず、
周辺の半導体要素表面に分散されるので、絶縁膜破壊が
防止され、絶縁信頼性の低下を防止することができる。
板の両面が平面状となり、第一及び第二の導電部材７
ａ，７ｂも平面状となる。従って、半導体素子本体を薄
くできるとともに、カソード電極Ｋ、アノード電極Ａの
圧接接合による外力が絶縁ゲート電極のみに集中せず、
周辺の半導体要素表面に分散されるので、絶縁膜破壊が
防止され、絶縁信頼性の低下を防止することができる。
【００２８】また、導電部材７ａ，７ｂと絶縁ゲート電
極５ａ，５ｂとの接触面積が小さくなるので、ハンダ付
け、電極接合時の各絶縁ゲート電極５ａ，５ｂ表面に伝
導する熱の影響が緩和され、熱緩衝部材９ａ，９ｂの作
用も相まって絶縁ゲート電極５ａ，５ｂの電極板と半導
体（シリコン）との熱膨張係数の差による応力の発生が
抑制される。
極５ａ，５ｂとの接触面積が小さくなるので、ハンダ付
け、電極接合時の各絶縁ゲート電極５ａ，５ｂ表面に伝
導する熱の影響が緩和され、熱緩衝部材９ａ，９ｂの作
用も相まって絶縁ゲート電極５ａ，５ｂの電極板と半導
体（シリコン）との熱膨張係数の差による応力の発生が
抑制される。
【００２９】したがって、上記主電極の圧接接合の外、
アノード電極Ａをハンダ付け、カソード電極Ｋをボンデ
ィング接合することも可能となり、より、汎用性のある
半導体構造を実現することができる。
アノード電極Ａをハンダ付け、カソード電極Ｋをボンデ
ィング接合することも可能となり、より、汎用性のある
半導体構造を実現することができる。
【００３０】
【考案の効果】以上説明してきたように、本考案では、
ＭＯＳ構造の絶縁ゲート電極を有する絶縁ゲート型半導
体素子において、半導体基板の絶縁ゲート電極の配設部
位に凹部を設け、この凹部に絶縁ゲート電極と絶縁部材
とをこの順に埋め込んだ構造としたので、主電極を圧接
接合やハンダ付け、あるいはボンディング接合しても絶
縁ゲート電極の絶縁信頼性を損なうことがなくなり、電
極取り出しが極めて容易となる効果を有する。
ＭＯＳ構造の絶縁ゲート電極を有する絶縁ゲート型半導
体素子において、半導体基板の絶縁ゲート電極の配設部
位に凹部を設け、この凹部に絶縁ゲート電極と絶縁部材
とをこの順に埋め込んだ構造としたので、主電極を圧接
接合やハンダ付け、あるいはボンディング接合しても絶
縁ゲート電極の絶縁信頼性を損なうことがなくなり、電
極取り出しが極めて容易となる効果を有する。
【００３１】特に、ターンオフ優先型の両面ＩＧＢＴの
ように電極取り出し機構が複雑な素子であっても、本考
案を適用することで、電極取り出しが極めて容易とな
り、その実用化が図れるようになった。
ように電極取り出し機構が複雑な素子であっても、本考
案を適用することで、電極取り出しが極めて容易とな
り、その実用化が図れるようになった。
【００３２】両面ＩＧＢＴは、アノード側とカソード側
とが同一構造であり、双方向の高速スイッチング動作を
低損失で行うので、交流スイッチとして使用できる。従
って、これを実用化することで、例えばトライアックの
ように光源の調光装置や、自己消弧型素子であることを
利用した力率調整等が一つの素子で安価に行うことがで
き、その効果には多大なものがある。
とが同一構造であり、双方向の高速スイッチング動作を
低損失で行うので、交流スイッチとして使用できる。従
って、これを実用化することで、例えばトライアックの
ように光源の調光装置や、自己消弧型素子であることを
利用した力率調整等が一つの素子で安価に行うことがで
き、その効果には多大なものがある。
【図１】本考案が適用される両面ＩＧＢＴの断面構造
図、
図、
【図２】図１の構造を改良した両面ＩＧＢＴの断面構造
図、
図、
【図３】従来の両面ＩＧＢＴの断面構造図。
１，１０…Ｎ−ベース層、２…Ｐ−Ｐ＋ベース層、３…
Ｐ−Ｐ＋エミッタ層、４ａ，１３ａ…Ｎ ＋ エミッタ層、
４ｂ，１３ｂ…Ｎ ＋ ショート層、５ａ，５ｂ，１４ａ，
１４ｂ…絶縁ゲート電極、６ａ，６ｂ…絶縁部材、７
ａ，７ｂ，１５ａ，１５ｂ…導電部材、Ｋ…カソード電
極（主電極）、Ａ…アノード電極（主電極）、Ｇ１，Ｇ
２…ゲート電極（主電極）。
Ｐ−Ｐ＋エミッタ層、４ａ，１３ａ…Ｎ ＋ エミッタ層、
４ｂ，１３ｂ…Ｎ ＋ ショート層、５ａ，５ｂ，１４ａ，
１４ｂ…絶縁ゲート電極、６ａ，６ｂ…絶縁部材、７
ａ，７ｂ，１５ａ，１５ｂ…導電部材、Ｋ…カソード電
極（主電極）、Ａ…アノード電極（主電極）、Ｇ１，Ｇ
２…ゲート電極（主電極）。
Claims (2)
- 【請求項１】 半導体基板のそれぞれの面にＭＯＳ型の
絶縁ゲート電極を配設してその表面を絶縁部材で被覆
し、絶縁ゲート電極を被覆している絶縁部材上に導電部
材を設けるとともに、この導電部材に主電極が接合され
る構造を有する絶縁ゲート型半導体素子において、 前記半導体基板の前記絶縁ゲート電極の配設部位に少な
くともこの絶縁ゲート電極と前記絶縁部材の厚みの和の
深さを有する凹部を設け、この凹部に絶縁ゲート電極と
絶縁部材とをこの順に埋め込んでなることを特徴する絶
縁ゲート型半導体素子。 - 【請求項２】 Ｎ−ベース層を有する半導体基板のそれ
ぞれの面にＰ − Ｐ ＋ ベース層とＰ − Ｐ ＋ エミッタ層を対
向して選択形成し、Ｐ − Ｐ ＋ ベース層表面にＮ ＋ エミッ
タ層を、Ｐ − Ｐ ＋ エミッタ層表面にＮ ＋ ショート層をそ
れぞれ形成し、Ｎ ＋ エミッタ層表面とＮ − ベース層表面
とＰ−Ｐ＋ベース層表面、及び、Ｎ ＋ ショート層表面と
Ｎ − ベース層表面とＰ−Ｐ＋エミッタ層表面には、各々
絶縁部材で被膜されたＭＯＳ構造の第一及び第二の絶縁
ゲート電極が半導体基板を介して対向して設けられ、更
にＰ − Ｐ ＋ ベース層とＮ ＋ エミッタ層、Ｐ − Ｐ ＋ エミッ
タ層とＮ ＋ ショート層を夫々その表面で短絡する導電部
材を設けてなる絶縁ゲート型半導体素子であって、 前記半導体基板の前記絶縁ゲート電極の配設部位に少な
くともこの絶縁ゲート電極と前記絶縁部材の厚みの和の
深さを有する凹部を設け、この凹部に絶縁ゲート電極と
絶縁部材とをこの順に埋め込んでなることを特徴する絶
縁ゲート型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991081586U JP2582724Y2 (ja) | 1991-10-08 | 1991-10-08 | 絶縁ゲート型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991081586U JP2582724Y2 (ja) | 1991-10-08 | 1991-10-08 | 絶縁ゲート型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0533546U JPH0533546U (ja) | 1993-04-30 |
| JP2582724Y2 true JP2582724Y2 (ja) | 1998-10-08 |
Family
ID=13750428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991081586U Expired - Lifetime JP2582724Y2 (ja) | 1991-10-08 | 1991-10-08 | 絶縁ゲート型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582724Y2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3352840B2 (ja) * | 1994-03-14 | 2002-12-03 | 株式会社東芝 | 逆並列接続型双方向性半導体スイッチ |
| JP4479052B2 (ja) * | 2000-05-09 | 2010-06-09 | 富士電機システムズ株式会社 | 半導体装置 |
| KR100447364B1 (ko) * | 2001-01-19 | 2004-09-07 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| CN108463885A (zh) * | 2015-12-11 | 2018-08-28 | 罗姆股份有限公司 | 半导体装置 |
| JP7068981B2 (ja) * | 2018-09-25 | 2022-05-17 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2941823B2 (ja) * | 1988-11-28 | 1999-08-30 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2689606B2 (ja) * | 1989-05-24 | 1997-12-10 | 富士電機株式会社 | 絶縁ゲート電界効果型トランジスタの製造方法 |
-
1991
- 1991-10-08 JP JP1991081586U patent/JP2582724Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533546U (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |