JP2582716Y2 - 電圧制御型スイッチング素子 - Google Patents
電圧制御型スイッチング素子Info
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- JP2582716Y2 JP2582716Y2 JP1991037699U JP3769991U JP2582716Y2 JP 2582716 Y2 JP2582716 Y2 JP 2582716Y2 JP 1991037699 U JP1991037699 U JP 1991037699U JP 3769991 U JP3769991 U JP 3769991U JP 2582716 Y2 JP2582716 Y2 JP 2582716Y2
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- JP
- Japan
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- semiconductor layer
- layer
- controlled switching
- oxide film
- type semiconductor
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Description
【０００１】
【産業上の利用分野】本考案は半導体装置に係り、特に
高パルス特殊電源に用いて有効な電圧制御型スイッチン
グ素子に関するものである。
高パルス特殊電源に用いて有効な電圧制御型スイッチン
グ素子に関するものである。
【０００２】
【従来の技術】近年、パワーデバイスにおいて電圧制御
型でかつ大電流を通電することが出来るＩＧＢＴ（絶縁
ゲート型バイボーラトランジスタ）という素子が開発さ
れている。この素子は幅の狭いパルス通電に適した素子
である。
型でかつ大電流を通電することが出来るＩＧＢＴ（絶縁
ゲート型バイボーラトランジスタ）という素子が開発さ
れている。この素子は幅の狭いパルス通電に適した素子
である。
【０００３】図３はこの種の従来の電圧制御型スイッチ
ング素子を示すもので、１はＰ＋型半導体祖、２はＮ＋
型半導体層、３はＮ−型半導体層、４はＰ型半導体層、
５はＮ型半導体層である。Ｎ−型半導体層３，Ｐ型半導
体層４およびＮ型半導体層５はそれぞれ露出面を有し、
これらの露出面にわたってシリコン酸化膜６が設けられ
ている。この酸化膜６上には金属又は低抵抗のポリシリ
コンからなるゲート電極層７が配設されており、ゲート
電極Ｇが形成される。
ング素子を示すもので、１はＰ＋型半導体祖、２はＮ＋
型半導体層、３はＮ−型半導体層、４はＰ型半導体層、
５はＮ型半導体層である。Ｎ−型半導体層３，Ｐ型半導
体層４およびＮ型半導体層５はそれぞれ露出面を有し、
これらの露出面にわたってシリコン酸化膜６が設けられ
ている。この酸化膜６上には金属又は低抵抗のポリシリ
コンからなるゲート電極層７が配設されており、ゲート
電極Ｇが形成される。
【０００４】また、酸化膜６とゲート電極層７には絶縁
物８が覆設され、この絶縁物８とＮ型半導体層５の露出
面にわたって金属からなるエミッタ電極層９が配設され
ており、エミッタ電極Ｅが形成される。Ｐ＋層１には金
属からなるコレクタ電極層１０が設けられ、これにより
コレクタ電極Ｃが形成される。
物８が覆設され、この絶縁物８とＮ型半導体層５の露出
面にわたって金属からなるエミッタ電極層９が配設され
ており、エミッタ電極Ｅが形成される。Ｐ＋層１には金
属からなるコレクタ電極層１０が設けられ、これにより
コレクタ電極Ｃが形成される。
【０００５】
【考案が解決しようとする課題】図３のスイッチング素
子は、通常はモジュールタイプのパッケージに複数個収
納されており、それぞれの素子の電極はボンディングパ
ットとアルミニウム等のボンディング線を使って外部に
取り出されている。しかし、主電流をボンディングで通
電させるという構造では、パルス的に大電流を通電する
場合には、ボンディングの接点で電磁力，熱等により金
属疲労が起こり、断線しやすく素子の寿命を著しく短く
してしまう。
子は、通常はモジュールタイプのパッケージに複数個収
納されており、それぞれの素子の電極はボンディングパ
ットとアルミニウム等のボンディング線を使って外部に
取り出されている。しかし、主電流をボンディングで通
電させるという構造では、パルス的に大電流を通電する
場合には、ボンディングの接点で電磁力，熱等により金
属疲労が起こり、断線しやすく素子の寿命を著しく短く
してしまう。
【０００６】大電流を通電するのに適した電極の取り出
し方として、平形パッケージを用いた圧接構造のものが
ある。しかし、図３に示すようにゲート電極部が素子の
表面に突出している構造では、そのまま圧接しようとし
た場合、ゲート上を圧接してしまい、ゲートとエミッタ
を絶縁している材料を破壊してゲートとエミッタ短絡
し、制御できなくなる等信頼性が損なわれていた。
し方として、平形パッケージを用いた圧接構造のものが
ある。しかし、図３に示すようにゲート電極部が素子の
表面に突出している構造では、そのまま圧接しようとし
た場合、ゲート上を圧接してしまい、ゲートとエミッタ
を絶縁している材料を破壊してゲートとエミッタ短絡
し、制御できなくなる等信頼性が損なわれていた。
【０００７】本発明は上述の問題点に鑑みてなされたも
ので、その目的は上記の欠点を除去した電圧制御型スイ
ッチング素子を提供することである。
ので、その目的は上記の欠点を除去した電圧制御型スイ
ッチング素子を提供することである。
【０００８】
【課題を解決するための手段】本発明は上述の目的を達
成するために、第１の半導体層，第２の半導体層，第３
の半導体層，第４の半導体層および第５の半導体層を順
次積層配置し、前記第３の半導体層，第４の半導体層お
よび第５の半導体層に接合する酸化膜層溝をシリコン基
板内に形成し、この酸化膜層溝内にゲート電極層を前記
第５の半導体層の深さよりも浅く位置するように埋設す
ると共に、このゲート電極層上に絶縁物層を設け、この
絶縁物層の表面が前記シリコン基板の第５の半導体層の
表面と平坦又は低く位置するようにして構成する。
成するために、第１の半導体層，第２の半導体層，第３
の半導体層，第４の半導体層および第５の半導体層を順
次積層配置し、前記第３の半導体層，第４の半導体層お
よび第５の半導体層に接合する酸化膜層溝をシリコン基
板内に形成し、この酸化膜層溝内にゲート電極層を前記
第５の半導体層の深さよりも浅く位置するように埋設す
ると共に、このゲート電極層上に絶縁物層を設け、この
絶縁物層の表面が前記シリコン基板の第５の半導体層の
表面と平坦又は低く位置するようにして構成する。
【０００９】
【作用】シリコン基板内に酸化膜層が埋設されており、
この酸化膜層上に、表面がシリコン基板の表面よりも平
坦以下に位置するように絶縁物層が配設されているか
ら、平形の圧接構造にしても絶縁物層が破壊されること
がなく、素子の信頼性を損なうこともなく大電流を通電
することが出来る。
この酸化膜層上に、表面がシリコン基板の表面よりも平
坦以下に位置するように絶縁物層が配設されているか
ら、平形の圧接構造にしても絶縁物層が破壊されること
がなく、素子の信頼性を損なうこともなく大電流を通電
することが出来る。
【００１０】
【実施例】以下に本考案の実施例を図１と図２を参照し
ながら説明する。図１は本考案の実施例による電圧制御
型スイッチング素子を示すもので、Ｎ−型半導体層３、
Ｐ型半導体層４およびＮ型半導体層５にわたって接合す
るようにシリコンからなる酸化膜層６ａからなる酸化膜
溝されている。この絶縁膜層６ａ内にゲート電極層７を
前記第５の半導体層の深さより浅く位置するように埋設
し、このゲート電極層７上に絶縁物層８ａの面がＮ型半
導体層５の面に対して平坦となるように絶縁物層８ａが
設けられている。Ｎ型半導体層５の面と絶縁物層８ａの
面上にはエミッタ電極層９ａが配設され、エミッタ電極
Ｅが形成されている。
ながら説明する。図１は本考案の実施例による電圧制御
型スイッチング素子を示すもので、Ｎ−型半導体層３、
Ｐ型半導体層４およびＮ型半導体層５にわたって接合す
るようにシリコンからなる酸化膜層６ａからなる酸化膜
溝されている。この絶縁膜層６ａ内にゲート電極層７を
前記第５の半導体層の深さより浅く位置するように埋設
し、このゲート電極層７上に絶縁物層８ａの面がＮ型半
導体層５の面に対して平坦となるように絶縁物層８ａが
設けられている。Ｎ型半導体層５の面と絶縁物層８ａの
面上にはエミッタ電極層９ａが配設され、エミッタ電極
Ｅが形成されている。
【００１１】上記構成の電圧制御型スイッチング素子に
おいては、絶縁ゲートをシリコン中に埋込んだ構造にな
っている。このとき、シリコンをエッチングした深さは
絶縁ゲートに必要なシリコン酸化膜の厚さをゲート電極
の金属あるいは低抵抗のポリシリコンの厚さ、エミッタ
・ゲート間に印加される電圧に耐える絶縁距離を加算し
た数値よりも深くなくてはならない。つまり、図２の他
の実施例による電圧制御型スイッチング素子のように、
エミッタ電極層９ｂはゲートの部分で段差があっても、
これがエミッタ電極よりも低ければ問題はない。
おいては、絶縁ゲートをシリコン中に埋込んだ構造にな
っている。このとき、シリコンをエッチングした深さは
絶縁ゲートに必要なシリコン酸化膜の厚さをゲート電極
の金属あるいは低抵抗のポリシリコンの厚さ、エミッタ
・ゲート間に印加される電圧に耐える絶縁距離を加算し
た数値よりも深くなくてはならない。つまり、図２の他
の実施例による電圧制御型スイッチング素子のように、
エミッタ電極層９ｂはゲートの部分で段差があっても、
これがエミッタ電極よりも低ければ問題はない。
【００１２】
【考案の効果】本考案は上述の如くであって、少なくと
もエミッタ電極は圧接構造であって絶縁ゲート部をエミ
ッタ電極とゲート電極が短絡しない様にシリコン中に埋
込む構造としたから、大電流を高い信頼性で通電するこ
との出来る電圧制御型スイッチング素子が得られる。
もエミッタ電極は圧接構造であって絶縁ゲート部をエミ
ッタ電極とゲート電極が短絡しない様にシリコン中に埋
込む構造としたから、大電流を高い信頼性で通電するこ
との出来る電圧制御型スイッチング素子が得られる。
【００１３】
【図１】本考案の実施例による電圧制御型スイッチング
素子の正断面図。
素子の正断面図。
【図２】本考案の他の実施例による電圧制御型スイッチ
ング素子の正断面図。
ング素子の正断面図。
【図３】従来の電圧制御型スイッチング素子の正断面
図。
図。
１…Ｐ＋型半導体層、２…Ｎ＋型半導体層、２…Ｎ−型
半導体層、４…Ｐ型半導体層、５…Ｎ型半導体層、６ａ
…シリコン酸化膜層、７…ゲート電極層、８ａ…絶縁物
層、９ａ，９ｂ…エミッタ電極層、１０…コレクタ電極
層。
半導体層、４…Ｐ型半導体層、５…Ｎ型半導体層、６ａ
…シリコン酸化膜層、７…ゲート電極層、８ａ…絶縁物
層、９ａ，９ｂ…エミッタ電極層、１０…コレクタ電極
層。
Claims (1)
- 【請求項１】 第１の半導体層，第２の半導体層，第３
の半導体層，第４の半導体層および第５の半導体層を順
次積層配置し、前記第３の半導体層，第４の半導体層お
よび第５の半導体層に接合する酸化膜層溝をシリコン基
板内に形成し、この酸化膜層溝内にゲート電極層を前記
第５の半導体層の深さよりも浅く位置するように埋設す
ると共に、このゲート電極層上に絶縁物層を設け、この
絶縁物層の表面が前記シリコン基板の第５の半導体層の
表面と平坦又は低く位置するようにして構成したことを
特徴とする電圧制御型スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991037699U JP2582716Y2 (ja) | 1991-05-28 | 1991-05-28 | 電圧制御型スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991037699U JP2582716Y2 (ja) | 1991-05-28 | 1991-05-28 | 電圧制御型スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04131954U JPH04131954U (ja) | 1992-12-04 |
| JP2582716Y2 true JP2582716Y2 (ja) | 1998-10-08 |
Family
ID=31919370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991037699U Expired - Lifetime JP2582716Y2 (ja) | 1991-05-28 | 1991-05-28 | 電圧制御型スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582716Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689606B2 (ja) * | 1989-05-24 | 1997-12-10 | 富士電機株式会社 | 絶縁ゲート電界効果型トランジスタの製造方法 |
-
1991
- 1991-05-28 JP JP1991037699U patent/JP2582716Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04131954U (ja) | 1992-12-04 |
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Legal Events
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