JP3226082B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3226082B2 JP3226082B2 JP26082494A JP26082494A JP3226082B2 JP 3226082 B2 JP3226082 B2 JP 3226082B2 JP 26082494 A JP26082494 A JP 26082494A JP 26082494 A JP26082494 A JP 26082494A JP 3226082 B2 JP3226082 B2 JP 3226082B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- main
- surface height
- emitter
- main electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 229920001721 polyimide Polymers 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 229910018125 Al-Si Inorganic materials 0.000 description 12
- 229910018520 Al—Si Inorganic materials 0.000 description 12
- 239000010410 layer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- IZJSTXINDUKPRP-UHFFFAOYSA-N aluminum lead Chemical compound [Al].[Pb] IZJSTXINDUKPRP-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート形バイポ
ーラトランジスタ（ＩＧＢＴ）などのＭＯＳ構造のパワ
ースイッチング素子を対象に、基板の一主面に第一主電
極（エミッタ）と制御電極（ゲート）、別の主面に第二
主電極（コレクタ）を有する半導体チップをパッケージ
に組み込んだ半導体装置に関する。
ーラトランジスタ（ＩＧＢＴ）などのＭＯＳ構造のパワ
ースイッチング素子を対象に、基板の一主面に第一主電
極（エミッタ）と制御電極（ゲート）、別の主面に第二
主電極（コレクタ）を有する半導体チップをパッケージ
に組み込んだ半導体装置に関する。
【０００２】
【従来の技術】ＩＧＢＴは、パワースイッチング素子と
してモータＰＷＭ制御インバータの応用などに幅広く使
われている。また、このＩＧＢＴは電圧駆動型で扱い易
いなどから、市場への要求は大容量化へ向かってきてお
り、半導体チップの大型化と相まって益々素子の大容量
化が進められる傾向にある。
してモータＰＷＭ制御インバータの応用などに幅広く使
われている。また、このＩＧＢＴは電圧駆動型で扱い易
いなどから、市場への要求は大容量化へ向かってきてお
り、半導体チップの大型化と相まって益々素子の大容量
化が進められる傾向にある。
【０００３】ところで、ＩＧＢＴのような絶縁ゲート形
素子（ＭＯＳ構造の素子）では半導体チップの一主面上
に主電極としてのエミッタ電極、および制御電極として
のゲート電極とが並んで形成されている。このためＩＧ
ＢＴのチップをパッケージングして組立てる場合に、第
二主面側のコレクタは放熱体兼用の金属ベース（ケース
下面側に設けられる）上に直接マウントすることができ
るが、第一主面側のエミッタ電極とゲート電極は別々に
外部導出端子を介して引き出す必要がある。そこで、従
来のパッケージ構造では、ケース上面側にエミッタ、ゲ
ート用の外部導出端子を装備し、エミッタ電極と外部導
出端子、およびゲート電極と外部導出端子との間に線径
３００μｍ程度のアルミ導線をワイヤボンデングして引
き出すようにしている。
素子（ＭＯＳ構造の素子）では半導体チップの一主面上
に主電極としてのエミッタ電極、および制御電極として
のゲート電極とが並んで形成されている。このためＩＧ
ＢＴのチップをパッケージングして組立てる場合に、第
二主面側のコレクタは放熱体兼用の金属ベース（ケース
下面側に設けられる）上に直接マウントすることができ
るが、第一主面側のエミッタ電極とゲート電極は別々に
外部導出端子を介して引き出す必要がある。そこで、従
来のパッケージ構造では、ケース上面側にエミッタ、ゲ
ート用の外部導出端子を装備し、エミッタ電極と外部導
出端子、およびゲート電極と外部導出端子との間に線径
３００μｍ程度のアルミ導線をワイヤボンデングして引
き出すようにしている。
【０００４】しかし、このような従来の構造ではコレク
タ側からの放熱はできるが、エミッタ側からの放熱はで
きず、素子を大容量化する上で支障がでてきた。そこ
で、当該発明者らは、ＭＯＳ構造の素子のエミッタ側表
面の一部にＭＯＳ構造部を作らず、放熱と電流通路とし
ての役割をもたせたエミッタ集電電極と呼ばれる構造を
提案し、この集電電極の部分にのみ加圧できるコンタク
ト端子体と呼ばれる電極で素子を加圧し、主電極へのワ
イヤボンデングレス化を達成した（富士時報 1994年5
月号pp283-287 ）。
タ側からの放熱はできるが、エミッタ側からの放熱はで
きず、素子を大容量化する上で支障がでてきた。そこ
で、当該発明者らは、ＭＯＳ構造の素子のエミッタ側表
面の一部にＭＯＳ構造部を作らず、放熱と電流通路とし
ての役割をもたせたエミッタ集電電極と呼ばれる構造を
提案し、この集電電極の部分にのみ加圧できるコンタク
ト端子体と呼ばれる電極で素子を加圧し、主電極へのワ
イヤボンデングレス化を達成した（富士時報 1994年5
月号pp283-287 ）。
【０００５】
【発明が解決しようとする課題】この構造は、コレクタ
側からの放熱に加えて、エミッタ側からの放熱もできる
ため、電流密度の増大が図れることと主電極に対するワ
イヤボンデングが不要になることから信頼性の大幅な向
上が図れるなどの利点がある反面、集電電極というＭＯ
Ｓ構造を設けない無効な領域を作らざるを得ないという
欠点を有する。この集電電極を設ける理由は、ＩＧＢＴ
のようなＭＯＳ構造の素子ではゲート電極上に酸化膜を
介してエミッタ電極が延長して作られるために、エミッ
タ電極全面にパッケージ側の電極板を加圧接触させる
と、ゲート電極にも加圧力が加わり特性が変化したり劣
化したりするため、実用に供しないためである。
側からの放熱に加えて、エミッタ側からの放熱もできる
ため、電流密度の増大が図れることと主電極に対するワ
イヤボンデングが不要になることから信頼性の大幅な向
上が図れるなどの利点がある反面、集電電極というＭＯ
Ｓ構造を設けない無効な領域を作らざるを得ないという
欠点を有する。この集電電極を設ける理由は、ＩＧＢＴ
のようなＭＯＳ構造の素子ではゲート電極上に酸化膜を
介してエミッタ電極が延長して作られるために、エミッ
タ電極全面にパッケージ側の電極板を加圧接触させる
と、ゲート電極にも加圧力が加わり特性が変化したり劣
化したりするため、実用に供しないためである。
【０００６】この発明は、前記欠点を解決するために、
ゲート電極上のエミッタ電極に加圧力が加わらないよう
に、この領域以外のエミッタ電極とパッケージ側の電極
板とを接触させて、さらに集電電極という無効な領域を
設けない構造とすることで、加圧力による特性変化がな
く、両面冷却効果が大きくでき、かつ活性領域が広くと
れるＭＯＳ構造の半導体装置を提供することにある。
ゲート電極上のエミッタ電極に加圧力が加わらないよう
に、この領域以外のエミッタ電極とパッケージ側の電極
板とを接触させて、さらに集電電極という無効な領域を
設けない構造とすることで、加圧力による特性変化がな
く、両面冷却効果が大きくでき、かつ活性領域が広くと
れるＭＯＳ構造の半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明は前記の目的を
達成するために、第一主面に第一主電極と制御電極を、
第二主面に第二主電極をそれぞれ有するＭＯＳ構造の半
導体チップを、両面が露出する一対の共通電極板の間に
絶縁外筒を介装してなる平形パッケージの中に組み込
み、該半導体チップの第一主電極とこれに対向するパッ
ケージ側の共通電極板との間に加圧、導電、放熱体を兼
ねたコンタクト端子体を介装したものにおいて、制御電
極上に絶縁膜を介して、該制御電極上も被覆する第一の
第一主電極と、制御電極上以外の第一の第一主電極の表
面に形成する制御電極上の第一の第一主電極の表面高さ
より表面高さが高い絶縁膜と、第一の第一主電極および
第一の第一主電極の表面高さより表面高さが高い絶縁膜
の上を被覆する第二の第一主電極とを有し、制御電極上
以外の第一主電極の表面高さが制御電極上の第一主電極
の表面高さより高いものとする。さらに絶縁膜がポリイ
ミド膜であるとよい。
達成するために、第一主面に第一主電極と制御電極を、
第二主面に第二主電極をそれぞれ有するＭＯＳ構造の半
導体チップを、両面が露出する一対の共通電極板の間に
絶縁外筒を介装してなる平形パッケージの中に組み込
み、該半導体チップの第一主電極とこれに対向するパッ
ケージ側の共通電極板との間に加圧、導電、放熱体を兼
ねたコンタクト端子体を介装したものにおいて、制御電
極上に絶縁膜を介して、該制御電極上も被覆する第一の
第一主電極と、制御電極上以外の第一の第一主電極の表
面に形成する制御電極上の第一の第一主電極の表面高さ
より表面高さが高い絶縁膜と、第一の第一主電極および
第一の第一主電極の表面高さより表面高さが高い絶縁膜
の上を被覆する第二の第一主電極とを有し、制御電極上
以外の第一主電極の表面高さが制御電極上の第一主電極
の表面高さより高いものとする。さらに絶縁膜がポリイ
ミド膜であるとよい。
【０００８】
【作用】上記構成にすることで、ゲート電極上以外のエ
ミッタ電極の表面高さをゲート電極上のエミッタ電極の
表面高さより高くすることで、ゲート電極上のエミッタ
電極とパッケージ側の電極板との接触はなく、一方ゲー
ト電極以外の領域のエミッタ電極は全面に亘って電極板
と接触する。そのため、ゲート電極には加圧力が加わら
ず、加圧による特性変化はなく、一方エミッタ電極から
の熱放散の向上と、集電電極の不要によりチップ面積全
面が有効活用できる。また電流容量が同一ならチップ面
積の縮小化ができる。
ミッタ電極の表面高さをゲート電極上のエミッタ電極の
表面高さより高くすることで、ゲート電極上のエミッタ
電極とパッケージ側の電極板との接触はなく、一方ゲー
ト電極以外の領域のエミッタ電極は全面に亘って電極板
と接触する。そのため、ゲート電極には加圧力が加わら
ず、加圧による特性変化はなく、一方エミッタ電極から
の熱放散の向上と、集電電極の不要によりチップ面積全
面が有効活用できる。また電流容量が同一ならチップ面
積の縮小化ができる。
【０００９】
【実施例】図１はこの発明の一実施例を示す要部断面図
である。ｎ形半導体基板２の一主面の表面層にｐ形領域
３が拡散などにより選択的に形成され、このｐ形領域３
の表面層に高濃度ｎ形領域４が形成され、高濃度ｎ形領
域４とｎ形半導体基板２とに挟まれたｐ形領域３上にゲ
ート酸化膜６を介してポリシリコンでできたゲート電極
５が形成され、このゲート電極５上に絶縁酸化膜１２が
形成される。この酸化膜１２上と半導体が露出している
エミッタ領域１１とに１層目のＡｌ−Ｓｉ金属膜７が形
成され、このエミッタ領域１１上のＡｌ−Ｓｉ金属膜７
の表面にポリイミド膜８がゲート電極５と酸化膜６、１
２とを合わせた厚さより厚く形成され、このポリイミド
膜８上と１層目のＡｌ−Ｓｉ金属膜７が露出している領
域に２層目のＡｌ−Ｓｉ金属膜９が形成される。このＡ
ｌ−Ｓｉ金属膜９がエミッタ電極１３となる。この構造
では、ポリイミド膜８上に形成されたエミッタ電極１３
の表面は凸状になり、この部分がパッケージ側の電極板
と接触する加圧部１０となる。またｎ形半導体基板２の
他主面の表面層にはｐ形層１が拡散などで形成される。
またｐ形層１に相当する部分をｐ形半導体基板として、
ｎ形半導体基板２に相当する部分をエピタキシャル成長
層でｎ形層として形成し、その他の領域は前記と同じ構
造になるように製作してもよい。
である。ｎ形半導体基板２の一主面の表面層にｐ形領域
３が拡散などにより選択的に形成され、このｐ形領域３
の表面層に高濃度ｎ形領域４が形成され、高濃度ｎ形領
域４とｎ形半導体基板２とに挟まれたｐ形領域３上にゲ
ート酸化膜６を介してポリシリコンでできたゲート電極
５が形成され、このゲート電極５上に絶縁酸化膜１２が
形成される。この酸化膜１２上と半導体が露出している
エミッタ領域１１とに１層目のＡｌ−Ｓｉ金属膜７が形
成され、このエミッタ領域１１上のＡｌ−Ｓｉ金属膜７
の表面にポリイミド膜８がゲート電極５と酸化膜６、１
２とを合わせた厚さより厚く形成され、このポリイミド
膜８上と１層目のＡｌ−Ｓｉ金属膜７が露出している領
域に２層目のＡｌ−Ｓｉ金属膜９が形成される。このＡ
ｌ−Ｓｉ金属膜９がエミッタ電極１３となる。この構造
では、ポリイミド膜８上に形成されたエミッタ電極１３
の表面は凸状になり、この部分がパッケージ側の電極板
と接触する加圧部１０となる。またｎ形半導体基板２の
他主面の表面層にはｐ形層１が拡散などで形成される。
またｐ形層１に相当する部分をｐ形半導体基板として、
ｎ形半導体基板２に相当する部分をエピタキシャル成長
層でｎ形層として形成し、その他の領域は前記と同じ構
造になるように製作してもよい。
【００１０】図２は前記素子を製作するときの工程図を
示す。同図（ａ）はポリイミド膜を形成する前の状態を
示す工程図である。同図（ｂ）は１層目のＡｌ−Ｓｉ金
属膜７上全面にポリイミド膜８を被覆した工程図を示
す。同図（ｃ）はホトエッチングでゲート電極５上のポ
リイミド膜８を除去し、その後で全面を２層目のＡｌ−
Ｓｉ金属膜９を被覆しエミッタ電極を形成する。ゲート
電極５上に位置するエミッタ電極１３は凹、エミッタ領
域１１上に位置するエミッタ電極１３は凸に形成される
工程図を示す。この凸部がエミッタ電極１３の加圧部１
０となる。
示す。同図（ａ）はポリイミド膜を形成する前の状態を
示す工程図である。同図（ｂ）は１層目のＡｌ−Ｓｉ金
属膜７上全面にポリイミド膜８を被覆した工程図を示
す。同図（ｃ）はホトエッチングでゲート電極５上のポ
リイミド膜８を除去し、その後で全面を２層目のＡｌ−
Ｓｉ金属膜９を被覆しエミッタ電極を形成する。ゲート
電極５上に位置するエミッタ電極１３は凹、エミッタ領
域１１上に位置するエミッタ電極１３は凸に形成される
工程図を示す。この凸部がエミッタ電極１３の加圧部１
０となる。
【００１１】ここで、ゲート電極５と酸化膜６、１２を
合わせた厚さは２μｍ程度、ポリイミド膜８の厚さは１
０μｍ程度であり、エミッタ電極の凹凸の表面高さの差
は８μｍ程度となる。またポリイミド以外の絶縁膜を用
いても勿論よい。またこのポリイミド膜は他の箇所で層
間絶縁およびパッシベーションとして使用するポリイミ
ド膜と同時に形成されるため、従来工程と同様の工程で
できる利点がある。
合わせた厚さは２μｍ程度、ポリイミド膜８の厚さは１
０μｍ程度であり、エミッタ電極の凹凸の表面高さの差
は８μｍ程度となる。またポリイミド以外の絶縁膜を用
いても勿論よい。またこのポリイミド膜は他の箇所で層
間絶縁およびパッシベーションとして使用するポリイミ
ド膜と同時に形成されるため、従来工程と同様の工程で
できる利点がある。
【００１２】尚、図には示さないが、他の実施例につい
て説明する。１層目のＡｌ−Ｓｉ金属膜上に１μｍ程度
の薄いポリイミド膜を被着させ、ゲート電極上に位置す
るポリイミド膜をホトエッチで残し、その後で、２層目
のＡｌ−Ｓｉ金属膜を被着させ、その上にゲート電極上
に位置する領域を窓明けしたレジスト膜を被覆させ、プ
ラズマエッチングでゲート電極上の２層目のＡｌ−Ｓｉ
金属膜のみ選択的に除去する。プラズマエッチング時の
エッチングレートはＡｌ−Ｓｉ金属膜では大きく、有機
材であるポリイミド膜では極めて小さいことを利用し
て、確実に２層目のＡｌ−Ｓｉ金属膜のみ除去すること
ができる。その後で必要に応じてポリイミド膜を除去す
る。この方法でもエミッタ領域上に位置するエミッタ電
極の表面高さがゲート電極上に位置するエミッタ電極の
表面高さより高い構造が得られる。この構造ではＡｌ−
Ｓｉ金属膜のみでエミッタ電極の凸部を形成できるの
で、エミッタ電極の電気伝導性および熱伝導性がポリイ
ミド膜が介在する構造より優れている。
て説明する。１層目のＡｌ−Ｓｉ金属膜上に１μｍ程度
の薄いポリイミド膜を被着させ、ゲート電極上に位置す
るポリイミド膜をホトエッチで残し、その後で、２層目
のＡｌ−Ｓｉ金属膜を被着させ、その上にゲート電極上
に位置する領域を窓明けしたレジスト膜を被覆させ、プ
ラズマエッチングでゲート電極上の２層目のＡｌ−Ｓｉ
金属膜のみ選択的に除去する。プラズマエッチング時の
エッチングレートはＡｌ−Ｓｉ金属膜では大きく、有機
材であるポリイミド膜では極めて小さいことを利用し
て、確実に２層目のＡｌ−Ｓｉ金属膜のみ除去すること
ができる。その後で必要に応じてポリイミド膜を除去す
る。この方法でもエミッタ領域上に位置するエミッタ電
極の表面高さがゲート電極上に位置するエミッタ電極の
表面高さより高い構造が得られる。この構造ではＡｌ−
Ｓｉ金属膜のみでエミッタ電極の凸部を形成できるの
で、エミッタ電極の電気伝導性および熱伝導性がポリイ
ミド膜が介在する構造より優れている。
【００１３】
【発明の効果】この発明によれば、パッケージ側の電極
板でエミッタ電極を加圧してもゲート電極には直接加圧
力は伝わらず不当な力がゲート電極に加わらない。また
エミッタ電極上にパッケージ側の電極板が接触するの
で、集電電極を介して接触するよりも熱放散性がよく、
しかも集電電極を形成する面積を活性領域として有効に
活用でるため、素子の電流容量を増大できる。また電流
容量が同一の場合はチップサイズを小型化でき、チップ
コストを低減できる。
板でエミッタ電極を加圧してもゲート電極には直接加圧
力は伝わらず不当な力がゲート電極に加わらない。また
エミッタ電極上にパッケージ側の電極板が接触するの
で、集電電極を介して接触するよりも熱放散性がよく、
しかも集電電極を形成する面積を活性領域として有効に
活用でるため、素子の電流容量を増大できる。また電流
容量が同一の場合はチップサイズを小型化でき、チップ
コストを低減できる。
【図１】この発明の一実施例を示す要部構造図
【図２】この発明による素子の製造工程を、同図（ａ）
ないし同図（ｃ）に順に示した図
ないし同図（ｃ）に順に示した図
１ ｐ形層 ２ ｎ形半導体基板 ３ ｐ形領域 ４ 高濃度ｎ形領域 ５ ゲート電極 ６ ゲート酸化膜 ７ １層目のＡｌ−Ｓｉ金属膜 ８ ポリイミド膜 ９ ２層目のＡｌ−Ｓｉ金属膜 １０ 加圧部 １１ エミッタ領域 １２ 絶縁酸化膜 １３ エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/749 H01L 21/336
Claims (2)
- 【請求項１】第一主面に第一主電極と制御電極を、第二
主面に第二主電極をそれぞれ有するＭＯＳ構造の半導体
チップを、両面が露出する一対の共通電極板の間に絶縁
外筒を介装してなる平形パッケージの中に組み込み、該
半導体チップの第一主電極とこれに対向するパッケージ
側の共通電極板との間に加圧、導電、放熱体を兼ねたコ
ンタクト端子体を介装したものにおいて、制御電極上に
絶縁膜を介して、該制御電極上も被覆する第一の第一主
電極と、制御電極上以外の第一の第一主電極の表面に形
成する制御電極上の第一の第一主電極の表面高さより表
面高さが高い絶縁膜と、第一の第一主電極および第一の
第一主電極の表面高さより表面高さが高い絶縁膜の上を
被覆する第二の第一主電極とを有し、制御電極上以外の
第一主電極の表面高さが制御電極上の第一主電極の表面
高さより高いことを特徴とする半導体装置。 - 【請求項２】第一の第一主電極の表面高さより表面高さ
が高い絶縁膜がポリイミド膜であることを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26082494A JP3226082B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26082494A JP3226082B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125181A JPH08125181A (ja) | 1996-05-17 |
| JP3226082B2 true JP3226082B2 (ja) | 2001-11-05 |
Family
ID=17353275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26082494A Expired - Fee Related JP3226082B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226082B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759493B1 (fr) * | 1997-02-12 | 2001-01-26 | Motorola Semiconducteurs | Dispositif de puissance a semiconducteur |
| WO2010092691A1 (ja) * | 2009-02-16 | 2010-08-19 | トヨタ自動車株式会社 | 半導体装置 |
| JP2011049393A (ja) | 2009-08-27 | 2011-03-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| CN104851798B (zh) * | 2015-03-31 | 2017-12-22 | 上海大学 | 防止聚酰亚胺涂层剥离的绝缘栅双极晶体管背面处理方法 |
-
1994
- 1994-10-26 JP JP26082494A patent/JP3226082B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125181A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3256636B2 (ja) | 圧接型半導体装置 | |
| JP3868777B2 (ja) | 半導体装置 | |
| US7642640B2 (en) | Semiconductor device and manufacturing process thereof | |
| JP3675603B2 (ja) | 半導体装置 | |
| WO2020012958A1 (ja) | 半導体素子および半導体装置 | |
| WO2005069381A1 (ja) | 半導体装置のモジュール構造 | |
| JP2005079462A (ja) | 半導体装置およびその製造方法 | |
| JP5098630B2 (ja) | 半導体装置及びその製造方法 | |
| JP3226082B2 (ja) | 半導体装置 | |
| JP4409064B2 (ja) | パワー素子を含む半導体装置 | |
| JPH01245549A (ja) | 半導体装置およびその製法 | |
| JP4293272B2 (ja) | 半導体装置 | |
| JPH06177242A (ja) | 半導体集積回路装置 | |
| JPS6050354B2 (ja) | 樹脂封止型半導体装置 | |
| JP3265894B2 (ja) | 半導体装置 | |
| JP3226088B2 (ja) | 半導体装置 | |
| JP3368742B2 (ja) | 半導体装置 | |
| JP3882648B2 (ja) | 半導体装置およびその製造方法 | |
| JP3036256B2 (ja) | 半導体装置 | |
| JPH05160304A (ja) | 半導体装置 | |
| JPH10163416A (ja) | パワー半導体モジュール | |
| JPH0533546U (ja) | 絶縁ゲート型半導体素子 | |
| JP2758888B2 (ja) | 半導体装置 | |
| JP3264190B2 (ja) | 半導体装置 | |
| JP2713141B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |