WO2010092691A1 - 半導体装置 - Google Patents

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WO2010092691A1
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stress relaxation
emitter electrode
electrode
relaxation portion
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賢 妹尾
友彦 佐藤
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トヨタ自動車株式会社
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Definitions

  • the present invention relates to a semiconductor device.
  • a semiconductor device that wire bonds external wiring on a surface electrode is known.
  • stress is applied to the surface electrode when the external wiring is wire-bonded on the surface electrode.
  • the stress may be transmitted to the contact region formed in a range facing the surface of the semiconductor substrate, and the contact region may be damaged.
  • carrier flow is hindered, and the device performance of the semiconductor device is degraded.
  • an interlayer insulating film is provided between adjacent contact regions on the surface of a semiconductor substrate.
  • a surface electrode in contact with the contact region is formed on the surface of the semiconductor substrate.
  • a nickel layer is formed on the entire surface of the surface electrode.
  • External wiring is wire bonded to the surface of the nickel layer.
  • the surface electrode is made of aluminum and is softer than the nickel layer. For this reason, when external wiring is wire-bonded to the surface of the nickel layer, the stress applied to the nickel layer during wire bonding is absorbed by the surface electrode, and the stress transmitted to the contact region is relaxed.
  • adjacent contact regions of the semiconductor substrate may be insulated from the surface electrode.
  • an insulating film is formed between adjacent contact regions, and a surface electrode or the like is formed through the insulating film.
  • a step is formed on the outermost surface of the semiconductor device under the influence of the thickness of the control film or the like formed on the surface of the insulating film or the semiconductor substrate. That is, a high step is formed between adjacent contact regions and a low step is formed above the contact regions.
  • a step is formed on the surface of the nickel layer under the influence of the thickness of the interlayer insulating film.
  • the external wiring is wire-bonded to the surface of the nickel layer, the external wiring is bonded only to a portion having a high step. For this reason, the contact area between the nickel layer and the external wiring is reduced, and the external wiring is easily detached. As a result, the reliability of wire bonding decreases.
  • An object of the present invention is to provide a semiconductor device that can relieve stress transmitted to a contact region during wire bonding and improve the reliability of wire bonding.
  • the present invention relates to a semiconductor device including a contact region, an insulating film, a surface electrode, and a stress relaxation portion.
  • a plurality of contact regions are provided at intervals in a range facing the surface of the semiconductor substrate.
  • the insulating film is provided on the surface of the semiconductor substrate and between adjacent contact regions.
  • the surface electrode is provided above the semiconductor substrate and is electrically connected to each contact region.
  • the stress relaxation portion is provided in at least one of the front surface, the inside, and the back surface of the front electrode within the range above the contact region and without the insulating film.
  • the stress relaxation part is formed of a conductive material. The Young's modulus of the conductive material is lower than that of the surface electrode.
  • the stress relaxation portion is softer than the surface electrode, when the external wiring is wire-bonded, the stress applied during wire bonding is relaxed by the stress relaxation portion. Since stress transmitted to the contact region during wire bonding is relieved, damage to the contact region during wire bonding can be suppressed.
  • the stress relaxation portion is provided above the contact region, the influence of the thickness of the insulating film is offset according to the thickness of the stress relaxation portion. That is, since the stress relaxation portion is provided in a portion having a low step formed on the outermost surface of the semiconductor device, the height of the step formed on the outermost surface of the semiconductor device is reduced. Thereby, the contact area between the outermost surface of the semiconductor device and the external wiring can be increased. For this reason, the reliability of wire bonding can be improved.
  • the semiconductor device preferably includes a conductive portion that is provided between the surface electrode and the stress relaxation portion and is formed of the second conductive material.
  • the Young's modulus of the second conductive material is preferably lower than that of the surface electrode and higher than that of the conductive material.
  • the conductive material or the second conductive material is preferably a conductive polymer. According to said structure, it can prevent that a surface electrode corrodes by making a conductive polymer contact with a surface electrode.
  • a semiconductor device including a contact region, a drift region, a planar gate electrode, a surface electrode, and a stress relaxation portion.
  • a plurality of contact regions are formed at intervals in a range facing the surface of the semiconductor substrate.
  • the drift region is a range facing the surface of the semiconductor substrate and is provided between adjacent contact regions.
  • the planar gate electrode is provided above the semiconductor substrate and faces a part of the contact region and faces the drift region.
  • the surface electrode is provided above the semiconductor substrate and is electrically connected to a part of the contact region.
  • the stress relaxation portion is provided at least at one position on the front surface, inside, and back surface of the front surface electrode in a range above the adjacent planar gate electrode and within the range where the planar gate electrode is not provided.
  • the stress relaxation part is made of a conductive material. The Young's modulus of the conductive material is lower than that of the surface electrode.
  • the stress relaxation part is softer than the surface electrode, when the external wiring is wire bonded, the stress applied during wire bonding is relaxed by the stress relaxation part. Since stress transmitted to the contact region during wire bonding is relieved, damage to the contact region during wire bonding can be suppressed. Further, since the stress relaxation portion is provided above between the adjacent planar gate electrodes, the height of the step formed on the outermost surface of the semiconductor device is reduced. Accordingly, when the external wiring is wire-bonded to the outermost surface of the semiconductor device, the contact area between the outermost surface of the semiconductor device and the external wiring can be increased. For this reason, the reliability of wire bonding can be improved.
  • stress transmitted to the contact region during wire bonding can be relaxed. Moreover, the reliability of wire bonding can be improved.
  • FIG. 1 is a sectional view of a semiconductor device 100 according to a first embodiment. Sectional drawing of the semiconductor device 200 which concerns on 2nd Example is shown. Sectional drawing of the semiconductor device 300 which concerns on 3rd Example is shown. Sectional drawing of the semiconductor device 400 concerning 4th Example is shown. Sectional drawing of the semiconductor device 500 concerning 5th Example is shown. Sectional drawing of the semiconductor device 600 which concerns on 6th Example is shown. Sectional drawing of the semiconductor device 700 concerning 7th Example is shown. Sectional drawing of the semiconductor device 800 concerning 8th Example is shown. Sectional drawing of the other structure of the semiconductor device 800 based on 8th Example is shown. Sectional drawing of the other structure of the semiconductor device 800 based on 8th Example is shown.
  • a surface electrode is provided on the entire outermost surface of the semiconductor device.
  • the bonding property can be improved by using the same material for the outermost surface of the semiconductor device to be wire bonded.
  • a conductive material is brought into contact with the contact region and is continuously provided between adjacent interlayer insulating films. In this case, the stress relaxation effect can be enhanced by bringing the conductive material into contact with the end portion of the interlayer insulating film where stress tends to concentrate.
  • FIG. 1 is a partial cross-sectional view of a semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 is a vertical IGBT (Insulated Gate Bipolar Transistor).
  • the semiconductor device 100 includes a semiconductor substrate 12, an interlayer insulating film 14, an emitter electrode (surface electrode) 16, a stress relaxation portion 18, and a collector electrode 24.
  • a trench gate electrode 8 In the semiconductor substrate 12, a trench gate electrode 8, a gate insulating film 4, a contact region 10, a body region 6, a drift region 2, a buffer region 20, and a collector region 22 are formed.
  • Trench gate electrode 8 extends from the surface of semiconductor substrate 12 through contact region 10 and body region 6 until it reaches drift region 2.
  • the wall surface of the trench gate electrode 8 is covered with the gate insulating film 4.
  • the contact region 10 is n + type, is formed in a range facing the surface of the semiconductor substrate 12, and is electrically connected to the emitter electrode 16.
  • a p + type body contact region (not shown) is formed in a part of the contact region 10, and the potential of the body region 6 is stabilized by the potential of the emitter electrode 16.
  • the drift region 2 is n ⁇ type and is electrically connected to the collector electrode 24 through the buffer region 20 and the collector region 22.
  • Body region 2 is p ⁇ type and separates contact region 10 and drift region 2.
  • the buffer region 20 is of n + type and separates the collector region 22 and the drift region 2.
  • the collector region 22 is p + type and reduces the contact resistance with the collector electrode 24.
  • the interlayer insulating film 14 is provided on the surface of the semiconductor substrate 12 and between the contact regions 10 (the surface of the trench gate electrode 8).
  • the emitter electrode 16 is provided over the entire surface of the contact region 10 and the surface of the interlayer insulating film 14.
  • a step 16 a is formed on the surface of the emitter electrode 16 due to the influence of the thickness W 3 of the interlayer insulating film 14.
  • the height W2 of the step 16a is substantially equal to the thickness W3 of the interlayer insulating film 14.
  • a stress relaxation portion 18 is provided on a part of the surface of the emitter electrode 16 and above the contact region 10 (a portion 16a1 having a low step 16a).
  • the emitter electrode 16 is made of aluminum, for example.
  • the stress relaxation part 18 is formed of a conductive material (for example, polyaniline).
  • the Young's modulus of the material of the stress relaxation portion 18 is lower than the Young's modulus of the material of the emitter electrode 16.
  • Table 1 shows an example of a combination of the material of the emitter electrode 16 and the material of the stress relaxation portion 18.
  • the emitter electrode 16 and the stress relaxation portion 18 can be formed by a combination as shown in Table 1.
  • the emitter electrode 16 is formed on the surface of the semiconductor substrate 12 on which the interlayer insulating film 14 is provided. At this time, a step is formed on the surface of the emitter electrode 16 according to the thickness of the interlayer insulating film 14. That is, a low step is formed above the contact region 10. Next, a stress relaxation portion 18 is formed on the surface of the emitter electrode 16 above the contact region 10 (a portion having a low step) so as to fill the step. As a result, the emitter electrode 16 having the stress relaxation portion 18 provided on the surface thereof can be formed on the surface of the semiconductor substrate 12.
  • the semiconductor device 100 has a slight step W1 on the outermost surface due to manufacturing variations. In all the semiconductor devices of the second to eighth embodiments described later, a slight step is generated on the outermost surface due to manufacturing variations.
  • the stress relaxation portion 18 is softer than the emitter electrode 16, when the external wiring is wire-bonded, the stress applied during wire bonding is relaxed by the stress relaxation portion 18. Since the stress transmitted to the contact region 10 during wire bonding is relieved, it is possible to suppress damage to the contact region 10 during wire bonding. Further, since the stress relaxation portion 18 is provided above the contact region 10, the step formed on the outermost surface of the semiconductor device 100 is reduced to the height W1 ( ⁇ W3). For this reason, the reliability of wire bonding can be improved. Further, when the stress relaxation portion 18 is formed of polyaniline, the emitter electrode 16 can be prevented from being corroded by bringing the polyaniline into contact with the emitter electrode 16.
  • the step W ⁇ b> 1 that is high on the surface of the emitter electrode 16 and is low on the surface of the stress relaxation portion 18 is formed on the outermost surface, but is low on the surface of the emitter electrode 16 on the outermost surface.
  • a high step may be formed on the surface.
  • the surface of the emitter electrode 16 and the surface of the stress relaxation portion 18 may be equal and the outermost surface may be flat.
  • FIG. 2 is a sectional view of a semiconductor device 200 according to the second embodiment.
  • members obtained by adding 30 to the reference numerals in FIG. 1 are the same as the members described in FIG.
  • the stress relaxation portion 48 is provided above the contact region 40 and inside the emitter electrode 46.
  • the emitter electrode 46 is formed to a half height on the surface of the semiconductor substrate 42 on which the interlayer insulating film 44 is provided.
  • a step is formed on the surface of the emitter electrode 46 in accordance with the thickness of the interlayer insulating film 44. That is, a low step is formed above the contact region 40.
  • a stress relaxation portion 48 is formed on the surface of the emitter electrode 46 above the contact region 40 (a portion having a low step) so as to fill the step, thereby reducing the step.
  • the emitter electrode 46 is further formed to a predetermined height on the surface of the emitter electrode 46 and the surface of the stress relaxation portion 48. As a result, the emitter electrode 46 having the stress relaxation portion 48 provided therein can be formed on the surface of the semiconductor substrate 42.
  • the influence of the thickness W6 of the interlayer insulating film 44 is offset according to the thickness W5 of the stress relaxation portion 48, and the step formed on the outermost surface of the semiconductor device 200 reaches the height W4 ( ⁇ W6). Has been reduced.
  • the stress relaxation portion 48 is provided inside the emitter electrode 46, the stress applied during wire bonding can be relaxed and the reliability during wire bonding can be improved.
  • the layer for bonding the external wiring can be made of the same material, and the bonding property can be improved. .
  • FIG. 3 is a sectional view of a semiconductor device 300 according to the third embodiment. 3, members obtained by adding 60 to the reference numerals in FIG. 1 are the same as the members described in FIG.
  • the stress relaxation portion 78 is provided above the contact region 70 and on the back surface of the emitter electrode 76.
  • the stress relaxation portion 78 is in contact with the contact region 70 and is continuously provided between the adjacent interlayer insulating films 74.
  • a stress relaxation portion 78 is formed between the interlayer insulating films 74 on the surface of the semiconductor substrate 72 provided with the interlayer insulating film 74. Thereby, a step due to the thickness of the interlayer insulating film 74 is reduced.
  • an emitter electrode 76 is formed on the surface of the interlayer insulating film 74 and the surface of the stress relaxation portion 78. As a result, the emitter electrode 76 having the conductive material 78 provided therein can be formed on the surface of the semiconductor substrate 72.
  • the influence of the thickness W9 of the interlayer insulating film 44 is offset according to the thickness W8 of the stress relaxation portion 78, and the step formed on the outermost surface of the semiconductor device 300 reaches the height W7 ( ⁇ W9).
  • W9> W8> W7 W9. Therefore, even when the conductive material 78 is provided on the back surface of the emitter electrode 76, stress applied during wire bonding can be relieved and the height of the step formed on the outermost surface of the semiconductor device 300 can be reduced. The reliability at the time of wire bonding can be improved.
  • the stress relaxation portion 78 is in contact with the end portion of the interlayer insulating film 74 where stress is likely to concentrate, the stress is effectively relaxed by the stress relaxation portion 78. For this reason, the stress relaxation effect can be enhanced.
  • FIG. 4 is a sectional view of a semiconductor device 400 according to the fourth embodiment. 4, members obtained by adding 100 to the reference numerals in FIG. 1 are the same as those described in FIG.
  • the stress relaxation portion 118 is in contact with the contact region 110 and is continuously provided between the adjacent interlayer insulating films 114.
  • a conductive portion 119 is provided between the stress relaxation portion 118 and the emitter electrode 116 to separate them.
  • the material of the stress relaxation portion 118 and the material of the emitter electrode 116 are different.
  • the thickness of the conductive portion 119 is W11, and is provided continuously on the surface of the interlayer insulating film 114 and the conductive material 118.
  • the Young's modulus of the material of the conductive portion 119 is lower than the Young's modulus of the material of the emitter electrode 116 and higher than the Young's modulus of the material of the stress relaxation portion 118.
  • Table 2 shows an example of a combination of the material of the emitter electrode 116, the material of the stress relaxation portion 118, and the material of the conductive portion 119.
  • the material of the emitter electrode 116, the material of the stress relieving part 118, and the material of the conductive part 119 can be formed in combinations as shown in Table 2.
  • the stress relaxation portion 118 is formed on the surface of the semiconductor substrate 112 by the same procedure as the method for manufacturing the semiconductor device 300 of the third embodiment.
  • a conductive portion 119 is formed on the surface of the interlayer insulating film 114 and the surface of the stress relaxation portion 118.
  • the emitter electrode 116 is formed on the surface of the conductive portion 119.
  • the emitter electrode 116, the stress relaxation portion 118, and the conductive portion 119 can be formed on the surface of the semiconductor substrate 72.
  • the influence of the thickness W13 of the interlayer insulating film 114 is offset according to the thickness W12 of the stress relaxation portion 118, and the step formed on the outermost surface of the semiconductor device 400 reaches the height W10 ( ⁇ W12). Has been reduced.
  • the reliability at the time of wire bonding can be improved. Since the conductive portion 119 is continuously and uniformly formed on the surface of the emitter electrode 116 and the surface of the stress relaxation portion 118, the thickness W11 of the conductive portion 119 affects the height of the step formed on the outermost surface. do not do.
  • the stress applied during wire bonding can be gradually reduced by the stress relaxation portion 116 and the conductive portion 119.
  • the stress applied during wire bonding can be more effectively relaxed.
  • FIG. 5 is a sectional view of a semiconductor device 500 according to the fifth embodiment.
  • members obtained by adding 130 to the reference numerals in FIG. 1 are the same as the members described in FIG. 1.
  • a smooth step 146a having a height W15 is formed on the surface of the emitter electrode 146 under the influence of the thickness W16 of the interlayer insulating film 144.
  • a conductive material 148 is provided on a part of the surface of the emitter electrode 146 and above the contact region 140 (the portion 146a1 where the step 146a is low).
  • the emitter electrode 146 is formed on the surface of the semiconductor substrate 132 provided with the interlayer insulating film 144.
  • the emitter electrode 146 having a smooth surface can be formed by increasing the deposition temperature or annealing temperature when forming the emitter electrode 146.
  • the emitter electrode 146 having a smooth surface can be formed by forming the emitter electrode 146 thick.
  • a stress relaxation portion 148 is formed on the surface of the emitter electrode 146 above the contact region 140 (a portion having a low step) so as to fill the step.
  • the emitter electrode 146 provided with the stress relaxation portion 148 on the surface can be formed on the surface of the semiconductor substrate 132.
  • the stress relaxation portion 148 is provided above the contact region 140, the step formed on the outermost surface of the semiconductor device 500 is reduced to the height W14 ( ⁇ W16).
  • W14 the height of the semiconductor device 500.
  • the stress applied during wire bonding can be relaxed and the reliability of wire bonding can be improved.
  • the step on the outermost surface has a smooth shape, the surface area of the stress relaxation portion 148 is larger than when the step on the outermost surface has an uneven shape. For this reason, the stress applied at the time of wire bonding can be more relaxed than when the step on the outermost surface has an uneven shape. The stress relaxation effect can be enhanced.
  • FIG. 6 is a sectional view of a semiconductor device 600 according to the sixth embodiment.
  • the members obtained by adding 160 to the reference numerals in FIG. 1 are the same as the members described in FIG.
  • the stress relaxation portion 178 is provided on the back surface of the emitter electrode 176 that is a part above the contact region 170.
  • the conductive material 178 is provided in part between the adjacent interlayer insulating films 174. Further, the conductive material 178 is in contact with the contact region 170 and is not in contact with the interlayer insulating film 174.
  • the stress relaxation portion 178 of the semiconductor device 600 can be formed by disposing the stress relaxation portion 178 only in a part above the contact region 170 according to the method of forming the stress relaxation portion 78 of the semiconductor device 300 of the third embodiment. it can.
  • the emitter electrode 176 of the semiconductor device 600 can be formed according to the method of forming the emitter electrode 76 of the semiconductor device 300 of the third embodiment.
  • the influence of the thickness W19 of the interlayer insulating film 174 is offset according to the thickness W18 of the stress relaxation portion 178, and the step formed on the outermost surface of the semiconductor device 600 reaches the height W17 ( ⁇ W19). Has been reduced.
  • W19> W18> W17 Even when the conductive material 178 is provided in part above the contact region 170, the stress applied during wire bonding can be relieved and the level difference formed on the outermost surface of the semiconductor device 600 can be increased. Therefore, the reliability at the time of wire bonding can be increased.
  • since carriers pass through the vicinity of the interlayer insulating film 174 the carriers flow into the drift region 162 without passing through the stress relaxation portion 178. For this reason, the carrier is not subjected to resistance by the stress relaxation portion 178, and good on-resistance can be realized.
  • FIG. 7 is a sectional view of a semiconductor device 700 according to the seventh embodiment.
  • members obtained by adding 200 to the reference numerals in FIG. 1 are the same as the members described in FIG. 1.
  • a step 216a having a height W21 is formed on the surface of the emitter electrode 216 due to the influence of the thickness W22 of the interlayer insulating film 214.
  • the height W21 of the step 216a is substantially equal to the thickness W22 of the interlayer insulating film 214.
  • the stress relaxation portion 218 is provided only on the surface of the emitter electrode 216 and above a part of the contact region 210b (a portion 216a1 where the step 216a is low).
  • the stress relaxation portion 218 is not provided above the other contact regions 210a and 210c.
  • the emitter electrode 216 of the semiconductor device 700 can be formed according to the method for forming the emitter electrode 16 of the semiconductor device 100 of the first embodiment.
  • the stress relaxation portion 218 of the semiconductor device 700 is formed by disposing the stress relaxation portion 218 only above a part of the contact region 210b according to the method of forming the stress relaxation portion 18 of the semiconductor device 100 of the first embodiment. Can do.
  • the stress relaxation portion 218 is provided above a part of the contact region 210b, a part of the step formed on the outermost surface of the semiconductor device 700 is reduced to the height W20 ( ⁇ W22). Has been.
  • the reliability of wire bonding can be improved even when the stress relaxation portion 218 is provided above some of the contact regions 210b.
  • the stress relaxation part 218 is provided only above a part of the contact region 210b, it is preferable to provide the stress relaxation part 218 immediately below the position for wire bonding. In this case, the stress applied at the time of wire bonding can be effectively relieved.
  • FIG. 8 is a sectional view of a semiconductor device 800 according to the eighth embodiment.
  • the semiconductor device 800 is a planar gate type IGBT.
  • the semiconductor device 800 includes a semiconductor substrate 242, a planar gate electrode 243, an emitter electrode 246, a conductive material 248, and a collector electrode 254.
  • a contact region 240, a body region 236, a drift region 232, a buffer region 250, and a collector region 252 are formed in the semiconductor substrate 242.
  • the contact region 240 is n + type, is formed in a range facing the surface of the semiconductor substrate 242, and is electrically connected to the emitter electrode 246.
  • a p + type body contact region (not shown) is formed in a part of the contact region 240, and the potential of the body region 236 is stabilized by the potential of the emitter electrode 246.
  • the drift region 232 is n ⁇ type, is formed in a range facing the back surface of the semiconductor substrate 242, and is electrically connected to the collector electrode 254 through the buffer region 250 and the collector region 252.
  • Body region 232 is p ⁇ type, and separates contact region 240 and drift region 232.
  • Buffer region 250 is of n + type and separates collector region 252 and drift region 232.
  • the collector region 252 is p + type and reduces the contact resistance with the collector electrode 254.
  • the planar gate electrode 243 is provided on a part of the surface of the semiconductor substrate 242, and faces a part of the contact region 240 with the gate insulating film 244 interposed therebetween.
  • the planar gate electrode 243 is provided between the adjacent contact regions 240 via a part of the surface of the drift region 232 and a part of the surface of the body region 236.
  • the wall surface of the planar gate electrode 243 is covered with a gate insulating film 244.
  • a step 246a is formed under the influence of the thickness W25 of the planar gate electrode 243 covered with the gate insulating film 244.
  • the height W24 of the step 246a is substantially equal to the thickness W25 of the planar gate electrode 243 covered with the gate insulating film 244.
  • a stress relaxation portion 248 is provided on a part of the surface of the emitter electrode 246 and above between adjacent planar gate electrodes 243 (a portion 246a1 having a low step 246a).
  • the emitter electrode 246 is made of, for example, aluminum.
  • the stress relaxation portion 248 is formed of a conductive material (for example, polyaniline). The Young's modulus of the material of the stress relaxation portion 248 is lower than the Young's modulus of the material of the emitter electrode 246.
  • the semiconductor device 800 when a predetermined voltage is applied to the planar gate electrode 243, a channel is formed in the body region 236 between the contact region 240 and the drift region 232, and current flows between the emitter electrode 246 and the collector electrode 254. Flows.
  • the emitter electrode 246 and the stress relaxation portion 248 of the semiconductor device 800 shown in FIG. 8 are connected to the emitter electrode 16 of the semiconductor device 100 of the first embodiment with respect to the surface of the semiconductor substrate 242 on which the planar gate electrode 243 is provided. It can be formed according to the method of forming the stress relaxation portion 18.
  • the stress relaxation portion 248 may be provided inside the emitter electrode 246 as shown in FIG. 9, or may be provided on the back surface of the emitter electrode 246 as shown in FIG. In the case of the structure shown in FIG. 9, the emitter electrode 246 and the stress relaxation portion 248 are formed on the surface of the semiconductor substrate 242 on which the planar gate electrode 243 is provided, and the emitter electrode 46 of the semiconductor device 200 of the second embodiment.
  • the emitter electrode 246 and the stress relieving portion 248 are formed on the surface of the semiconductor substrate on which the planar gate electrode 243 is provided, with the emitter electrode 76 of the semiconductor device 300 of the third embodiment. It can be formed according to the method of forming the stress relaxation portion 78.
  • the stress relaxation portion 248 is softer than the emitter electrode 246, when the external wiring is wire bonded, the stress applied during wire bonding is relaxed by the stress relaxation portion 248. Since the stress transmitted to the contact region 240 during wire bonding is relieved, the contact region 240 can be prevented from being damaged during wire bonding. Further, since the stress relaxation portion 248 is provided above between the adjacent planar gate electrodes 243, the step formed on the outermost surface of the semiconductor device 800 is reduced to the height W23 ( ⁇ W25). . Here, W25> W24> W23. For this reason, the reliability of wire bonding can be improved.

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Abstract

【課題】ワイヤボンディングしたときにコンタクト領域に伝わる応力を緩和するとともに、ワイヤボンディングの信頼性を向上できる半導体装置を提供する。 【解決手段】半導体装置１００は、コンタクト領域１０と、層間絶縁膜１４と、エミッタ電極１６と、応力緩和部１８を備えている。コンタクト領域１０は、半導体基板１２の表面に臨む範囲に間隔をあけて複数形成されている。層間絶縁膜１４は、半導体基板１２の表面であって、隣接するコンタクト領域１０の間に設けられている。エミッタ電極１６は、半導体基板１２の上方に設けられており、各コンタクト領域１０と導通している。応力緩和部１８は、エミッタ電極１６の表面であって、コンタクト領域１０の上方にのみ設けられている。応力緩和部１８は導電性材料で形成されている。応力緩和部１８の材料のヤング率は、エミッタ電極１６の材料のヤング率より低い。

Description

半導体装置
　本発明は、半導体装置に関する。
　表面電極上に外部配線をワイヤボンディングする半導体装置が知られている。この種の半導体装置では、外部配線を表面電極上にワイヤボンディングするときに、表面電極に応力が加わる。表面電極に応力が加わると、その応力が半導体基板の表面に臨む範囲に形成されているコンタクト領域に伝わり、コンタクト領域が損傷することがある。コンタクト領域が損傷すると、キャリアの流動が妨げられ、半導体装置のデバイス性能が低下する。
　特許文献１の半導体装置では、半導体基板の表面であって、隣接するコンタクト領域の間に層間絶縁膜が設けられている。半導体基板の表面には、コンタクト領域と接している表面電極が形成されている。表面電極の表面の全面には、ニッケル層が形成されている。ニッケル層の表面には、外部配線がワイヤボンディングされている。表面電極はアルミニウムで形成されており、ニッケル層よりも柔らかい。このため、ニッケル層の表面に外部配線をワイヤボンディングすると、ワイヤボンディング時にニッケル層に加わる応力が表面電極によって吸収され、コンタクト領域に伝わる応力が緩和される。
特開２００８－２８０７９号公報
　この種の半導体装置では、半導体基板の隣接するコンタクト領域の間が表面電極から絶縁される場合がある。例えば、隣接するコンタクト領域の間に絶縁膜が形成され、絶縁膜を介して表面電極等が形成される。かかる場合、絶縁膜や半導体基板の表面に形成されている制御電極等の厚みの影響を受けて半導体装置の最表面に段差が形成される。即ち、隣接するコンタクト領域の間の上方で高く、コンタクト領域の上方で低い段差が形成される。特許文献１の半導体装置では、層間絶縁膜の厚みの影響を受けて、ニッケル層の表面に段差が形成される。このため、ニッケル層の表面に外部配線をワイヤボンディングすると、段差の高い部分にのみ外部配線がボンディングされる。このため、ニッケル層と外部配線の接触面積が小さくなり、外部配線が外れやすくなってしまう。その結果、ワイヤボンディングの信頼性が低下する。
　本発明は、上記の課題に鑑みて提案されたものである。本発明は、ワイヤボンディング時にコンタクト領域に伝わる応力を緩和するとともに、ワイヤボンディングの信頼性を向上できる半導体装置を提供することを目的とする。
　本発明は、コンタクト領域と、絶縁膜と、表面電極と、応力緩和部を備えている半導体装置に関する。コンタクト領域は、半導体基板の表面に臨む範囲に間隔をあけて複数設けられている。絶縁膜は、半導体基板の表面であって、隣接するコンタクト領域の間に設けられている。表面電極は、半導体基板の上方に設けられており、各コンタクト領域と導通している。応力緩和部は、コンタクト領域の上方かつ、絶縁膜が設けられていない範囲内において、表面電極の表面と内部と裏面の少なくとも一箇所に設けられている。応力緩和部は、導電性材料で形成されている。導電性材料のヤング率は、表面電極のヤング率より低い。
　この半導体装置では、応力緩和部が表面電極より柔らかいため、外部配線をワイヤボンディングすると、ワイヤボンディング時に加わる応力が応力緩和部によって緩和される。ワイヤボンディング時にコンタクト領域に伝わる応力が緩和されるため、ワイヤボンディング時にコンタクト領域が損傷することを抑制することができる。また、応力緩和部がコンタクト領域の上方に設けられていることによって、応力緩和部の厚みに応じて絶縁膜の厚みの影響が相殺される。即ち、半導体装置の最表面に形成される段差の低い部分に応力緩和部が設けられるため、半導体装置の最表面に形成される段差の高さが低減される。これによって、半導体装置の最表面と外部配線との接触面積を増大することができる。このため、ワイヤボンディングの信頼性を向上することができる。
　上記の半導体装置は、表面電極と応力緩和部の間に設けられており、第２の導電性材料により形成されている導電部を備えていることが好ましい。この場合、第２の導電性材料のヤング率が、表面電極のヤング率よりも低く、かつ、導電性材料のヤング率よりも高いことが好ましい。この構成によると、導電部を設けることで、ワイヤボンディング時に加わる応力を、応力緩和部と導電部によって段階的に緩和することができる。ワイヤボンディング時に加わる応力をより効果的に緩和することができる。
　上記の半導体装置では、導電性材料又は第２の導電性材料が導電性ポリマーであることが好ましい。上記の構成によると、導電性ポリマーを表面電極と接触させることで、表面電極が腐食することを防止することができる。
　本発明の他の態様は、コンタクト領域と、ドリフト領域と、プレーナゲート電極と、表面電極と、応力緩和部を備えている半導体装置に関する。コンタクト領域は、半導体基板の表面に臨む範囲に間隔をあけて複数形成されている。ドリフト領域は、半導体基板の表面に臨む範囲であって、隣接するコンタクト領域の間に設けられている。プレーナゲート電極は、半導体基板の上方に設けられており、コンタクト領域の一部と対向しているとともにドリフト領域と対向している。表面電極は、半導体基板の上方に設けられており、コンタクト領域の一部と導通している。応力緩和部は、隣接するプレーナゲート電極の間の上方かつ、プレーナゲート電極が設けられていない範囲内において、表面電極の表面と内部と裏面の少なくとも一箇所に設けられている。応力緩和部は導電性材料で形成されている。導電性材料のヤング率は、表面電極のヤング率より低い。
　応力緩和部が表面電極より柔らかいため、外部配線をワイヤボンディングすると、ワイヤボンディング時に加わる応力が応力緩和部によって緩和される。ワイヤボンディング時にコンタクト領域に伝わる応力が緩和されるため、ワイヤボンディング時にコンタクト領域が損傷することを抑制することができる。また、応力緩和部が隣接するプレーナゲート電極の間の上方に設けられていることによって、半導体装置の最表面に形成される段差の高さが低減される。これによって、半導体装置の最表面に外部配線をワイヤボンディングしたときに、半導体装置の最表面と外部配線との接触面積を増大することができる。このため、ワイヤボンディングの信頼性を向上することができる。
　本発明の半導体装置によると、ワイヤボンディング時にコンタクト領域に伝わる応力を緩和することができる。また、ワイヤボンディングの信頼性を向上することができる。
第１実施例に係る半導体装置１００の断面図を示す。 第２実施例に係る半導体装置２００の断面図を示す。 第３実施例に係る半導体装置３００の断面図を示す。 第４実施例に係る半導体装置４００の断面図を示す。 第５実施例に係る半導体装置５００の断面図を示す。 第６実施例に係る半導体装置６００の断面図を示す。 第７実施例に係る半導体装置７００の断面図を示す。 第８実施例に係る半導体装置８００の断面図を示す。 第８実施例に係る半導体装置８００の他の構造の断面図を示す。 第８実施例に係る半導体装置８００の他の構造の断面図を示す。
　上記した本発明の技術的な特徴について列記する。
（特徴１）半導体装置の最表面の全面に表面電極を設ける。この場合、ワイヤボンディングする半導体装置の最表面を同一材料とすることで、ボンディング性を良好にすることができる。
（特徴２）導電性材料を、コンタクト領域に接触させるとともに、隣接する層間絶縁膜の間に連続して設ける。この場合、応力が集中しやすい層間絶縁膜の端部に導電性材料を接触させることで、応力緩和効果を高めることができる。
　図面を参照して実施例を説明する。
（第１実施例）
　図１に、第１実施例に係る半導体装置１００の一部の断面図を示す。半導体装置１００は、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体装置１００は、半導体基板１２と層間絶縁膜１４とエミッタ電極（表面電極）１６と応力緩和部１８とコレクタ電極２４を備えている。半導体基板１２内には、トレンチゲート電極８と、ゲート絶縁膜４と、コンタクト領域１０と、ボディ領域６と、ドリフト領域２と、バッファ領域２０と、コレクタ領域２２が形成されている。トレンチゲート電極８は、半導体基板１２の表面からコンタクト領域１０とボディ領域６を貫通してドリフト領域２に達するまで伸びている。トレンチゲート電極８の壁面はゲート絶縁膜４で被覆されている。コンタクト領域１０はｎ＋型であり、半導体基板１２の表面に臨む範囲に形成されており、エミッタ電極１６に導通している。コンタクト領域１０の一部には、図示しないｐ＋型のボディコンタクト領域が形成されており、ボディ領域６の電位をエミッタ電極１６の電位によって安定させる。ドリフト領域２は、ｎ－型であり、バッファ領域２０とコレクタ領域２２を介してコレクタ電極２４に導通している。ボディ領域２は、ｐ－型であり、コンタクト領域１０とドリフト領域２を分離している。バッファ領域２０は、ｎ＋型であり、コレクタ領域２２とドリフト領域２を分離している。コレクタ領域２２は、ｐ＋型であり、コレクタ電極２４との接触抵抗を低下させる。
　半導体装置１００では、層間絶縁膜１４が、半導体基板１２の表面であって、コンタクト領域１０の間（トレンチゲート電極８の表面）に設けられている。エミッタ電極１６は、コンタクト領域１０の表面と層間絶縁膜１４の表面の全面に亘って設けられている。エミッタ電極１６の表面には、層間絶縁膜１４の厚みＷ３の影響を受けて、段差１６ａが形成されている。段差１６ａの高さＷ２は、層間絶縁膜１４の厚みＷ３と略等しい。エミッタ電極１６の表面の一部であって、コンタクト領域１０の上方（段差１６ａの低い部分１６ａ１）には、応力緩和部１８が設けられている。エミッタ電極１６は、例えばアルミニウムで形成されている。応力緩和部１８は、導電性材料（例えばポリアニリン）で形成されている。応力緩和部１８の材料のヤング率はエミッタ電極１６の材料のヤング率よりも低い。半導体装置１００では、トレンチゲート電極８に所定の電圧が印加されると、コンタクト領域１０とドリフト領域２の間のボディ領域６にチャネルが形成されて、エミッタ電極１６とコレクタ電極２４の間に電流が流れる。
　表１に、エミッタ電極１６の材料と応力緩和部１８の材料の組合せの一例を示す。エミッタ電極１６と応力緩和部１８は表１のような組合せで形成することができる。
Figure JPOXMLDOC01-appb-T000001
　以下に、半導体基板１２の表面に、エミッタ電極１６と応力緩和部１８を形成する方法を説明する。まず、層間絶縁膜１４が設けられている半導体基板１２の表面にエミッタ電極１６を形成する。このとき、エミッタ電極１６の表面には、層間絶縁膜１４の厚みに応じて段差が形成される。即ち、コンタクト領域１０の上方で低い段差が形成される。次いで、エミッタ電極１６の表面であって、コンタクト領域１０の上方（段差の低い部分）に、段差を埋めるように応力緩和部１８を形成する。これによって、半導体基板１２の表面に、応力緩和部１８が表面に設けられたエミッタ電極１６を形成することができる。なお、ワイヤボンディングの信頼性上、最表面は平坦であることが好ましいが、半導体装置１００では、製造ばらつきによって最表面に僅かな段差Ｗ１が生じている。後述する第２～第８実施例の半導体装置はいずれも、製造ばらつきによって最表面に僅かな段差が生じている。
　半導体装置１００では、応力緩和部１８がエミッタ電極１６より柔らかいため、外部配線をワイヤボンディングすると、ワイヤボンディング時に加わる応力が応力緩和部１８によって緩和される。ワイヤボンディング時にコンタクト領域１０に伝わる応力が緩和されるため、ワイヤボンディング時にコンタクト領域１０が損傷することを抑制することができる。また、応力緩和部１８がコンタクト領域１０の上方に設けられていることによって、半導体装置１００の最表面に形成される段差が高さＷ１（＜Ｗ３）にまで低減されている。このため、ワイヤボンディングの信頼性を高めることができる。さらに、応力緩和部１８をポリアニリンで形成した場合、ポリアニリンをエミッタ電極１６に接触させることで、エミッタ電極１６が腐食することを防止することができる。なお、半導体装置１００では、最表面にエミッタ電極１６の表面で高く、応力緩和部１８の表面で低い段差Ｗ１が形成されているが、最表面にエミッタ電極１６の表面で低く、応力緩和部１８の表面で高い段差が形成されていてもよい。または、エミッタ電極１６の表面と応力緩和部１８の表面が等しく、最表面が平坦であってもよい。
（第２実施例）
　図２に、実施例２に係る半導体装置２００の断面図を示す。図２において、図１の参照符号に３０を加えた部材は、図１で説明した部材と同一である。半導体装置２００では、応力緩和部４８が、コンタクト領域４０の上方であって、エミッタ電極４６の内部に設けられている。
　以下に、半導体基板４２の表面に、エミッタ電極４６と応力緩和部４８を形成する方法を説明する。まず、層間絶縁膜４４が設けられている半導体基板４２の表面にエミッタ電極４６を半分の高さまで形成する。このとき、エミッタ電極４６の表面には、層間絶縁膜４４の厚みに応じて段差が形成される。即ち、コンタクト領域４０の上方で低い段差が形成される。次いで、エミッタ電極４６の表面であって、コンタクト領域４０の上方（段差の低い部分）に、段差を埋めるように応力緩和部４８を形成し、段差を低減する。次いで、エミッタ電極４６の表面と応力緩和部４８の表面にさらにエミッタ電極４６を所定の高さまで形成する。これによって、半導体基板４２の表面に、応力緩和部４８が内部に設けられたエミッタ電極４６を形成することができる。
　半導体装置２００では、応力緩和部４８の厚みＷ５に応じて、層間絶縁膜４４の厚みＷ６の影響が相殺され、半導体装置２００の最表面に形成される段差が高さＷ４（＜Ｗ６）にまで低減されている。ここで、Ｗ６＞Ｗ５＞Ｗ４である。このため、エミッタ電極４６の内部に応力緩和部４８が設けられている場合であっても、ワイヤボンディング時に加わる応力を緩和できるとともに、ワイヤボンディング時の信頼性を高めることができる。また、半導体装置２００では、半導体装置２００の最表面の全面にエミッタ電極４６が設けられているため、外部配線をボンディングする層を同一材料にすることができ、ボンディング性を良好にすることができる。
（第３実施例）
　図３に、第３実施例に係る半導体装置３００の断面図を示す。図３において、図１の参照符号に６０を加えた部材は、図１で説明した部材と同一である。半導体装置３００では、応力緩和部７８が、コンタクト領域７０の上方であって、エミッタ電極７６の裏面に設けられている。また、応力緩和部７８は、コンタクト領域７０と接触しており、隣接する層間絶縁膜７４の間に連続して設けられている。
　以下に、半導体基板７２の表面に、エミッタ電極７６と応力緩和部７８を形成する方法を説明する。まず、層間絶縁膜７４が設けられている半導体基板７２の表面において、層間絶縁膜７４の間に応力緩和部７８を形成する。これによって、層間絶縁膜７４の厚みによる段差が低減される。次いで、層間絶縁膜７４の表面と応力緩和部７８の表面にエミッタ電極７６を形成する。これによって、半導体基板７２の表面に、内部に導電性材料７８が設けられたエミッタ電極７６を形成することができる。
　半導体装置３００では、応力緩和部７８の厚みＷ８に応じて、層間絶縁膜４４の厚みＷ９の影響が相殺され、半導体装置３００の最表面に形成される段差が高さＷ７（＜Ｗ９）にまで低減されている。ここで、Ｗ９＞Ｗ８＞Ｗ７である。このため、エミッタ電極７６の裏面に導電性材料７８が設けられている場合であっても、ワイヤボンディング時に加わる応力を緩和できるとともに、半導体装置３００の最表面に形成される段差の高さを低減することができ、ワイヤボンディング時の信頼性を高めることができる。また、半導体装置３００では、応力が集中しやすい層間絶縁膜７４の端部に応力緩和部７８が接触しているため、応力緩和部７８によって応力が効果的に緩和される。このため、応力緩和効果を高めることができる。
（第４実施例）
　図４に、第４実施例に係る半導体装置４００の断面図を示す。図４において、図１の参照符号に１００を加えた部材は、図１で説明した部材と同一である。半導体装置４００では、応力緩和部１１８が、コンタクト領域１１０と接触しており、隣接する層間絶縁膜１１４の間に連続して設けられている。また、応力緩和部１１８とエミッタ電極１１６の間に、両者を分離している導電部１１９が設けられている。応力緩和部１１８の材料とエミッタ電極１１６の材料は異なっている。導電部１１９の厚みはＷ１１であり、層間絶縁膜１１４と導電性材料１１８の表面に連続して設けられている。導電部１１９の材料のヤング率は、エミッタ電極１１６の材料のヤング率よりも低く、かつ、応力緩和部１１８の材料のヤング率よりも高い。
　表２に、エミッタ電極１１６の材料と応力緩和部１１８の材料と導電部１１９の材料の組合せの一例を示す。エミッタ電極１１６の材料と応力緩和部１１８の材料と導電部１１９の材料は、表２のような組合せで形成することができる。
Figure JPOXMLDOC01-appb-T000002
　以下に、半導体基板１１２の表面に、エミッタ電極１１６と応力緩和部１１８と導電部１１９を形成する方法を説明する。まず、第３実施例の半導体装置３００の製造方法と同様の手順によって、半導体基板１１２の表面に応力緩和部１１８を形成する。次いで、層間絶縁膜１１４の表面と応力緩和部１１８の表面に導電部１１９を形成する。次いで、導電部１１９の表面にエミッタ電極１１６を形成する。これによって、半導体基板７２の表面に、エミッタ電極１１６と応力緩和部１１８と導電部１１９を形成することができる。
　半導体装置４００では、応力緩和部１１８の厚みＷ１２に応じて、層間絶縁膜１１４の厚みＷ１３の影響が相殺され、半導体装置４００の最表面に形成される段差が高さＷ１０（＜Ｗ１２）にまで低減されている。ここで、Ｗ１３＞Ｗ１２＞Ｗ１１である。このため、ワイヤボンディング時の信頼性を高めることができる。なお、導電部１１９はエミッタ電極１１６の表面と応力緩和部１１８の表面に連続して一様に形成されているため、導電部１１９の厚みＷ１１は最表面に形成される段差の高さに影響しない。また、半導体装置４００では、エミッタ電極１１６と応力緩和部１１８の間に導電部１１９を設けることで、ワイヤボンディング時に加わる応力を応力緩和部１１６と導電部１１９によって段階的に緩和することができる。ワイヤボンディング時に加わる応力をより効果的に緩和することができる。
（第５実施例）
　図５に、第５実施例に係る半導体装置５００の断面図を示す。図５において、図１の参照符号に１３０を加えた部材は、図１で説明した部材と同一である。半導体装置５００では、層間絶縁膜１４４の厚みＷ１６の影響を受けて、エミッタ電極１４６の表面に高さＷ１５の滑らかな段差１４６ａが形成されている。エミッタ電極１４６の表面の一部であって、コンタクト領域１４０の上方（段差１４６ａの低い部分１４６ａ１）には、導電性材料１４８が設けられている。
　以下に、半導体基板１１２の表面に、エミッタ電極１４６と応力緩和部１４８を形成する方法を説明する。まず、層間絶縁膜１４４が設けられている半導体基板１３２の表面にエミッタ電極１４６を形成する。このとき、エミッタ電極１４６を形成するときの成膜温度又はアニール温度を高くすることによって、表面が滑らかな形状のエミッタ電極１４６を形成することができる。または、エミッタ電極１４６の厚みを厚く形成することによって、表面が滑らかな形状のエミッタ電極１４６を形成することができる。次いで、エミッタ電極１４６の表面であって、コンタクト領域１４０の上方（段差の低い部分）に、段差を埋めるように応力緩和部１４８を形成する。これによって、半導体基板１３２の表面に、応力緩和部１４８が表面に設けられたエミッタ電極１４６を形成することができる。
　半導体装置５００では、応力緩和部１４８がコンタクト領域１４０の上方に設けられていることによって、半導体装置５００の最表面に形成される段差が高さＷ１４（＜Ｗ１６）にまで低減されている。ここで、Ｗ１６＞Ｗ１５＞Ｗ１４である。このため、エミッタ電極１４６の表面に滑らかな段差が形成されている場合であっても、ワイヤボンディング時に加わる応力を緩和できるとともに、ワイヤボンディングの信頼性を高めることができる。また、半導体装置５００では、最表面の段差が滑らかな形状であるため、最表面の段差が凹凸形状である場合に比して応力緩和部１４８の表面の面積が大きい。このため、最表面の段差が凹凸形状である場合に比してワイヤボンディング時に加わる応力をより緩和することができる。応力緩和効果を高めることができる。
（第６実施例）
　図６に、第６実施例に係る半導体装置６００の断面図を示す。図６において、図１の参照符号に１６０を加えた部材は、図１で説明した部材と同一である。半導体装置６００では、応力緩和部１７８が、コンタクト領域１７０の上方の一部であって、エミッタ電極１７６の裏面に設けられている。導電性材料１７８は、隣接する層間絶縁膜１７４の間の一部に設けられている。また、導電性材料１７８は、コンタクト領域１７０と接触しており、層間絶縁膜１７４と接触していない。半導体装置６００の応力緩和部１７８は、実施例３の半導体装置３００の応力緩和部７８の形成方法に従って、コンタクト領域１７０の上方の一部にのみ応力緩和部１７８を配置することで形成することができる。半導体装置６００のエミッタ電極１７６は、第３実施例の半導体装置３００のエミッタ電極７６の形成方法に従って形成することができる。
　半導体装置６００では、応力緩和部１７８の厚みＷ１８に応じて、層間絶縁膜１７４の厚みＷ１９の影響が相殺され、半導体装置６００の最表面に形成される段差が高さＷ１７（＜Ｗ１９）にまで低減されている。ここで、Ｗ１９＞Ｗ１８＞Ｗ１７である。このため、コンタクト領域１７０の上方の一部に導電性材料１７８が設けられている場合であっても、ワイヤボンディング時に加わる応力を緩和できるとともに、半導体装置６００の最表面に形成される段差の高さを低減することができ、ワイヤボンディング時の信頼性を高めることができる。また、半導体装置６００では、キャリアが層間絶縁膜１７４の近傍を通過するため、キャリアが応力緩和部１７８を通過することなくドリフト領域１６２に流れ込む。このため、キャリアが応力緩和部１７８による抵抗を受けることがなく、良好なオン抵抗を実現することができる。
（第７実施例）
　図７に、第７実施例に係る半導体装置７００の断面図を示す。図７において、図１の参照符号に２００を加えた部材は、図１で説明した部材と同一である。半導体装置７００では、エミッタ電極２１６の表面に、層間絶縁膜２１４の厚みＷ２２の影響を受けて、高さＷ２１の段差２１６ａが形成されている。段差２１６ａの高さＷ２１は、層間絶縁膜２１４の厚みＷ２２と略等しい。応力緩和部２１８は、エミッタ電極２１６の表面であって、一部のコンタクト領域２１０ｂの上方（段差２１６ａの低い部分２１６ａ１）にのみ設けられている。他のコンタクト領域２１０ａ、２１０ｃの上方には、応力緩和部２１８が設けられていない。半導体装置７００のエミッタ電極２１６は、第１実施例の半導体装置１００のエミッタ電極１６の形成方法に従って形成することができる。半導体装置７００の応力緩和部２１８は、第１実施例の半導体装置１００の応力緩和部１８の形成方法に従って、一部のコンタクト領域２１０ｂの上方にのみ応力緩和部２１８を配置することで形成することができる。
　半導体装置７００では、応力緩和部２１８が一部のコンタクト領域２１０ｂの上方に設けられているため、半導体装置７００の最表面に形成される段差の一部が高さＷ２０（＜Ｗ２２）にまで低減されている。半導体装置７００では、このように応力緩和部２１８が一部のコンタクト領域２１０ｂの上方に設けられている場合であっても、ワイヤボンディングの信頼性を高めることができる。なお、応力緩和部２１８を一部のコンタクト領域２１０ｂの上方にのみ設ける場合、ワイヤボンディングする位置の直下に応力緩和部２１８を設けることが好ましい。この場合、ワイヤボンディング時に加わる応力を効果的に緩和することができる。
（第８実施例）
　図８に、第８実施例に係る半導体装置８００の断面図を示す。半導体装置８００は、プレーナゲート型のＩＧＢＴである。半導体装置８００は、半導体基板２４２と、プレーナゲート電極２４３と、エミッタ電極２４６と、導電性材料２４８と、コレクタ電極２５４を備えている。半導体基板２４２内には、コンタクト領域２４０と、ボディ領域２３６と、ドリフト領域２３２と、バッファ領域２５０と、コレクタ領域２５２が形成されている。コンタクト領域２４０はｎ＋型であり、半導体基板２４２の表面に臨む範囲に形成されており、エミッタ電極２４６に導通している。コンタクト領域２４０の一部には、図示しないｐ＋型のボディコンタクト領域が形成されており、ボディ領域２３６の電位をエミッタ電極２４６の電位によって安定させる。ドリフト領域２３２は、ｎ－型であり、半導体基板２４２の裏面に臨む範囲に形成されており、バッファ領域２５０とコレクタ領域２５２を介してコレクタ電極２５４に導通している。ボディ領域２３２は、ｐ－型であり、コンタクト領域２４０とドリフト領域２３２を分離している。バッファ領域２５０は、ｎ＋型であり、コレクタ領域２５２とドリフト領域２３２を分離している。コレクタ領域２５２は、ｐ＋型であり、コレクタ電極２５４との接触抵抗を低下させる。
　半導体装置８００では、プレーナゲート電極２４３が、半導体基板２４２の表面の一部に設けられており、ゲート絶縁膜２４４を介してコンタクト領域２４０の一部と対向している。また、プレーナゲート電極２４３は、隣接するコンタクト領域２４０の間に、ドリフト領域２３２の一部の表面とボディ領域２３６の一部の表面を介して設けられている。プレーナゲート電極２４３の壁面はゲート絶縁膜２４４で被覆されている。エミッタ電極２４６の表面には、ゲート絶縁膜２４４で被覆されたプレーナゲート電極２４３の厚みＷ２５の影響を受けて、段差２４６ａが形成されている。段差２４６ａの高さＷ２４は、ゲート絶縁膜２４４で被覆されたプレーナゲート電極２４３の厚みＷ２５と略等しい。エミッタ電極２４６の表面の一部であって、隣接するプレーナゲート電極２４３の間の上方（段差２４６ａの低い部分２４６ａ１）には、応力緩和部２４８が設けられている。エミッタ電極２４６は、例えばアルミニウムで形成されている。応力緩和部２４８は、導電性材料（例えばポリアニリン）で形成されている。応力緩和部２４８の材料のヤング率はエミッタ電極２４６の材料のヤング率よりも低い。半導体装置８００では、プレーナゲート電極２４３に所定の電圧が印加されると、コンタクト領域２４０とドリフト領域２３２の間のボディ領域２３６にチャネルが形成されて、エミッタ電極２４６とコレクタ電極２５４の間に電流が流れる。
　図８に示す半導体装置８００のエミッタ電極２４６と応力緩和部２４８は、表面にプレーナゲート電極２４３が設けられている半導体基板２４２の表面に対して、実施例１の半導体装置１００のエミッタ電極１６と応力緩和部１８の形成方法に従って形成することができる。なお、応力緩和部２４８は、図９に示すようにエミッタ電極２４６の内部に設けられてもよいし、図１０に示すようにエミッタ電極２４６の裏面に設けられてもよい。図９に示す構造の場合、エミッタ電極２４６と応力緩和部２４８は、表面にプレーナゲート電極２４３が設けられている半導体基板２４２の表面に対して、実施例２の半導体装置２００のエミッタ電極４６と応力緩和部４８の形成方法に従って形成することができる。図１０に示す構造の場合、エミッタ電極２４６と応力緩和部２４８は、表面にプレーナゲート電極２４３が設けられている半導体基板の表面に対して、第３実施例の半導体装置３００のエミッタ電極７６と応力緩和部７８の形成方法に従って形成することができる。
　半導体装置８００では、応力緩和部２４８がエミッタ電極２４６より柔らかいため、外部配線をワイヤボンディングすると、ワイヤボンディング時に加わる応力が応力緩和部２４８によって緩和される。ワイヤボンディング時にコンタクト領域２４０に伝わる応力が緩和されるため、ワイヤボンディング時にコンタクト領域２４０が損傷することを抑制することができる。また、応力緩和部２４８が隣接するプレーナゲート電極２４３の間の上方に設けられていることによって、半導体装置８００の最表面に形成される段差が高さＷ２３（＜Ｗ２５）にまで低減されている。ここで、Ｗ２５＞Ｗ２４＞Ｗ２３である。このため、ワイヤボンディングの信頼性を高めることができる。
　以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
符号の説明
２、３２、６２、１０２、１３２、１６２、２０２、２３２：ドリフト領域
４、３４、６４、１０４、１３４、１６４、２０４、２４４：ゲート絶縁膜
６、３６、６６、１０６、１３６、１６６、２０６、２３６：ボディ領域
８、３８、６８、１０８、１３８、１６８、２０８：トレンチゲート電極
１０、４０、７０、１１０、１４０、１７０、２１０ａ、２１０ｂ、２１０ｃ、２４０：コンタクト領域
１２、４２、７２、１１２、１４２、１７２、２１２、２４２：半導体基板
１４、４４、７４、１１４、１４４、１７４、２１４、：層間絶縁膜
１６、４６、７６、１１６、１４６、１７６、２１６、２４６：エミッタ電極
１８、４８、７８、１１８、１４８、１７８、２１８、２４８：応力緩和部
２０、５０、８０、１２０、１５０、１８０、２２０、２５０：バッファ領域
２２、５２、８２、１２２、１５２、１８２、２２２、２５２：コレクタ領域
２４、５４、８４、１２４、１５４、１８４、２２４、２５４：コレクタ電極
１１９：導電部
２１３：プレーナゲート電極

Claims (4)

  1. 　半導体基板の表面に臨む範囲に間隔をあけて設けられている複数のコンタクト領域と、
    　半導体基板の表面であって、隣接するコンタクト領域の間に設けられている絶縁膜と、
    　半導体基板の上方に設けられており、各コンタクト領域と導通している表面電極と、
    　コンタクト領域の上方かつ、絶縁膜が設けられていない範囲内において、表面電極の表面と内部と裏面の少なくとも一箇所に設けられている応力緩和部と、を備えており、
    　応力緩和部は導電性材料で形成されており、
    　導電性材料のヤング率が表面電極の材料のヤング率よりも低いことを特徴とする半導体装置。
  2. 　前記表面電極と前記応力緩和部の間に設けられており、第２の導電性材料により形成されている導電部を備えており、
    　第２の導電性材料のヤング率が、前記表面電極のヤング率よりも低く、かつ、前記導電性材料のヤング率よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記導電性材料又は前記第２の導電性材料が導電性ポリマーであることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　半導体基板の表面に臨む範囲に間隔をあけて設けられている複数のコンタクト領域と、
    　半導体基板の表面に臨む範囲であって、隣接するコンタクト領域の間に設けられているドリフト領域と、
    　半導体基板の上方に設けられており、隣接するコンタクト領域の一部と対向しているとともにドリフト領域と対向しているプレーナゲート電極と、
    　半導体基板の上方に設けられており、コンタクト領域の一部と導通している表面電極と、
    　隣接するプレーナゲート電極の間の上方かつ、プレーナゲート電極が設けられていない範囲内において、表面電極の表面と内部と裏面の少なくとも一箇所に設けられている応力緩和部と、を備えており、
    　応力緩和部は導電性材料で形成されており、
    　導電性材料のヤング率が表面電極の材料のヤング率よりも低いことを特徴とする半導体装置。
     
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239489A (ja) * 2012-05-11 2013-11-28 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP6239203B1 (ja) * 2017-03-16 2017-11-29 三菱電機株式会社 半導体装置
JP2019110247A (ja) * 2017-12-19 2019-07-04 トヨタ自動車株式会社 半導体装置
WO2024014149A1 (ja) * 2022-07-15 2024-01-18 ローム株式会社 電子部品および電子モジュール

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010125639A1 (ja) * 2009-04-28 2010-11-04 三菱電機株式会社 電力用半導体装置
JP2014160779A (ja) * 2013-02-20 2014-09-04 Toyota Motor Corp 半導体装置
JP2016174040A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
DE102015219183B4 (de) * 2015-10-05 2019-06-06 Infineon Technologies Ag Leistungshalbleiterbauelement, Halbleitermodul, Verfahren zum Verarbeiten eines Leistungshalbleiterbauelements
JP6897141B2 (ja) * 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
US10896887B2 (en) * 2018-05-10 2021-01-19 Infineon Technologies Ag Stress relieving structure for semiconductor device
JP2021197474A (ja) * 2020-06-16 2021-12-27 株式会社村田製作所 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61287147A (ja) * 1985-06-13 1986-12-17 Oki Electric Ind Co Ltd 多層配線の形成方法
JPH08125181A (ja) * 1994-10-26 1996-05-17 Fuji Electric Co Ltd 半導体装置
JPH08213453A (ja) * 1995-02-01 1996-08-20 Ricoh Co Ltd 半導体装置とその製造方法
JP2000012845A (ja) * 1998-06-22 2000-01-14 Fuji Electric Co Ltd 半導体装置
JP2003101024A (ja) * 2001-09-25 2003-04-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006073805A (ja) * 2004-09-02 2006-03-16 Renesas Technology Corp 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US5084413A (en) * 1986-04-15 1992-01-28 Matsushita Electric Industrial Co., Ltd. Method for filling contact hole
KR900003618B1 (ko) * 1986-05-30 1990-05-26 후지쓰가부시끼가이샤 반도체장치 및 그 제조방법
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US5472912A (en) * 1989-11-30 1995-12-05 Sgs-Thomson Microelectronics, Inc. Method of making an integrated circuit structure by using a non-conductive plug
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
EP0558304B1 (en) * 1992-02-28 2000-01-19 STMicroelectronics, Inc. Method of forming submicron contacts
US5444302A (en) * 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
US5889330A (en) * 1995-03-10 1999-03-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device whose flattening resin film component has a controlled carbon atom content
JP3941135B2 (ja) 1995-07-27 2007-07-04 ソニー株式会社 トランジスタ素子の作製方法
US5700716A (en) * 1996-02-23 1997-12-23 Micron Technology, Inc. Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers
JP2001250946A (ja) 2000-03-03 2001-09-14 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP4906184B2 (ja) 2000-11-17 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置の製造方法
US6649973B2 (en) * 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP2005136270A (ja) 2003-10-31 2005-05-26 Nec Kansai Ltd 縦型ｍｏｓｆｅｔを備えた半導体装置
JP4829473B2 (ja) 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
JP4973046B2 (ja) * 2006-07-20 2012-07-11 株式会社デンソー 半導体装置の製造方法
JP5300238B2 (ja) * 2006-12-19 2013-09-25 パナソニック株式会社 窒化物半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61287147A (ja) * 1985-06-13 1986-12-17 Oki Electric Ind Co Ltd 多層配線の形成方法
JPH08125181A (ja) * 1994-10-26 1996-05-17 Fuji Electric Co Ltd 半導体装置
JPH08213453A (ja) * 1995-02-01 1996-08-20 Ricoh Co Ltd 半導体装置とその製造方法
JP2000012845A (ja) * 1998-06-22 2000-01-14 Fuji Electric Co Ltd 半導体装置
JP2003101024A (ja) * 2001-09-25 2003-04-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006073805A (ja) * 2004-09-02 2006-03-16 Renesas Technology Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239489A (ja) * 2012-05-11 2013-11-28 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US9508803B2 (en) 2012-05-11 2016-11-29 Rohm Co., Ltd. Semiconductor device and method for producing semiconductor device
JP6239203B1 (ja) * 2017-03-16 2017-11-29 三菱電機株式会社 半導体装置
JP2019110247A (ja) * 2017-12-19 2019-07-04 トヨタ自動車株式会社 半導体装置
WO2024014149A1 (ja) * 2022-07-15 2024-01-18 ローム株式会社 電子部品および電子モジュール

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