WO2024014149A1 - 電子部品および電子モジュール - Google Patents

電子部品および電子モジュール Download PDF

Info

Publication number
WO2024014149A1
WO2024014149A1 PCT/JP2023/020083 JP2023020083W WO2024014149A1 WO 2024014149 A1 WO2024014149 A1 WO 2024014149A1 JP 2023020083 W JP2023020083 W JP 2023020083W WO 2024014149 A1 WO2024014149 A1 WO 2024014149A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
lower electrode
main surface
region
insulating film
Prior art date
Application number
PCT/JP2023/020083
Other languages
English (en)
French (fr)
Inventor
香奈子 出口
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2024014149A1 publication Critical patent/WO2024014149A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Patent Document 1 discloses a semiconductor device having a bonding pad including a base layer, a barrier layer covering the base layer, and a bonding layer covering the barrier layer.
  • One embodiment provides electronic components and modules that can improve reliability.
  • One embodiment includes a lower electrode, an intermediate electrode disposed on the lower electrode so as to form unevenness with the lower electrode, a raised part formed in a portion covering the intermediate electrode, and the raised part. and an upper electrode having a recessed part formed in a part covering the lower electrode so as to be recessed toward the lower electrode than the upper electrode.
  • One embodiment includes an insulating film having an insulating main surface, a first region including a plurality of through holes formed in the insulating film, and a second region including a flat part of the insulating main surface outside the first region.
  • a first lower electrode covering the insulating main surface and the plurality of through holes in the first region in a film-like manner; and a plurality of first lower electrodes disposed in the plurality of through holes with the first lower electrode in between.
  • a first terminal electrode having an intermediate electrode and a first upper electrode covering the first lower electrode and the plurality of first intermediate electrodes; and a second terminal electrode that covers the insulating main surface in a film shape in the second region.
  • a second terminal electrode having an electrode is provided.
  • One embodiment includes a lower electrode, an intermediate electrode disposed on the lower electrode so as to form unevenness with the lower electrode, and an upper electrode that fills the unevenness and covers the lower electrode and the intermediate electrode. and a wire joined to the upper electrode so as to face the lower electrode and the intermediate electrode with the upper electrode in between.
  • FIG. 1 is a plan view showing an electronic component according to one embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of the first main surface.
  • FIG. 4 is an enlarged plan view of region IV in FIG. 3.
  • FIG. 5 is a schematic cross-sectional view taken along the line V-V shown in FIG. 4.
  • FIG. 6 is an enlarged plan view showing region VI of FIG. 3 together with a first layout example of the second intermediate electrode.
  • FIG. 7 is a schematic cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8A is an enlarged plan view showing a second layout example of the second intermediate electrode.
  • FIG. 8B is an enlarged plan view showing a third layout example of the second intermediate electrode.
  • FIG. 8C is an enlarged plan view showing a fourth layout example of the second intermediate electrode.
  • FIG. 8D is an enlarged plan view showing a fifth layout example of the second intermediate electrode.
  • FIG. 8E is an enlarged plan view showing a sixth layout example of the second intermediate electrode.
  • FIG. 8F is an enlarged plan view showing a seventh layout example of the second intermediate electrode.
  • FIG. 8G is an enlarged plan view showing an eighth layout example of the second intermediate electrode.
  • FIG. 8H is an enlarged plan view showing a ninth layout example of the second intermediate electrode.
  • FIG. 8I is an enlarged plan view showing a tenth layout example of the second intermediate electrode.
  • FIG. 8I is an enlarged plan view showing a tenth layout example of the second intermediate electrode.
  • FIG. 8J is an enlarged plan view showing an eleventh layout example of the second intermediate electrode.
  • FIG. 8K is an enlarged plan view showing a twelfth layout example of the second intermediate electrode.
  • FIG. 8L is an enlarged plan view showing a thirteenth layout example of the second intermediate electrode.
  • FIG. 9 is a perspective view showing an electronic module in which the electronic components shown in FIG. 1 are mounted.
  • FIG. 10 is a transparent plan view showing the internal structure of the electronic module shown in FIG.
  • FIG. 11 is a schematic cross-sectional view taken along the line XI-XI shown in FIG. 10.
  • FIG. 12 is an enlarged cross-sectional view showing a joint between the source pad electrode and the first bonding wire.
  • FIG. 13 is an enlarged cross-sectional view showing a joint between the gate pad electrode and the second bonding wire.
  • FIG. 14 is an enlarged cross-sectional view showing a modification of the source pad electrode.
  • FIG. 15 is an enlarged cross-sectional view showing a first modification of the gate pad electrode.
  • FIG. 16 is an enlarged cross-sectional view showing a second modification of the gate pad electrode.
  • this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on the numerical value (form).
  • a numerical value that is equal to the numerical value (form) of the comparison target
  • a numerical error form error in the range of ⁇ 10% based on the numerical value (form).
  • words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
  • FIG. 1 is a plan view showing an electronic component 1 according to one embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of the first main surface 3.
  • FIG. 4 is an enlarged plan view of region IV in FIG. 3.
  • FIG. 5 is a schematic cross-sectional view taken along the line V-V shown in FIG. 4.
  • FIG. 6 is an enlarged plan view showing region VI of FIG. 3 together with a first layout example of the second intermediate electrode 52.
  • FIG. 7 is a schematic cross-sectional view taken along line VII-VII shown in FIG.
  • the electronic component 1 includes a semiconductor chip 2 formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). That is, the electronic component 1 is a semiconductor device.
  • Chip 2 may also be referred to as a "semiconductor chip.”
  • the chip 2 is a Si chip containing a silicon single crystal.
  • the chip 2 may be a wide band gap semiconductor chip including a single crystal of a wide band gap semiconductor. That is, the electronic component 1 may be a wide bandgap semiconductor device.
  • a wide bandgap semiconductor is a semiconductor that has a bandgap larger than that of a silicon single crystal.
  • the chip 2 may be an SiC chip containing a SiC single crystal as an example of a wide bandgap semiconductor. That is, electronic component 1 may be a SiC semiconductor device.
  • the chip 2 preferably includes a hexagonal SiC single crystal. It is particularly preferred that the SiC single crystal includes a 4H-SiC single crystal.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") as seen from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3, and a second direction intersecting (specifically orthogonal to) the first direction It faces Y.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the electronic component 1 includes an n-type (first conductivity type) first semiconductor region 6 formed in the surface layer portion of the first main surface 3 of the chip 2 .
  • the first semiconductor region 6 extends in a layered manner along the first main surface 3, and forms part of the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is formed of an n-type epitaxial layer (Si epitaxial layer).
  • the electronic component 1 includes an n-type second semiconductor region 7 formed in the surface layer of the second main surface 4 of the chip 2.
  • the second semiconductor region 7 extends in a layered manner along the second main surface 4 so as to be electrically connected to the first semiconductor region 6 within the chip 2. ⁇ Forms part of 5D.
  • the second semiconductor region 7 is thicker than the first semiconductor region 6.
  • the second semiconductor region 7 is formed of an n-type semiconductor substrate (Si semiconductor substrate).
  • the electronic component 1 includes a device region 8 provided in the inner part of the first main surface 3.
  • the device region 8 is a region having a functional device (device structure), and may be referred to as an "active region.”
  • the device region 8 is formed into a polygonal shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the device region 8 has a recessed portion 8a that is depressed from the center of the side along the third side surface 5C toward the fourth side surface 5D side in plan view (see FIG. 3).
  • the recessed portion 8a is recessed in a polygonal shape (quadrilateral in this embodiment) when viewed from above.
  • the electronic component 1 includes a non-device region 9 provided at the periphery of the first main surface 3.
  • the non-device area 9 is an area that does not have a functional device, and may be referred to as an "outer peripheral area.”
  • Non-device region 9 includes a pad region 10 and an annular region 11.
  • the pad region 10 is provided in a region of the first main surface 3 defined by the recess 8 a of the device region 8 , and is formed by a flat portion of the first main surface 3 . That is, the pad region 10 is provided in a region along the center of the third side surface 5C in plan view.
  • the annular region 11 is provided in an annular shape (quadrangular annular shape) extending along the first to fourth side surfaces 5A to 5D so as to surround the device region 8 in a plan view.
  • the annular region 11 may be formed by a flat portion of the first main surface 3.
  • the annular region 11 is connected to the pad region 10 at a portion along the third side surface 5C.
  • the electronic component 1 includes an insulated gate field effect transistor Tr formed in the device region 8 as an example of a functional device.
  • the transistor Tr may be referred to as a "transistor structure".
  • the transistor Tr is of a trench gate type.
  • FIGS. 4 and 5 a specific configuration within device region 8 (specific configuration of transistor Tr) will be described with reference to FIGS. 4 and 5.
  • the electronic component 1 includes a p-type (second conductivity type) body region 12 formed in the surface layer portion of the first main surface 3 in the device region 8 .
  • the body region 12 is formed at intervals from the bottom of the first semiconductor region 6 toward the first main surface 3, and extends in a layered manner on the surface layer of the first main surface 3.
  • the electronic component 1 includes a plurality of first trench structures 13 formed on the first main surface 3 in the device region 8 .
  • the first trench structure 13 may be referred to as a "trench gate structure".
  • the plurality of first trench structures 13 control channel inversion and non-inversion.
  • the plurality of first trench structures 13 may be arranged at intervals in the first direction X in a plan view, and each may be formed in a band shape extending in the second direction Y. Each of the first trench structures 13 is formed at intervals from the bottom of the first semiconductor region 6 toward the first main surface 3 side. Each first trench structure 13 extends through the body region 12 and reaches the first semiconductor region 6 .
  • Each first trench structure 13 includes a first trench 14, a first insulating film 15, and a first buried electrode 16.
  • the first trench 14 is formed on the first main surface 3 and defines a wall surface of the first trench 14 .
  • the first insulating film 15 covers the wall surface of the first trench 14 in the form of a film.
  • the first buried electrode 16 is buried in the first trench 14 with the first insulating film 15 interposed therebetween.
  • the electronic component 1 includes a plurality of contact recesses 17 formed in the first main surface 3 in the device region 8 .
  • the plurality of contact recesses 17 are respectively formed in regions between the plurality of first trench structures 13 .
  • Each contact recess portion 17 is formed at intervals in the first direction X from the plurality of first trench structures 13 and extends in a band shape in the second direction Y.
  • Each contact recess portion 17 is formed wider than each first trench structure 13 in the first direction X. Each contact recess 17 is formed shallower than each first trench structure 13 . Each contact recess portion 17 is formed at intervals from the bottom of the body region 12 toward the first main surface 3 side.
  • the electronic component 1 includes a plurality of second trench structures 18 formed on the first main surface 3 in the device region 8 .
  • Second trench structure 18 may be referred to as a "trench source structure.”
  • the plurality of second trench structures 18 are respectively formed in regions between the plurality of first trench structures 13. Specifically, the plurality of second trench structures 18 are formed on the bottom walls of the plurality of contact recesses 17, respectively.
  • Each second trench structure 18 is formed at intervals in the first direction X from the plurality of first trench structures 13, and extends in a band shape in the second direction Y. Each second trench structure 18 is formed narrower than each contact recess 17 in the first direction X. Each second trench structure 18 may have approximately the same width as each first trench structure 13 in the first direction X.
  • Each second trench structure 18 penetrates through the body region 12 and reaches the first semiconductor region 6.
  • the second trench structures 18 are formed at intervals from the bottom of the first semiconductor region 6 toward the bottom wall of each contact recess 17 .
  • Each second trench structure 18 has approximately the same depth as each first trench structure 13 in this embodiment.
  • Each second trench structure 18 may be formed deeper than each first trench structure 13.
  • each second trench structure 18 may have a depth that is 1.5 times or more and 3 times or less than the depth of each first trench structure 13.
  • Each second trench structure 18 may be formed deeper than body region 12 and shallower than each first trench structure 13.
  • Each second trench structure 18 includes a second trench 19, a second insulating film 20, and a second buried electrode 21.
  • the second trench 19 is formed on the first main surface 3 and partitions the wall surface of the second trench 19 .
  • the second insulating film 20 covers the wall surface of the second trench 19 in the form of a film.
  • the second buried electrode 21 is buried in the second trench 19 with the second insulating film 20 interposed therebetween.
  • the electronic component 1 includes a plurality of n-type source regions 22 formed in regions along the plurality of first trench structures 13 in the surface layer portion of the first main surface 3 of the device region 8 .
  • the plurality of source regions 22 have a higher n-type impurity concentration than the first semiconductor region 6.
  • the plurality of source regions 22 are formed on both sides of the plurality of first trench structures 13, respectively.
  • Each source region 22 is formed in a region between the first trench structure 13 and the second trench structure 18 so as to be connected to the first trench structure 13 and the second trench structure 18 .
  • Each source region 22 extends in a band shape in the second direction Y in the surface layer portion of the first main surface 3 and is exposed from the side wall and bottom wall of each contact recess portion 17 .
  • Each source region 22 is formed at intervals from the bottom of the body region 12 toward the first main surface 3 side, and forms a channel with the first semiconductor region 6 within the body region 12 .
  • electronic component 1 includes a p-type impurity region 24 formed in the surface layer of first main surface 3 in pad region 10.
  • the impurity regions 24 are formed at intervals from the bottom of the first semiconductor region 6 toward the first main surface 3, and extend in a layered manner over the surface layer of the first main surface 3.
  • impurity region 24 has a depth approximately equal to the depth of body region 12.
  • the depth of impurity region 24 may be greater than the depth of body region 12. Further, the depth of impurity region 24 may be smaller than the depth of body region 12.
  • the p-type impurity concentration of the impurity region 24 may be higher than the p-type impurity concentration of the body region 12. Further, the p-type impurity concentration of impurity region 24 may be lower than the p-type impurity concentration of body region 12. Preferably, impurity region 24 has a p-type impurity concentration substantially equal to the p-type impurity concentration of body region 12 .
  • the electronic component 1 includes a main surface insulating film 25 that selectively covers the first main surface 3.
  • the main surface insulating film 25 may be referred to as an "interlayer insulating film.”
  • the main surface insulating film 25 has an insulating main surface 26 that covers the first main surface 3 in the device region 8 and the non-device region 9 and extends along the first main surface 3 .
  • the main surface insulating film 25 has a laminated structure including a first main surface insulating film 27 and a second main surface insulating film 28 which are laminated in this order from the first main surface 3 side.
  • the first main surface insulating film 27 covers the first main surface 3 in the device region 8 and the non-device region 9.
  • the first main surface insulating film 27 covers the first main surface 3 so as to expose the first buried electrode 16 and the contact recess 17 (second trench structure 18) in the device region 8, and It is connected.
  • the first main surface insulating film 27 covers the pad region 10 and the annular region 11 in the non-device region 9 in the form of a film.
  • the first main surface insulating film 27 covers the impurity region 24 in the pad region 10 .
  • the first main surface insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film. It is preferable that the first main surface insulating film 27 has a single layer structure consisting of a single insulating film. It is particularly preferable that the first main surface insulating film 27 includes a silicon oxide film made of an oxide of the chip 2 .
  • the second main surface insulating film 28 has a thickness larger than that of the first main surface insulating film 27 and covers the first main surface insulating film 27 in the device region 8 and non-device region 9.
  • the second main surface insulating film 28 covers the first main surface insulating film 27 and the first trench structure 13 in the device region 8, and exposes the contact recess portion 17 (second trench structure 18).
  • the second main surface insulating film 28 covers the first main surface insulating film 27 in the non-device region 9. That is, the second main surface insulating film 28 covers the impurity region 24 in the pad region 10 with the first main surface insulating film 27 interposed therebetween.
  • the second main surface insulating film 28 may have a single layer structure consisting of a single insulating film or a laminated structure including a plurality of insulating films.
  • the second main surface insulating film 28 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the second main surface insulating film 28 includes at least one of an NSG (Non-doped Silicate Glass) film, a PSG (Phosphor Silicate Glass) film, and a BPSG (Boron Phosphor Silicate Glass) film, as an example of a silicon oxide film. It's okay to stay.
  • the main surface insulating film 25 is not a so-called multilayer wiring insulating film. That is, in the region between the first main surface 3 and the insulating main surface 26, the main surface insulating film 25 includes a plurality of wiring layers stacked in multiple stages with an insulating film in between and a plurality of wiring layers connecting the plurality of wiring layers. Does not include both via electrodes.
  • the electronic component 1 includes a first region 30 in the main surface insulating film 25.
  • the first region 30 is provided in a portion of the main surface insulating film 25 that covers the device region 8 , and includes a plurality of through holes 31 formed in the main surface insulating film 25 .
  • the plurality of through holes 31 are arranged at intervals in the first direction X in a plan view, and each extends in a band shape in the second direction Y.
  • the plurality of through holes 31 expose the plurality of source regions 22, respectively.
  • each through hole 31 is formed in a one-to-one correspondence with each contact recess 17 so as to communicate with each contact recess 17 .
  • each through hole 31 exposes one second trench structure 18 and a plurality of source regions 22 from each contact recess 17 .
  • Each through hole 31 extends in a band shape along the corresponding contact recess portion 17 in plan view.
  • the electronic component 1 includes a second region 32 in the main surface insulating film 25.
  • the second region 32 is provided in a portion of the main surface insulating film 25 that covers the non-device region 9 .
  • the second region 32 is also a portion of the main surface insulating film 25 that covers the pad region 10 .
  • the second region 32 includes the flat portion of the main insulating surface 26 and does not have the through hole 31.
  • the electronic component 1 includes a source pad electrode 40 (first terminal electrode) arranged in the first region 30 of the main surface insulating film 25.
  • the source pad electrode 40 is a source terminal electrode bonded to a bonding wire.
  • Source pad electrode 40 covers device region 8 in plan view.
  • the source pad electrode 40 preferably has a planar area that is 50% or more and 90% or less of the planar area of the first main surface 3.
  • the planar area of the source pad electrode 40 is preferably 70% or more of the planar area of the first main surface 3.
  • the source pad electrode 40 is formed into a polygonal shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view. Specifically, the source pad electrode 40 has a recess 40a that is depressed from the center of the side along the third side surface 5C toward the fourth side surface 5D so as to expose the pad region 10 in a plan view. .
  • the recessed portion 40a is recessed in a polygonal shape (quadrilateral in this embodiment) when viewed from above.
  • the source pad electrode 40 collectively covers the plurality of first trench structures 13, the plurality of contact recesses 17, and the plurality of second trench structures 18 in the device region 8.
  • the source pad electrode 40 faces the plurality of first trench structures 13 with the main surface insulating film 25 in between, penetrates the main surface insulating film 25, and is electrically connected to the plurality of second trench structures 18 and the plurality of source regions 22. It is connected to the.
  • the source pad electrode 40 has a stacked structure including a first lower electrode 41, a plurality of first intermediate electrodes 42, and a first upper electrode 43 stacked in this order from the main surface insulating film 25 side.
  • the first lower electrode 41 covers the main insulating surface 26 and the wall surfaces of the plurality of through holes 31 in the first region 30 in a film-like manner.
  • the first lower electrode 41 enters into the plurality of contact recesses 17 from the plurality of through holes 31 and covers the wall surfaces of the plurality of contact recesses 17 in a film shape.
  • the first lower electrode 41 covers the main surface insulating film 25 (the first main surface insulating film 27 and the second main surface insulating film 28) on the wall surfaces of the plurality of through holes 31, and forms the plurality of contact recesses.
  • the plurality of second trench structures 18 and the plurality of source regions 22 are covered on the wall surface of the portion 17 .
  • the first lower electrode 41 covers the second insulating film 20 and the second buried electrode 21 of the second trench structure 18 in the form of a film.
  • the first lower electrode 41 is electrically connected to the plurality of second trench structures 18 and the plurality of source regions 22 .
  • the first lower electrode 41 includes a Ti (titanium)-based metal film.
  • the Ti-based metal film may include at least one of a Ti film and a Ti alloy film.
  • the first lower electrode 41 has a stacked structure including a Ti film and a TiN film stacked in this order from the main surface insulating film 25 (chip 2) side.
  • the first lower electrode 41 may have a single layer structure made of a Ti film or a TiN film.
  • the first lower electrode 41 is thinner than the main surface insulating film 25.
  • the thickness of the first lower electrode 41 is the thickness (total thickness) of the first lower electrode 41 with the insulating main surface 26 as a reference.
  • the thickness of the first lower electrode 41 may be greater than or equal to 10 nm and less than or equal to 500 nm.
  • the thickness of the first lower electrode 41 may be greater than or equal to 100 nm and less than or equal to 250 nm.
  • the plurality of first intermediate electrodes 42 are arranged in the plurality of through holes 31 with the first lower electrode 41 in between.
  • the plurality of first intermediate electrodes 42 constitute a contact electrode together with the first lower electrode 41 within the plurality of through holes 31 .
  • Each first intermediate electrode 42 is located closer to the bottom wall of the contact recess 17 than the first main surface 3 and is located closer to the insulating main surface 26 of the main surface insulating film 25 than the first main surface 3 is. Contains the part that does.
  • each first intermediate electrode 42 has a portion facing the main surface insulating film 25 with the first lower electrode 41 in between, and a portion facing the second trench structure 18 and the plurality of source regions 22 with the first lower electrode 41 in between. Contains opposing parts.
  • Each first intermediate electrode 42 is electrically connected to the second trench structure 18 and the plurality of source regions 22 via the first lower electrode 41 .
  • Each first intermediate electrode 42 has an exposed surface exposed from each through hole 31.
  • Each first intermediate electrode 42 has an electrode recess 44 that is recessed toward the chip 2 in the inner part of the exposed surface.
  • the electrode recess 44 is recessed toward the bottom wall of the second trench structure 18 (contact recess 17).
  • the bottom of the electrode recess 44 is located in a region between the first main surface 3 and the insulating main surface 26.
  • the bottom of the electrode recess 44 is preferably located closer to the insulating main surface 26 than the middle part of the depth range of the through hole 31 .
  • the first intermediate electrode 42 includes an electrode material different from that of the first lower electrode 41.
  • the first intermediate electrode 42 preferably includes a W (tungsten) metal film.
  • the W-based metal film may include at least one of a W film and a W alloy film.
  • the first intermediate electrode 42 has a single-layer structure made of a W film.
  • the first intermediate electrode 42 is preferably thicker than the first lower electrode 41.
  • the thickness of the first intermediate electrode 42 is the thickness along the normal direction Z between the first lower electrode 41 and the electrode recess portion 44 .
  • the thickness of the first intermediate electrode 42 may be less than the thickness of the main surface insulating film 25.
  • the thickness of the first intermediate electrode 42 may be greater than the thickness of the main surface insulating film 25.
  • the thickness of the first intermediate electrode 42 is preferably at least twice the thickness of the first lower electrode 41 and at most 10 times.
  • the thickness of the first intermediate electrode 42 may be 200 nm or more and 1000 nm or less.
  • the thickness of the first intermediate electrode 42 is preferably 400 nm or more and 800 nm or less.
  • the first upper electrode 43 constitutes the main body of the source pad electrode 40 and covers the first lower electrode 41 and the plurality of first intermediate electrodes 42 in the form of a film.
  • the first upper electrode 43 has a part that covers the insulating main surface 26 with the first lower electrode 41 in between, and a part that covers the plurality of through holes 31 with the plurality of first intermediate electrodes 42 in between.
  • the first upper electrode 43 is electrically connected to the second trench structure 18 and the plurality of source regions 22 via the first lower electrode 41 and the plurality of first intermediate electrodes 42 .
  • the first upper electrode 43 has a first terminal surface 43a.
  • the first terminal surface 43a has a plurality of first raised portions 47 and a plurality of first recessed portions 48.
  • the plurality of first raised portions 47 are formed in portions of the first upper electrode 43 that cover the first lower electrode 41, respectively. That is, the plurality of first raised parts 47 are respectively formed in regions outside the plurality of through holes 31 in a plan view, and cover the insulating main surface 26 with the first lower electrode 41 interposed therebetween.
  • the plurality of first raised portions 47 overlap the plurality of first trench structures 13 in plan view. Further, the plurality of first raised portions 47 extend along the plurality of first trench structures 13 in plan view. That is, in this embodiment, the plurality of first protrusions 47 are arranged at intervals in the first direction X in a plan view, and each extends in a band shape in the second direction Y. Each of the plurality of first protrusions 47 has a first apex.
  • the plurality of first recessed portions 48 are formed in portions of the first upper electrode 43 that cover the plurality of first intermediate electrodes 42, and are located closer to the plurality of first intermediate electrodes 42 than the plurality of first raised portions 47. It's sunken.
  • Each of the plurality of first recesses 48 has a first bottom. The first bottom portions of the plurality of first recess portions 48 are preferably located above the middle portion of the thickness range of the first upper electrode 43.
  • the plurality of first recess portions 48 face the plurality of first intermediate electrodes 42 in a one-to-one correspondence in the thickness direction. That is, the plurality of first recessed portions 48 face the plurality of electrode recessed portions 44 in a one-to-one correspondence relationship in the thickness direction. Further, the plurality of first recesses 48 are respectively formed in regions overlapping with the plurality of through holes 31 in a plan view, and are respectively opposed to the chip 2 with the first lower electrode 41 and the plurality of first intermediate electrodes 42 in between. There is.
  • the plurality of first recessed portions 48 face the plurality of second trench structures 18 (contact recessed portions 17) in the thickness direction.
  • the plurality of first recess portions 48 are formed along the plurality of through holes 31 (first intermediate electrodes 42) in plan view.
  • the plurality of first recess portions 48 are arranged at intervals in the first direction X in a plan view, and each extends in a band shape in the second direction Y.
  • the first upper electrode 43 includes an electrode material different from that of the first lower electrode 41 and the first intermediate electrode 42.
  • the first upper electrode 43 preferably includes an Al (aluminum) metal film.
  • the Al-based metal film may include at least one of an Al film and an Al alloy film.
  • the Al alloy film may include at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the first upper electrode 43 has a single-layer structure made of an AlCu alloy film.
  • the first upper electrode 43 may include a Cu (copper) metal film.
  • the Cu-based metal film may include at least one of a Cu film and a Cu alloy film.
  • the Cu alloy film may include at least one of an AlCu alloy film and an AlSiCu alloy film.
  • the first upper electrode 43 is thicker than the first lower electrode 41.
  • the thickness of the first upper electrode 43 is the thickness along the normal direction Z between the first lower electrode 41 and the first terminal surface 43a on the main insulating surface 26.
  • the thickness of the first upper electrode 43 is greater than the thickness of the first intermediate electrode 42.
  • the thickness of the first upper electrode 43 is preferably greater than the thickness of the first intermediate electrode 42 in both the covering portion of the first lower electrode 41 and the covering portion of the first intermediate electrode 42 .
  • the thickness of the first upper electrode 43 is preferably at least 2 times and at most 20 times the thickness of the first intermediate electrode 42.
  • the thickness of the first upper electrode 43 is preferably greater than the thickness of the main surface insulating film 25.
  • the thickness of the first upper electrode 43 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the first upper electrode 43 is preferably 3 ⁇ m or more and 8 ⁇ m or less.
  • the electronic component 1 includes a gate pad electrode 50 (second terminal electrode) arranged in the second region 32 of the main surface insulating film 25 at a distance from the source pad electrode 40.
  • the gate pad electrode 50 is a gate terminal electrode bonded to a bonding wire.
  • Gate pad electrode 50 covers pad region 10 in plan view. In other words, the gate pad electrode 50 is arranged on the flat portion of the insulating main surface 26 with a distance from the plurality of through holes 31 in a plan view.
  • the gate pad electrode 50 has a planar area that is less than the planar area of the source pad electrode 40.
  • the planar area of the gate pad electrode 50 is preferably 1% or more and 30% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the gate pad electrode 50 is 25% or less of the planar area of the first main surface 3.
  • the planar area of the gate pad electrode 50 may be 10% or less of the planar area of the first main surface 3.
  • the gate pad electrode 50 is arranged at intervals from the plurality of first trench structures 13 and the plurality of second trench structures 18 (contact recess portions 17) in a plan view, and is arranged on the first main surface with the main surface insulating film 25 in between. It faces the flat part of No. 3. In this form, gate pad electrode 50 faces impurity region 24 with main surface insulating film 25 in between. In this embodiment, the gate pad electrode 50 is formed into a polygonal shape (specifically, a quadrangular shape) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the gate pad electrode 50 has a stacked structure including a second lower electrode 51, a second intermediate electrode 52, and a second upper electrode 53 stacked in this order from the main surface insulating film 25 side.
  • the second intermediate electrode 52 is shown by broken lines and hatching for clarity.
  • the second lower electrode 51 covers the flat portion of the main insulating surface 26 in the second region 32 in the form of a film.
  • the second lower electrode 51 includes a Ti-based metal film.
  • the Ti-based metal film may include at least one of a Ti film and a Ti alloy film.
  • the second lower electrode 51 has a stacked structure including a Ti film and a TiN film stacked in this order from the main surface insulating film 25 (chip 2) side. That is, the second lower electrode 51 has the same configuration as the first lower electrode 41 of the source pad electrode 40.
  • the second lower electrode 51 may have a single layer structure made of a Ti film or a TiN film.
  • the second lower electrode 51 is thinner than the main surface insulating film 25.
  • the thickness of the second lower electrode 51 is the thickness (total thickness) of the second lower electrode 51 with respect to the main insulating surface 26.
  • the thickness of the second lower electrode 51 may be greater than or equal to 10 nm and less than or equal to 500 nm.
  • the thickness of the second lower electrode 51 may be greater than or equal to 100 nm and less than or equal to 250 nm.
  • the thickness of the second lower electrode 51 is preferably approximately equal to the thickness of the first lower electrode 41.
  • the second intermediate electrode 52 is arranged on the second lower electrode 51 and forms an uneven structure 54 with the second lower electrode 51.
  • the number of second intermediate electrodes 52 is arbitrary as long as the uneven structure 54 is formed. Therefore, gate pad electrode 50 may include a single second intermediate electrode 52. Further, the gate pad electrode 50 may include a plurality of second intermediate electrodes 52.
  • the single or plural second intermediate electrodes 52 are arranged in the wire receiving part 55 set on the second lower electrode 51 (see the chain double-dashed line part in FIG. 6).
  • the wire receiving portion 55 is a portion that is hidden by the bonding portion of the bonding wire when the bonding wire is bonded to the gate pad electrode 50. In other words, the wire receiving portion 55 is also a projection portion of the bonding wire bonding portion.
  • the wire receiving part 55 is set at the inner part of the second lower electrode 51 at a distance from the periphery of the second lower electrode 51 .
  • the single or plural second intermediate electrodes 52 are arranged in the wire receiving part 55 at a distance inward from the periphery of the second lower electrode 51 so as to expose the periphery of the second lower electrode 51 in plan view. You can leave it there. In this case, it is preferable that the single or plural second intermediate electrodes 52 expose the peripheral edge of the second lower electrode 51 over the entire circumference in plan view.
  • the entire portion of the single second intermediate electrode 52 may be disposed within the wire receiving portion 55.
  • the single second intermediate electrode 52 may include a portion located within the wire receiving portion 55 and a portion located outside the wire receiving portion 55.
  • the planar area of the portion located outside the wire receiving portion 55 is preferably less than the planar area of the portion located within the wire receiving portion 55.
  • all the second intermediate electrodes 52 may be arranged within the wire receiving portion 55.
  • at least one second intermediate electrode 52 is disposed within the wire receiving portion 55; good.
  • a plurality of second intermediate electrodes 52 be arranged within the wire receiving portion 55. Further, it is preferable that the total number of second intermediate electrodes 52 arranged outside the wire receiving part 55 is less than the total number of second intermediate electrodes 52 arranged inside the wire receiving part 55. The total planar area of the second intermediate electrodes 52 located outside the wire receiving portion 55 is preferably less than the total planar area of the second intermediate electrodes 52 located inside the wire receiving portion 55.
  • the single or plural second intermediate electrodes 52 have a layout area larger than the planar area of the wire receiving part 55.
  • the layout area is defined by the area of the region surrounded by the periphery of the single second intermediate electrode 52.
  • a region surrounding a group of the plurality of second intermediate electrodes 52 (for example, a region surrounding a single or plural second intermediate electrodes 52 located at the outermost periphery) Defined by area.
  • the single or plural second intermediate electrodes 52 form at least one protrusion in the inner part of the wire receiving part 55. It is particularly preferable that the single or plural second intermediate electrodes 52 form a plurality of protrusions in the inner part of the wire receiving part 55. Preferably, the single or plural second intermediate electrodes 52 form at least one protrusion at the peripheral edge of the wire receiving part 55. It is particularly preferable that the single or plural second intermediate electrodes 52 form a plurality of protrusions at the peripheral edge of the wire receiving part 55.
  • the plurality of second intermediate electrodes 52 are arranged above the second lower electrode 51 at intervals. In this case, it is preferable that three or more second lower electrodes 51 are arranged at intervals in the first direction X when viewed in cross section. In a cross-sectional view along the second direction Y, it is preferable that the plurality of second intermediate electrodes 52 are arranged on the second lower electrode 51 at intervals. In this case, it is preferable that three or more second lower electrodes 51 are arranged at intervals in the second direction Y in a cross-sectional view.
  • the single or multiple second intermediate electrodes 52 define a single or multiple removed portion 56 that partially exposes the second lower electrode 51.
  • the single or plural removed portions 56 may partially expose the main surface insulating film 25 in addition to the second lower electrode 51. If a single removal portion 56 is formed, the entire portion of the single removal portion 56 may be disposed within the wire receiving portion 55.
  • the single removal portion 56 may include a portion located within the wire receiving portion 55 and a portion located outside the wire receiving portion 55. In this case, the planar area of the portion located outside the wire receiving portion 55 is preferably less than the planar area of the portion located within the wire receiving portion 55.
  • all of the removed portions 56 may be arranged within the wire receiving portion 55. If a plurality of removed portions 56 are formed, at least one removed portion 56 may be disposed within the wire receiving portion 55 and at least one removed portion 56 may be disposed within the wire receiving portion 55. In this case, it is preferable that a plurality of removal parts 56 are arranged within the wire receiving part 55.
  • the total number of the plurality of removing parts 56 arranged outside the wire receiving part 55 is less than the total number of the plurality of removing parts 56 arranged inside the wire receiving part 55.
  • the total planar area of the removed portions 56 located outside the wire receiving portion 55 is preferably less than the total planar area of the removed portions 56 located within the wire receiving portion 55.
  • the second intermediate electrode 52 includes a portion formed in a lattice shape (mesh shape) in a plan view, and is spaced apart in the first direction X and the second direction Y. It has a plurality of removal parts 56 divided into rows and columns.
  • the periphery of the second intermediate electrode 52 may be formed in a polygonal shape (for example, a quadrangular shape) in a plan view, or may be formed in a circular shape.
  • the plurality of removal parts 56 may be divided into polygonal shapes (for example, quadrangular shapes) or circular shapes in a plan view.
  • the second intermediate electrode 52 includes an electrode material different from that of the second lower electrode 51.
  • the second intermediate electrode 52 preferably includes a W-based metal film.
  • the W-based metal film may include at least one of a W film and a W alloy film.
  • the second intermediate electrode 52 has a single-layer structure made of a W film. That is, the second intermediate electrode 52 has the same configuration as the first intermediate electrode 42 of the source pad electrode 40.
  • the second intermediate electrode 52 is preferably thicker than the second lower electrode 51.
  • the thickness of the second intermediate electrode 52 is the thickness of the second intermediate electrode 52 based on the second lower electrode 51.
  • the thickness of the second intermediate electrode 52 is preferably at least twice the thickness of the second lower electrode 51 and at most 10 times.
  • the thickness of the second intermediate electrode 52 may be less than the thickness of the main surface insulating film 25.
  • the thickness of the second intermediate electrode 52 may be greater than the thickness of the main surface insulating film 25.
  • the thickness of the second intermediate electrode 52 may be 200 nm or more and 1000 nm or less.
  • the thickness of the second intermediate electrode 52 is preferably 400 nm or more and 800 nm or less.
  • the thickness of the second intermediate electrode 52 may be greater than the thickness of the first intermediate electrode 42.
  • the thickness of the second intermediate electrode 52 may be smaller than the thickness of the first intermediate electrode 42.
  • the second upper electrode 53 constitutes the main body of the gate pad electrode 50, and covers the second lower electrode 51 and the second intermediate electrode 52 in a film shape so as to embed the uneven structure 54 (the plurality of removed portions 56). .
  • the second upper electrode 53 has a portion that covers the insulating main surface 26 with the second lower electrode 51 in between within the plurality of removal portions 56, and a second portion with the second intermediate electrode 52 sandwiched therebetween outside the plurality of removal portions 56. It has a portion that covers the lower electrode 51.
  • the second upper electrode 53 has a second terminal surface 53a.
  • the second terminal surface 53a has an uneven pattern corresponding to the layout of the second intermediate electrode 52.
  • the second terminal surface 53a has a single or multiple (single in this form) second raised part 57 and a single or multiple (in this form, plural) second recessed part 58. are doing.
  • the second terminal surface 53a includes a plurality of second protrusions 57 in cross-sectional view.
  • the second raised portion 57 is formed in a portion of the second upper electrode 53 that covers the second intermediate electrode 52, and extends along the second intermediate electrode 52 in a plan view.
  • the second raised portion 57 has a layout corresponding to the layout of the second intermediate electrode 52. That is, in this form, the second raised portion 57 includes a portion that extends in a lattice shape (mesh shape) along the first direction X and the second direction Y in plan view.
  • Each of the plurality of second protrusions 57 has a second apex. It is preferable that the second peaks of the plurality of second protrusions 57 are located above the height position of the first peaks of the plurality of first protrusions 47 .
  • the plurality of second recessed portions 58 are portions that are recessed toward the second lower electrode 51 side than the second raised portions 57, and are portions of the second upper electrode 53 that cover the plurality of removed portions 56 (that is, the second (a portion covering the lower electrode 51).
  • Each of the plurality of second recesses 58 has a second bottom.
  • the second bottom portions of the plurality of second recess portions 58 are preferably located above the upper end portion of the second intermediate electrode 52.
  • the second bottom portions of the plurality of second recess portions 58 are preferably located above the middle portion of the thickness range of the second upper electrode 53.
  • the second bottoms of the plurality of second recesses 58 are preferably located above the height position of the first bottoms of the plurality of first recesses 48.
  • the second bottom portion may be located at approximately the same height as the first top portion of the first raised portion 47 .
  • the second bottom portion may be located above the height position of the first top portion of the first raised portion 47.
  • the second bottom portion may be located below the height position of the first top portion.
  • the plurality of second recess portions 58 have a layout corresponding to the layout of the plurality of removed portions 56, and face the plurality of removed portions 56 in a one-to-one correspondence in the thickness direction in a cross-sectional view. That is, in this embodiment, the plurality of second recess portions 58 include portions formed in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the second upper electrode 53 includes an electrode material different from that of the second lower electrode 51 and the second intermediate electrode 52.
  • the second upper electrode 53 preferably includes an Al (aluminum) metal film.
  • the Al-based metal film may include at least one of an Al film and an Al alloy film.
  • the Al alloy film may include at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the second upper electrode 53 has a single layer structure made of an AlCu alloy film.
  • the second upper electrode 53 has the same configuration as the first upper electrode 43 of the source pad electrode 40 .
  • the second upper electrode 53 may include a Cu (copper) metal film.
  • the Cu-based metal film may include at least one of a Cu film and a Cu alloy film.
  • the Cu alloy film may include at least one of an AlCu alloy film and an AlSiCu alloy film.
  • the second upper electrode 53 is thicker than the second lower electrode 51.
  • the thickness of the second upper electrode 53 is the thickness along the normal direction Z between the second lower electrode 51 and the second terminal surface 53a.
  • the thickness of the second upper electrode 53 is greater than the thickness of the second intermediate electrode 52.
  • the thickness of the second upper electrode 53 is preferably greater than the thickness of the second intermediate electrode 52 in both the covering portion of the second lower electrode 51 and the covering portion of the second intermediate electrode 52.
  • the thickness of the second upper electrode 53 is preferably 2 times or more and 20 times or less the thickness of the second intermediate electrode 52.
  • the thickness of the second upper electrode 53 is preferably greater than the thickness of the main surface insulating film 25.
  • the thickness of the second upper electrode 53 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the second upper electrode 53 is preferably 3 ⁇ m or more and 8 ⁇ m or less.
  • the thickness of the second upper electrode 53 is preferably approximately equal to the thickness of the first upper electrode 43.
  • the electronic component 1 includes a gate wiring electrode 60 drawn out from the gate pad electrode 50 onto the main surface insulating film 25.
  • the gate wiring electrode 60 has a laminated structure including a second lower electrode 51 and a second upper electrode 53 laminated in this order from the main surface insulating film 25 side. In this form, the gate wiring electrode 60 does not have the second intermediate electrode 52, unlike the gate pad electrode 50.
  • the second lower electrode 51 and the second upper electrode 53 of the gate wiring electrode 60 are drawn out from the second lower electrode 51 and the second upper electrode 53 of the gate pad electrode 50, respectively.
  • the gate wiring electrode 60 is drawn out from the gate pad electrode 50 to the first side surface 5A side and the second side surface 5B side so as to surround the source pad electrode 40 from multiple directions.
  • the gate wiring electrode 60 extends in a band shape along the periphery of the device region 8 so as to intersect (specifically, perpendicularly intersect) with the ends of the plurality of first trench structures 13 in a plan view.
  • the gate wiring electrode 60 penetrates the main surface insulating film 25 and is electrically connected to the plurality of first trench structures 13 . Thereby, the gate signal applied to the gate pad electrode 50 is transmitted to the plurality of first trench structures 13 via the gate wiring electrode 60.
  • the electronic component 1 includes an upper insulating film 61 formed on the main surface insulating film 25 so as to selectively cover the source pad electrode 40, the gate pad electrode 50, and the gate wiring electrode 60.
  • the upper insulating film 61 covers the peripheral edge of the source pad electrode 40 and has a source pad opening 62 that exposes the inner part of the source pad electrode 40 .
  • the source pad opening 62 is divided into a polygonal shape along the periphery of the source pad electrode 40 in plan view.
  • the upper insulating film 61 covers the peripheral edge of the gate pad electrode 50 and has a gate pad opening 63 that exposes the inner part of the gate pad electrode 50.
  • the gate pad opening 63 is formed in a rectangular shape along the periphery of the gate pad electrode 50 in plan view.
  • the upper insulating film 61 covers the entire gate wiring electrode 60 .
  • the upper insulating film 61 is formed at a distance inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D) in plan view, and is spaced from the periphery of the first main surface 3.
  • Dicing Street 64 is divided between the two.
  • the dicing street 64 may expose the main surface insulating film 25 (the main insulating surface 26).
  • the dicing street 64 may expose the first main surface 3.
  • the upper insulating film 61 has a single-layer structure made of an inorganic insulating film.
  • the inorganic insulating film may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film includes an insulating material different from that of the main surface insulating film 25.
  • the inorganic insulating film has a single layer structure including a silicon nitride film.
  • the thickness of the inorganic insulating film may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the upper insulating film 61 may have a laminated structure including an inorganic insulating film and an organic insulating film laminated in this order from the main surface insulating film 25 side.
  • the organic insulating film is preferably thicker than the inorganic insulating film.
  • the organic insulating film is preferably made of a photosensitive resin film.
  • the organic insulating film may include at least one of a polyimide film, a polyamide film, and a polybenzoxazole film.
  • the thickness of the organic insulating film may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film is preferably 20 ⁇ m or less.
  • the electronic component 1 includes a drain pad electrode 70 covering the second main surface 4. Drain pad electrode 70 is electrically connected to second semiconductor region 7 exposed from second main surface 4 .
  • the drain pad electrode 70 may include at least one of an Al-based metal film, a Ti-based metal film, a Ni-based metal film, a Pd-based metal film, an Au-based metal film, and an Ag-based metal film.
  • the drain pad electrode 70 may have a stacked structure including a Ti film, a Ni film, and an Au film stacked in this order from the second main surface 4 side.
  • the drain pad electrode 70 may have a stacked structure including an AlSi alloy film, a Ti film, a Ni film, and an Au film stacked in this order from the second main surface 4 side.
  • the drain pad electrode 70 may have a stacked structure including a Ti film, a Ni film, an Au film, and an Ag film stacked in this order from the second main surface 4 side.
  • the second intermediate electrode 52 is shown having a grid-like (mesh-like) layout in plan view.
  • the layout of the second intermediate electrode 52 is arbitrary as long as an unevenness is formed on the second upper electrode 53 (second terminal surface 53a).
  • FIGS. 8A to 8L other layout examples of the second intermediate electrode 52 will be shown with reference to FIGS. 8A to 8L.
  • FIGS. 8A to 8L are enlarged plan views showing second to thirteenth layout examples of the second intermediate electrode 52.
  • the second intermediate electrode 52 is shown by dashed lines and hatching for clarity. In the following, description that overlaps with the description of the first intermediate electrode 42 according to the first layout example will be omitted.
  • the second intermediate electrode 52 includes a portion formed in a lattice shape (mesh shape) in a plan view, and is spaced apart in the first direction X and the second direction Y. It has a plurality of removal parts 56 divided in a staggered manner.
  • the plurality of removal parts 56 may be divided into polygonal shapes (for example, quadrangular shapes) or circular shapes in a plan view.
  • the second intermediate electrode 52 includes a plurality of removed portion groups formed at intervals in the second direction Y.
  • the plurality of removal section groups include a plurality of removal sections 56 formed at intervals in the first direction X.
  • the plurality of removal sections 56 in one removal section group are located in the area between the plurality of removal sections 56 in the other removal section group in a plan view. They are facing in direction Y.
  • the second terminal surface 53a of the second upper electrode 53 includes a single second protrusion 57 and a plurality of second recesses 58.
  • the second raised portion 57 has a portion extending in a lattice shape (mesh shape) along the first direction X and the second direction Y in plan view.
  • the plurality of second recess portions 58 have portions formed in a staggered manner at intervals in the first direction X and the second direction Y in plan view.
  • the second intermediate electrode 52 may include a plurality of removed portion groups formed at intervals in the first direction X.
  • the plurality of removal section groups include a plurality of removal sections 56 formed at intervals in the second direction Y.
  • the plurality of removal section groups adjacent to each other in the first direction Opposing in direction X.
  • the second intermediate electrode 52 includes a portion formed in a ladder shape in a plan view, and has a plurality of removed portions 56 divided into stripes.
  • the plurality of removal parts 56 are formed at intervals in the second direction Y, and each extends in the first direction X in a band shape.
  • the second terminal surface 53a of the second upper electrode 53 includes a single second protrusion 57 and a plurality of second recesses 58.
  • the second raised portion 57 has a portion extending like a ladder in plan view.
  • the plurality of second recess portions 58 have portions extending in a stripe shape when viewed from above.
  • the relationship between the first direction X and the second direction Y may be reversed.
  • the plurality of removal parts 56 may be formed at intervals in the first direction X, and each may extend in a band shape in the second direction Y.
  • the second intermediate electrode 52 includes a comb-shaped portion in plan view, and has a single removed portion 56 partitioned into a zigzag shape.
  • the second intermediate electrode 52 includes a first comb part 81 and a second comb part 82.
  • the first comb portion 81 has a plurality of first portions 81a arranged at intervals in the second direction Y and extending in the first direction X in a strip shape.
  • the second comb portion 82 has a plurality of second portions 82a that are arranged in the second direction Y at intervals with a plurality of first portions 81a and extend in the first direction X in a strip shape.
  • the removal section 56 includes a plurality of first removal sections 56A extending in a stripe shape in the first direction X, and a plurality of second removal sections 56B extending in the second direction Y so as to connect the plurality of first removal sections 56A.
  • the plurality of second removing portions 56B are arranged to remove one end portion of the plurality of first removing portions 56A adjacent to each other in the second direction Y and the other end portions of the plurality of first removing portions 56A adjacent to each other in the second direction Y to a second side. They are alternately connected along the Y direction.
  • the second terminal surface 53a of the second upper electrode 53 includes a single second raised portion 57 and a single second recessed portion 58.
  • the second raised portion 57 has a comb-shaped portion when viewed from above.
  • the single second recess portion 58 has a portion extending in a zigzag shape in plan view.
  • the first comb portion 81 and the second comb portion 82 of the second intermediate electrode 52 may be separated by the removal portion 56.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second protrusions 57.
  • the removing section 56 may include a plurality of first removing sections 56A extending in the second direction Y in a stripe shape and a plurality of second removing sections 56B extending in the first direction X.
  • the second intermediate electrode 52 according to the fifth layout example includes a portion formed in a polygonal spiral shape (here, a square spiral shape) in a plan view, and includes a polygonal spiral shape (here, a square spiral shape) in a plan view. It has a single removal part 56 formed in a square spiral shape.
  • the second terminal surface 53a of the second upper electrode 53 includes a single second raised portion 57 and a single second recessed portion 58.
  • the second raised portions 57 each include a portion extending in a polygonal spiral shape (here, a quadrangular spiral shape) in a plan view.
  • the second recess portions 58 each include a portion extending in a polygonal spiral shape (here, a quadrangular spiral shape) in a plan view.
  • the second intermediate electrode 52 according to the sixth layout example includes a portion formed in a circular spiral shape in a plan view, and a single removed portion 56 formed in a circular spiral shape in a plan view. have.
  • the second terminal surface 53a of the second upper electrode 53 includes a single second raised portion 57 and a single second recessed portion 58.
  • the second raised portions 57 each include a portion extending in a circular spiral shape when viewed from above.
  • the second recess portions 58 each include a portion extending in a circular spiral shape when viewed from above.
  • the second intermediate electrode 52 according to the seventh layout example includes a plurality of segment parts 83 formed in a dot shape in a plan view, and a single segment part 83 divided into a grid shape (mesh shape). It has a removing section 56. That is, in the seventh layout example, a plurality of segment parts 83 as a plurality of second intermediate electrodes 52 are formed in the wire receiving part 55.
  • the plurality of segment parts 83 are arranged in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of segment parts 83 may be formed in a polygonal shape (for example, a quadrangular shape) or a circular shape in a plan view.
  • the removal portion 56 is divided into a grid shape (mesh shape) extending in the first direction X and the second direction Y in plan view.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second protrusions 57 and a single second recess 58.
  • the plurality of second raised portions 57 include portions formed in a dot shape (matrix shape) in a plan view.
  • the second recess portion 58 includes a portion extending in a lattice shape (mesh shape) in a plan view.
  • the second intermediate electrode 52 according to the eighth layout example includes a plurality of segment parts 83 formed in a dot shape in a plan view, and a single segment part 83 divided into a grid shape (mesh shape). It has a removing section 56. That is, in the eighth layout example, a plurality of segment parts 83 as a plurality of second intermediate electrodes 52 are formed in the wire receiving part 55.
  • the plurality of segment parts 83 are arranged in a staggered manner at intervals in the first direction X and the second direction Y in plan view.
  • the second intermediate electrode 52 includes a plurality of dot groups formed at intervals in the second direction Y.
  • the plurality of dot portion groups include a plurality of segment portions 83 formed at intervals in the first direction X.
  • the plurality of segment parts 83 in one dot part group are located in the area between the plurality of segment parts 83 in the other dot part group in a plan view. They are facing in direction Y.
  • the plurality of segment parts 83 may be formed in a polygonal shape (for example, a quadrangular shape) or a circular shape in a plan view.
  • the removal portion 56 is divided into a grid shape (mesh shape) extending in the first direction X and the second direction Y in plan view.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second protrusions 57 and a single second recess 58.
  • the plurality of second raised portions 57 include portions formed in a dot shape (staggered shape) in a plan view.
  • the second recess portion 58 includes a portion extending in a lattice shape (mesh shape) in a plan view.
  • the second intermediate electrode 52 according to the ninth layout example includes a plurality of segment portions 83 formed in a stripe shape in a plan view, and has a plurality of removed portions 56 partitioned into a stripe shape. are doing. That is, in the ninth layout example, a plurality of segment portions 83 as a plurality of second intermediate electrodes 52 are formed in the wire receiving portion 55.
  • the plurality of segment parts 83 are arranged at intervals in the first direction X in a plan view, and each extends in a band shape in the second direction Y.
  • the plurality of removal parts 56 are formed at intervals in the first direction X in a plan view, and each extends in a band shape in the second direction Y.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second raised portions 57 and a plurality of second recessed portions 58.
  • the plurality of second raised portions 57 include portions formed in a stripe shape in a plan view.
  • Each of the plurality of second recess portions 58 includes a portion extending in a stripe shape in a plan view.
  • the relationship between the first direction X and the second direction Y may be reversed. That is, the second intermediate electrode 52 may have a plurality of segment parts 83 extending in a stripe shape in the first direction X and a plurality of removed parts 56 extending in a stripe shape in the first direction X.
  • the second intermediate electrode 52 includes both a plurality of segment parts 83 extending in a stripe shape in the first direction X and a plurality of segment parts 83 extending in a stripe shape in the second direction Y. It may have a plurality of removal parts 56 partitioned in rows and columns or in a staggered manner at intervals in the direction Y (see also FIGS. 6 and 8A).
  • the second intermediate electrode 52 includes a single segment portion 83 formed in a zigzag shape in a plan view, and a plurality of removed portions 56 partitioned into a comb shape. have.
  • the segment portion 83 includes a plurality of first segment portions 83A extending in a stripe shape in the first direction It includes a two-segment portion 83B.
  • the plurality of second segment portions 83B connect one end portion of the plurality of first segment portions 83A adjacent to each other in the second direction Y and the other end portions of the plurality of first segment portions 83A adjacent to the second direction Y to a second They are alternately connected along the Y direction.
  • the plurality of removal parts 56 include a first comb part 84 and a second comb part 85.
  • the first comb section 84 has a plurality of first removal sections 84a.
  • the plurality of first removed portions 84a extend in a band shape in the first direction X, and are formed at intervals in the second direction Y.
  • the second comb section 85 has a plurality of second removal sections 85a.
  • the plurality of second removed portions 85a extend in a band shape in the first direction X, and are formed in the second direction Y at alternating intervals with the plurality of first removed portions 84a.
  • the second terminal surface 53a of the second upper electrode 53 includes a single second protrusion 57 and a plurality of second recesses 58.
  • the second raised portion 57 has a portion extending in a zigzag shape when viewed from above.
  • the plurality of second recess portions 58 have portions extending in a comb shape in plan view.
  • the segment portion 83 includes a plurality of first segment portions 83A extending in a stripe shape in the second direction Y, and a plurality of second segment portions extending in the first direction X so as to connect the plurality of first segment portions 83A.
  • 83B may be included.
  • the second intermediate electrode 52 includes a plurality of segment parts 83 formed in a concentric polygonal ring shape (quadrangular ring shape here) in a plan view, and a plurality of segment parts 83 that are concentric in a plan view. It has a plurality of removal parts 56 divided into polygonal annular shapes (quadrangular annular shapes here). That is, in the eleventh layout example, a plurality of segment parts 83 as a plurality of second intermediate electrodes 52 are formed in the wire receiving part 55.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second raised portions 57 and a plurality of second recessed portions 58.
  • the plurality of second raised portions 57 each include a portion extending in a concentric polygonal ring shape (here, a quadrangular ring shape) in a plan view.
  • the plurality of second recess portions 58 each include a portion extending in a concentric polygonal ring shape (here, a quadrangular ring shape) in a plan view.
  • the second intermediate electrode 52 includes a plurality of segment parts 83 formed in a concentric ring shape in a plan view, and a plurality of segment parts 83 partitioned into a concentric ring shape. It has a section 56. That is, in the twelfth layout example, a plurality of segment parts 83 as a plurality of second intermediate electrodes 52 are formed in the wire receiving part 55.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second raised portions 57 and a plurality of second recessed portions 58.
  • the plurality of second protrusions 57 each include a concentric annularly extending portion in a plan view.
  • the plurality of second recess portions 58 each include a portion extending concentrically in an annular shape in a plan view.
  • the second intermediate electrode 52 according to the thirteenth layout example includes a plurality of segment portions 83 extending in different directions in a plan view, and includes a plurality of removed portions 56 extending in different directions in a plan view. That is, in the twelfth layout example, a plurality of segment parts 83 as a plurality of second intermediate electrodes 52 are formed in the wire receiving part 55.
  • the plurality of segment parts 83 include a plurality of first segment parts 83A and a plurality of second segment parts 83B.
  • the plurality of first segment portions 83A are arranged at intervals in the first direction X, and each extends in a band shape in the second direction Y.
  • the plurality of second segment parts 83B are arranged at intervals in the second direction Y, and each extends in the first direction X in a band shape.
  • the plurality of second segment parts 83B are opposed to the plurality of first segment parts 83A in the first direction X.
  • the plurality of removal sections 56 include a plurality of first removal sections 56A and a plurality of second removal sections 56B.
  • the plurality of first removal parts 56A are partitioned by the plurality of first segment parts 83A.
  • the plurality of first removal parts 56A are formed at intervals in the first direction X, and each extends in the second direction Y in a band shape.
  • the plurality of second removal parts 56B are partitioned by the plurality of second segment parts 83B.
  • the plurality of second removal parts 56B are formed at intervals in the second direction Y, and each extends in the first direction X in a band shape.
  • the second terminal surface 53a of the second upper electrode 53 includes a plurality of second raised portions 57 and a plurality of second recessed portions 58.
  • the plurality of second raised portions 57 include a portion extending in a stripe shape in the first direction X and a portion extending in a stripe shape in the second direction Y in a plan view.
  • the plurality of second recess portions 58 include a portion extending in a stripe shape in the first direction X and a portion extending in a stripe shape in the second direction Y in plan view.
  • the second intermediate electrode 52 may include a plurality of first segment portions 83A extending in a stripe shape in the first direction X and a plurality of second segment portions 83B extending in a stripe shape in the second direction Y.
  • the plurality of second segment parts 83B may face the plurality of first segment parts 83A in the second direction Y.
  • the second intermediate electrode 52 may be employed that simultaneously includes at least two of the characteristics of the second intermediate electrode 52 according to the first to thirteenth layout examples. Furthermore, at least two second intermediate electrodes 52 among the second intermediate electrodes 52 according to the first to thirteenth layout examples may be formed on the second lower electrode 51 at the same time.
  • the electronic component 1 includes the second lower electrode 51, the second intermediate electrode 52, and the second upper electrode 53.
  • the second intermediate electrode 52 is arranged on the second lower electrode 51 so as to form unevenness with the second lower electrode 51 .
  • the second upper electrode 53 covers the second lower electrode 51 and the second intermediate electrode 52.
  • the second upper electrode 53 has a second raised portion 57 formed in a portion covering the second intermediate electrode 52, and the second lower electrode 51 is recessed toward the second lower electrode 51 than the second raised portion 57. It has a second recess portion 58 formed in the portion to be covered. According to this configuration, the adhesion of the bonding wire to the second upper electrode 53 can be improved. Therefore, it is possible to provide the electronic component 1 with improved reliability.
  • the bonding wire is crimped onto the second upper electrode 53 while ultrasonic vibrations are applied to the bonding wire. Therefore, according to the second upper electrode 53 having unevenness, it is possible to increase the frictional force of the second upper electrode 53 with respect to the bonding wire, and at the same time, it is possible to increase the contact area of the bonding wire with the second upper electrode 53. . Further, the bonding wire can be engaged with the irregularities of the second upper electrode 53.
  • the second intermediate electrode 52 is preferably thicker than the second lower electrode 51. According to this configuration, unevenness can be appropriately formed on the second lower electrode 51 by the second intermediate electrode 52.
  • the second upper electrode 53 is preferably thicker than the second intermediate electrode 52. According to this configuration, it is possible to appropriately prevent the bonding wire from penetrating the second upper electrode 53 and coming into contact with the second intermediate electrode 52 during bonding wire bonding.
  • stress from the bonding wire can be suppressed from being applied to the second intermediate electrode 52 via the second upper electrode 53.
  • peeling of the second intermediate electrode 52 due to stress during bonding wire bonding can be appropriately suppressed.
  • the second upper electrode 53 is twice or more thicker than the second intermediate electrode 52.
  • the plurality of second intermediate electrodes 52 are arranged on the second lower electrode 51 at intervals in a cross-sectional view.
  • the second upper electrode 53 preferably includes a plurality of second protrusions 57 and a plurality of second recesses 58 in a cross-sectional view. According to these structures, the adhesion of the bonding wire to the second upper electrode 53 can be appropriately improved.
  • the electronic component 1 includes a main surface insulating film 25 having an insulating main surface 26.
  • the second lower electrode 51 covers the insulating main surface 26. According to this configuration, unevenness can be formed by the second intermediate electrode 52 on the second lower electrode 51 covering the insulating main surface 26.
  • the electronic component 1 includes a first region 30 including a plurality of through holes 31 formed in the main surface insulating film 25, and a second region 32 including a flat portion of the main insulating surface 26 outside the first region 30. is preferred.
  • the second lower electrode 51 covers the flat portion of the main insulating surface 26 in the second region 32 . According to this configuration, unevenness can be formed by the second intermediate electrode 52 on the second lower electrode 51 covering the flat portion of the main insulating surface 26 .
  • the electronic component 1 includes a main surface insulating film 25, a first region 30, a second region 32, a source pad electrode 40 (first terminal electrode), and a gate pad electrode 50 (second terminal electrode).
  • the main surface insulating film 25 has an insulating main surface 26 .
  • the first region 30 includes a plurality of through holes 31 formed in the main surface insulating film 25 .
  • the second region 32 is formed by a flat portion of the main insulating surface 26 outside the first region 30 .
  • the source pad electrode 40 has a first lower electrode 41, a plurality of first intermediate electrodes 42, and a first upper electrode 43.
  • the first lower electrode 41 covers the insulating main surface 26 and the plurality of through holes 31 in the first region 30 in the form of a film.
  • the plurality of first intermediate electrodes 42 are arranged in the plurality of through holes 31 with the first lower electrode 41 interposed therebetween.
  • the first upper electrode 43 covers the first lower electrode 41 and the plurality of first intermediate electrodes 42 .
  • the gate pad electrode 50 has a second lower electrode 51, a second intermediate electrode 52, and a second upper electrode 53.
  • the second lower electrode 51 covers the insulating main surface 26 in the second region 32 in the form of a film.
  • the second intermediate electrode 52 is arranged on the second lower electrode 51 so as to form unevenness with the second lower electrode 51 .
  • the second upper electrode 53 covers the second lower electrode 51 and the second intermediate electrode 52.
  • unevenness can be formed on the source pad electrode 40 (first terminal surface 43a) using the plurality of through holes 31, and unevenness can be formed on the gate pad electrode 50 (second terminal surface 43a) using the second intermediate electrode 52. It is possible to form unevenness on the terminal surface 53a).
  • the adhesion of the bonding wire to the source pad electrode 40 can be improved, and the adhesion of the bonding wire to the gate pad electrode 50 can be improved. Therefore, it is possible to provide the electronic component 1 with improved reliability.
  • the first upper electrode 43 includes a first protrusion 47 formed in a portion covering the first lower electrode 41 and a plurality of first protrusions recessed toward the plurality of first intermediate electrodes 42 than the first protrusion 47 . It is preferable to have a plurality of first recesses 48 formed in a portion covering the intermediate electrode 42. According to this configuration, the adhesion of the bonding wire to the source pad electrode 40 can be appropriately improved.
  • the second upper electrode 53 has a second raised portion 57 formed in a portion covering the second intermediate electrode 52, and the first lower electrode 41 is recessed toward the first lower electrode 41 side than the second raised portion 57. It is preferable to have a second recess portion 58 formed in the portion to be covered. According to this configuration, the adhesion of the bonding wire to the gate pad electrode 50 can be appropriately improved.
  • the electronic component 1 includes a chip 2 having a first main surface 3.
  • the main surface insulating film 25 covers the first main surface 3.
  • the electronic component 1 includes a device region 8 provided on the first main surface 3 and a non-device region 9 provided outside the device region 8 on the first main surface 3.
  • the electronic component 1 preferably includes a transistor Tr (functional device) formed on the first main surface 3 in the device region 8 .
  • the main surface insulating film 25 covers the device region 8 and the non-device region 9.
  • the first region 30 is preferably formed in a portion of the main surface insulating film 25 that covers the device region 8 .
  • the second region 32 is preferably formed in a portion of the main surface insulating film 25 that covers the non-device region 9 .
  • the second lower electrode 51 covers the non-device region 9 with the main surface insulating film 25 interposed therebetween.
  • the second lower electrode 51 is preferably electrically connected to the transistor Tr. That is, the second intermediate electrode 52 is electrically connected to the transistor Tr via the second lower electrode 51, and the second upper electrode 53 is electrically connected to the transistor Tr via the first intermediate electrode 42 and the second lower electrode 51. preferably connected to.
  • the non-device region 9 includes a flat portion of the first main surface 3.
  • the main surface insulating film 25 preferably covers the flat portion of the first main surface 3 in the non-device region 9 .
  • the second lower electrode 51 preferably covers the flat portion of the first main surface 3 with the main surface insulating film 25 interposed therebetween. According to this configuration, a flat main surface insulating film 25 and a flat second lower electrode 51 are formed due to the structure on the non-device region 9 side. Therefore, unevenness can be formed by the second intermediate electrode 52 on the flat second lower electrode 51 in the non-device region 9 .
  • the transistor Tr is a trench gate type. That is, the transistor Tr preferably has the first trench structure 13 (trench gate structure) formed on the first main surface 3.
  • the transistor Tr may have a second trench structure 18 (trench source structure) formed on the first main surface 3 so as to be adjacent to the first trench structure 13 .
  • the main surface insulating film 25 described above preferably covers the first trench structure 13. It is preferable that the above-mentioned through hole 31 exposes the second trench structure 18.
  • FIG. 9 is a perspective view showing an electronic module 101 on which the electronic component 1 shown in FIG. 1 is mounted.
  • FIG. 10 is a transparent plan view showing the internal structure of the electronic module 101 shown in FIG.
  • FIG. 11 is a schematic cross-sectional view taken along the line XI-XI shown in FIG. 10.
  • FIG. 12 is an enlarged cross-sectional view showing a joint between the source pad electrode 40 and the first bonding wire 120.
  • FIG. 13 is an enlarged cross-sectional view showing a joint between the gate pad electrode 50 and the second bonding wire 130.
  • Electronic module 101 may be referred to as a "semiconductor module” or “semiconductor package.”
  • the electronic module 101 in this form has a TO-220 package form.
  • the packaging form of the electronic module 101 is arbitrary.
  • the electronic module 101 includes a resin package body 102 formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • Package body 102 may include thermosetting resin (eg, epoxy resin).
  • the package body 102 has a first surface 103 on one side, a second surface 104 on the other side, and first to fourth side walls 105A to 105D connecting the first surface 103 and the second surface 104.
  • the first surface 103 and the second surface 104 are formed into a rectangular shape when viewed from above in the normal direction Z.
  • the first side wall 105A and the second side wall 105B extend in the first direction X and face each other in the second direction Y that is orthogonal to the first direction X.
  • the third side wall 105C and the fourth side wall 105D extend in the second direction Y and face the first direction X.
  • the electronic module 101 includes a metal die pad 106 (metal plate) disposed within the package body 102. Die pad 106 may be exposed from second surface 104. Die pad 106 includes a support section 107 and a drawer section 108. The support portion 107 is arranged within the package body 102. The drawer portion 108 is drawn out from the support portion 107 toward the first side wall 105A so as to penetrate the first side wall 105A, and is located outside the package body 102. The drawer portion 108 has a circular through hole 109.
  • the electronic module 101 includes a plurality (three in this form) of metal terminals 110 drawn out from inside the package body 102.
  • the plurality of terminals 110 are arranged on the second side wall 105B side with respect to the die pad 106.
  • the plurality of terminals 110 each extend in a band shape in a direction perpendicular to the second side wall 105B (that is, the second direction Y).
  • the plurality of terminals 110 include a source terminal 111, a gate terminal 112, and a drain terminal 113.
  • the source terminal 111 is arranged on the fourth side wall 105D side
  • the gate terminal 112 is arranged on the third side wall 105C side
  • the drain terminal 113 is arranged between the source terminal 111 and the gate terminal 112. Drain terminal 113 is connected to die pad 106.
  • the source terminal 111, gate terminal 112, and drain terminal 113 can be arranged at arbitrary locations.
  • the electronic module 101 includes the above-mentioned electronic component 1 placed on the die pad 106 (support part 107) within the package body 102.
  • the electronic component 1 is placed on the die pad 106 with the drain pad electrode 70 facing the die pad 106. Drain pad electrode 70 is electrically connected to die pad 106 and drain terminal 113.
  • the electronic module 101 includes a conductive adhesive 114 interposed between the die pad 106 (support part 107) and the drain pad electrode 70.
  • Conductive adhesive 114 may include solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may include at least one of Au paste, Ag paste, and Cu paste.
  • the electronic module 101 includes at least one (two in this form) first bonding wires 120 electrically and mechanically connected to the source pad electrode 40 and the source terminal 111 within the package body 102.
  • the first bonding wire 120 may include at least one of a gold wire, a copper wire, and an aluminum wire.
  • each first bonding wire 120 includes a first bump 121, a first wire loop 122, and a first wire tail 123.
  • the first bump 121 forms one end of the first bonding wire 120 and is made of a metal block that is press-bonded to the source pad electrode 40 .
  • the first wire loop 122 is a wire portion that extends in an arch shape in a region between the first bump 121 and the source terminal 111.
  • the first wire tail 123 forms the other end of the first bonding wire 120 and is a wire end that is crimped to the source terminal 111 in a film shape.
  • first bump 121 is thicker than source pad electrode 40.
  • the thickness of the first bump 121 may be 10 ⁇ m or less and 150 ⁇ m or less. It is particularly preferable that the thickness of the first bump 121 is 50 ⁇ m or more.
  • the first bump 121 includes a first body part 124 and a first neck part 125.
  • the first body part 124 consists of a wide part connected to the source pad electrode 40.
  • the first body portion 124 is formed into a substantially cylindrical shape having an outwardly curved side wall when viewed in cross section.
  • the first body portion 124 is preferably thicker than the source pad electrode 40.
  • the first neck portion 125 is a portion that protrudes from the first body portion 124 toward the side opposite to the source pad electrode 40 and has a narrower width than the first body portion 124 .
  • the first neck portion 125 is formed into a substantially cylindrical shape when viewed in cross section.
  • the first neck portion 125 is thicker than the source pad electrode 40.
  • the first bump 121 faces the first lower electrode 41 and the plurality of first intermediate electrodes 42 with the first upper electrode 43 in between. It is electrically connected to the electrode 42.
  • the first bump 121 is connected only to the first upper electrode 43 and is not joined to the first lower electrode 41 and the plurality of first intermediate electrodes 42.
  • the first bump 121 includes a plurality of first wire recesses 126 and a plurality of first wire protrusions 127 in a cross-sectional view at the joint surface to the first upper electrode 43 (first terminal surface 43a).
  • the plurality of first wire recesses 126 are formed at the joints with the plurality of first protrusions 47 and are located along the plurality of first protrusions 47 on the side opposite to the first upper electrode 43 (first neck portion 125 side). ) is concave towards.
  • the plurality of first wire recesses 126 face the area outside the plurality of through holes 31 in the thickness direction. Specifically, the plurality of first wire recesses 126 face the plurality of first trench structures 13 in the thickness direction.
  • the plurality of first wire raised portions 127 are formed at the joint portions with the plurality of first recessed portions 48, and extend along the plurality of first recessed portions 48 toward the plurality of first intermediate electrodes 42 (the plurality of through holes 31). It is rising towards. That is, the plurality of first wire protrusions 127 face the plurality of through holes 31 (second trench structure 18) in the thickness direction.
  • the plurality of first wire recesses 126 and the plurality of first wire protrusions 127 of the first bump 121 correspond to the plurality of first protrusions 47 and the plurality of first wire protrusions 127 of the first upper electrode 43 (first terminal surface 43a). It engages with the first recess portion 48 . This improves the adhesion of the first bump 121 (first bonding wire 120) to the first upper electrode 43.
  • the electronic component 1 includes a first pad raised portion 128 formed on the source pad electrode 40.
  • the first pad raised portion 128 is formed at the bonding edge of the first bonding wire 120 (first bump 121) in the source pad electrode 40, and a portion of the source pad electrode 40 is thicker than the plurality of first recessed portions 48. It consists of parts.
  • the first pad raised portion 128 consists of a portion that is thicker than the plurality of first raised portions 47.
  • the first pad raised portion 128 extends annularly along the edge (joint edge) of the first bump 121 in plan view. At least a portion of the first pad raised portion 128 faces the peripheral edge of the first bump 121 in the thickness direction.
  • electronic module 101 includes at least one (in this embodiment, one) terminal electrically and mechanically connected to gate pad electrode 50 and gate terminal 112 within package body 102. 2 bonding wires 130.
  • the second bonding wire 130 may include at least one of a gold wire, a copper wire, and an aluminum wire.
  • the second bonding wire 130 may be made of the same type of metal material as the first bonding wire 120.
  • the second bonding wire 130 may be formed of a metal material different from that of the first bonding wire 120.
  • Each second bonding wire 130 includes a second bump 131, a second wire loop 132, and a second wire tail 133.
  • the second bump 131 forms one end of the second bonding wire 130 and is made of a metal block that is press-bonded to the gate pad electrode 50.
  • the second wire loop 132 is a wire portion that extends in an arch shape in a region between the second bump 131 and the gate terminal 112.
  • the second wire tail 133 forms the other end of the second bonding wire 130 and is a wire end crimped to the gate terminal 112 in a film shape.
  • second bump 131 is thicker than gate pad electrode 50.
  • the thickness of the second bump 131 may be 10 ⁇ m or less and 150 ⁇ m or less. It is particularly preferable that the thickness of the second bump 131 is 50 ⁇ m or more.
  • the second bump 131 includes a second body portion 134 and a second neck portion 135.
  • the second body part 134 consists of a wide part connected to the gate pad electrode 50.
  • the second body portion 134 is formed into a substantially cylindrical shape having an outwardly curved side wall when viewed in cross section.
  • the second body portion 134 is preferably thicker than the gate pad electrode 50.
  • the second neck portion 135 is a portion that projects from the second body portion 134 toward the side opposite to the gate pad electrode 50 and has a narrower width than the second body portion 134 .
  • the second neck portion 135 is formed into a substantially cylindrical shape when viewed in cross section.
  • the second neck portion 135 is preferably thicker than the gate pad electrode 50.
  • the second bump 131 faces the second lower electrode 51 and the plurality of second intermediate electrodes 52 with the second upper electrode 53 in between. It is electrically connected to the electrode 52.
  • the second bump 131 is connected only to the second upper electrode 53 and is not joined to the second lower electrode 51 and the plurality of second intermediate electrodes 52.
  • the second bump 131 includes a plurality of second wire recesses 136 and a plurality of second wire protrusions 137 in a cross-sectional view at the joint surface to the second upper electrode 53 (second terminal surface 53a).
  • the plurality of second wire recesses 136 are formed at the joints with the plurality of second protrusions 57, and are located along the plurality of second protrusions 57 on the side opposite to the second upper electrode 53 (second neck portion 135 side). ) is concave towards.
  • the plurality of second wire recesses 136 are recessed in a planar pattern corresponding to the second intermediate electrode 52 (see FIGS. 6 to 8L) according to the first to thirteenth layout examples.
  • the plurality of second wire recesses 136 face the plurality of second intermediate electrodes 52 in the thickness direction.
  • the plurality of second wire raised portions 137 are formed at the joints with the plurality of second recessed portions 58 and are raised along the plurality of second recessed portions 58 toward the plurality of removed portions 56.
  • the plurality of second wire raised portions 137 are recessed in a planar pattern corresponding to the removed portions 56 (see FIGS. 6 to 8L) according to the first to thirteenth layout examples.
  • the plurality of second wire protrusions 137 face the second lower electrode 51 in the thickness direction.
  • the thickness of the second upper electrode 53 after bonding is preferably larger than the thickness of the second lower electrode 51.
  • the post-bonding thickness is the thickness along the normal direction Z between the second bonding wire 130 (second wire recess 136) and the second intermediate electrode 52 in the second upper electrode 53.
  • the thickness after bonding is preferably larger than the thickness of the second intermediate electrode 52.
  • the thickness after bonding is preferably 2 times or more and 20 times or less the thickness of the second intermediate electrode 52.
  • the thickness after bonding may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness after bonding is preferably 3 ⁇ m or more and 8 ⁇ m or less.
  • the second bump 131 may have a smaller size (diameter) than the size (diameter) of the first bump 121.
  • the size of the second bump 131 may be larger than the size of the first bump 121.
  • the size of the second bump 131 may be approximately equal to the size of the first bump 121.
  • the plurality of second wire recesses 136 and the plurality of second wire protrusions 137 of the second bump 131 correspond to the plurality of second protrusions 57 and the plurality of second wire protrusions 137 of the second upper electrode 53 (second terminal surface 53a). It engages with the second recess portion 58. This improves the adhesion of the second bump 131 (second bonding wire 130) to the second upper electrode 53.
  • the electronic component 1 includes a second pad raised portion 138 formed on the gate pad electrode 50.
  • the second pad raised portion 138 is formed at the bonding edge of the second bonding wire 130 (second bump 131) in the gate pad electrode 50, and a portion of the gate pad electrode 50 is thicker than the plurality of second recessed portions 58. It consists of parts.
  • the second pad raised portion 138 consists of a portion that is thicker than the plurality of second raised portions 57.
  • the second pad raised portion 138 extends annularly along the edge (joint edge) of the second bump 131 in plan view. At least a portion of the second pad raised portion 138 faces the peripheral edge of the second bump 131 in the thickness direction.
  • the electronic module 101 includes the second lower electrode 51, the second intermediate electrode 52, the second upper electrode 53, and the second bonding wire 130 (wire).
  • the second intermediate electrode 52 is arranged on the second lower electrode 51 so as to form unevenness with the second lower electrode 51 .
  • the second upper electrode 53 covers the second lower electrode 51 and the second intermediate electrode 52 by filling in the irregularities.
  • the second bonding wire 130 is bonded to the second upper electrode 53 so as to face the second lower electrode 51 and the second intermediate electrode 52 with the second upper electrode 53 in between.
  • the second upper electrode 53 (second terminal surface 53a) having unevenness can be formed by using the second intermediate electrode 52 forming unevenness with the second lower electrode 51.
  • the second bonding wire 130 can be bonded to the second upper electrode 53 having irregularities.
  • the adhesion of the second bonding wire 130 to the second upper electrode 53 can be improved. Therefore, it is possible to provide the electronic module 101 with improved reliability.
  • the second bonding wire 130 is crimped to the second upper electrode 53 while applying ultrasonic vibration to the second bonding wire 130. Therefore, according to the second upper electrode 53 having unevenness, it is possible to increase the frictional force of the second upper electrode 53 with respect to the second bonding wire 130, and at the same time, the contact area of the second bonding wire 130 with respect to the second upper electrode 53. can be increased. Further, the second bonding wire 130 can be engaged with the irregularities of the second upper electrode 53.
  • the second bonding wire 130 does not contact the second intermediate electrode 52. According to this configuration, peeling of the second intermediate electrode 52 due to bonding of the second bonding wire 130 can be suppressed.
  • the thickness of the second upper electrode 53 along the normal direction Z between the second bonding wire 130 and the second intermediate electrode 52 is greater than the thickness of the second intermediate electrode 52. It is preferable that it is also large. According to this configuration, peeling of the second intermediate electrode 52 due to stress during bonding of the second bonding wire 130 can be appropriately suppressed.
  • the second upper electrode 53 includes a second protrusion 57 that covers the second intermediate electrode 52 and a second recess that covers the second lower electrode 51 and is recessed toward the second lower electrode 51 than the second protrusion 57 . It is preferable to have a portion 58.
  • the second bonding wire 130 has a second wire recess 136 formed at the joint with the second protrusion 57 so as to be recessed along the second protrusion 57 on the side opposite to the second upper electrode 53, and , it is preferable to have a second wire raised part 137 formed at the joint with the second recessed part 58 so as to be raised along the second recessed part 58 toward the second upper electrode 53 side.
  • the second wire recess 136 and the second wire raised part 137 of the second bonding wire 130 can be engaged with the second raised part 57 and the second recessed part 58 of the second upper electrode 53. Thereby, the adhesion of the second bonding wire 130 to the second upper electrode 53 can be appropriately improved.
  • the electronic module 101 can enjoy various effects described for the electronic component 1.
  • FIG. 14 is an enlarged cross-sectional view showing a modification of the source pad electrode 40.
  • the source pad electrode 40 may include an intermediate connection electrode 140 connected to the plurality of first intermediate electrodes 42 so as to form one electrode together with the plurality of first intermediate electrodes 42.
  • the intermediate connection electrode 140 includes a W (tungsten)-based metal film.
  • the intermediate connection electrode 140 covers a portion of the first lower electrode 41 located outside the plurality of through holes 31. That is, the intermediate connection electrode 140 is formed on the first lower electrode 41 so as to cover the insulating main surface 26 with the first lower electrode 41 interposed therebetween.
  • the plurality of electrode recesses 44 are partitioned by the plurality of first intermediate electrodes 42 and intermediate connection electrodes 140.
  • the bottoms of the plurality of electrode recesses 44 may be located above the main surface insulating film 25 (main insulating surface 26).
  • the bottoms of the plurality of electrode recesses 44 may be located within the plurality of through holes 31.
  • the intermediate connection electrode 140 is preferably thicker than the second lower electrode 51.
  • the thickness of the intermediate connection electrode 140 is the thickness along the normal direction Z with the first lower electrode 41 as a reference. It is preferable that the thickness of the intermediate connection electrode 140 is at least twice the thickness of the second lower electrode 51 and at most 10 times the thickness.
  • the thickness of the intermediate connection electrode 140 may be 200 nm or more and 1000 nm or less.
  • the thickness of the intermediate connection electrode 140 is preferably 400 nm or more and 800 nm or less.
  • the second intermediate electrode 52 of the gate pad electrode 50 described above may have approximately the same thickness as the intermediate connection electrode 140 of the source pad electrode 40.
  • FIG. 15 is an enlarged cross-sectional view showing a first modification of the gate pad electrode 50.
  • the above-described pad region 10 may be provided in a region along any corner of the first main surface 3 in plan view.
  • the gate pad electrode 50 is arranged in a region along any corner of the first main surface 3 in plan view.
  • FIG. 16 is an enlarged cross-sectional view showing a second modification of the gate pad electrode 50.
  • the above-described pad region 10 may be provided at the center of the first main surface 3 in plan view.
  • the gate pad electrode 50 is arranged in a region along the center of the first main surface 3 in plan view.
  • At least one (in this form, a plurality of) gate wiring electrodes 60 are drawn out from the gate pad electrode 50 toward the peripheral edge of the first main surface 3 in plan view.
  • the number and direction of the gate wiring electrodes 60 are arbitrary. It is preferable that at least two gate wiring electrodes 60 are drawn out in one or both of the first direction X and the second direction Y.
  • the embodiment can be implemented in other forms.
  • a transistor Tr that does not have the second trench structure 18 may be employed.
  • a planar gate transistor Tr may be formed instead of the trench gate transistor Tr.
  • the gate wiring electrode 60 having a laminated structure including the second lower electrode 51, the second intermediate electrode 52, and the second upper electrode 53 laminated in this order from the main surface insulating film 25 side is adopted. You can.
  • the source pad electrode 40 including the first plating film covering the first upper electrode 43 may be employed.
  • the first plating film is formed into a film shape following the plurality of first protrusions 47 and the plurality of first protrusions 47 of the first upper electrode 43 .
  • the first plating film may include at least one of a Ni plating film, a Pd plating film, and an Au plating film.
  • the first plating film may have a stacked structure including a Ni plating film and an Au plating film stacked in this order from the first upper electrode 43 side.
  • the first plating film may include a Pd plating film interposed between the Ni plating film and the Au plating film.
  • the gate pad electrode 50 including the second plating film covering the second upper electrode 53 may be employed.
  • the second plating film is formed into a film shape following the plurality of second protrusions 57 and the plurality of second protrusions 57 of the second upper electrode 53 .
  • the second plating film may include at least one of a Ni plating film, a Pd plating film, and an Au plating film.
  • the second plating film may have a stacked structure including a Ni plating film and an Au plating film stacked in this order from the second upper electrode 53 side.
  • the second plating film may include a Pd plating film interposed between the Ni plating film and the Au plating film.
  • the first conductivity type was the n-type and the second conductivity type was the p-type.
  • the first conductivity type may be p type and the second conductivity type may be n type.
  • a specific configuration in this case can be obtained by replacing the n-type region with a p-type region and replacing the p-type region with an n-type region in the above description and the accompanying drawings.
  • the n-type second semiconductor region 7 was shown. However, a p-type second semiconductor region 7 may also be used. In this case, an IGBT (Insulated Gate Bipolar Transistor) structure is formed in place of the MISFET. The specific configuration in this case can be obtained by replacing "source” with “emitter” and replacing “drain” with “collector” in the above description.
  • the n-type first semiconductor region 6 is made of an n-type semiconductor substrate
  • the p-type second semiconductor region 7 is a p-type impurity region formed in the surface layer of the second main surface 4 by ion implantation. It may be.
  • An electronic component (1) comprising: an upper electrode (53) having a portion (58).
  • the lower electrode (51) covers any one of A1 to A4, which covers the insulating main surface (26).
  • the non-device region (9) includes the flat portion of the main surface (3), and the insulating film (25) includes the flat portion of the main surface (3) in the non-device region (9).
  • An insulating film (25) having an insulating main surface (26), a first region (30) including a plurality of through holes (31) formed in the insulating film (25), and the first region ( 30)
  • a second region (32) including a flat portion of the insulating main surface (26) on the outside, and a film covering the insulating main surface (26) and the plurality of through holes (31) in the first region (30).
  • a first lower electrode (41) covering the first lower electrode (41), a plurality of first intermediate electrodes (42) disposed in the plurality of through holes (31) with the first lower electrode (41) in between, and a first terminal electrode (40) having a first upper electrode (43) covering a first lower electrode (41) and a plurality of first intermediate electrodes (42); (26) in a film-like manner, and a second lower electrode (51) disposed on the second lower electrode (51) so as to form unevenness (54) with the second lower electrode (51).
  • a second terminal electrode (50) having two intermediate electrodes (52), and a second upper electrode (53) covering the second lower electrode (51) and the second intermediate electrode (52);
  • Electronic components (1)
  • the first upper electrode (43) has a first raised portion (47) formed in a portion covering the first lower electrode (41), and a plurality of first raised portions (47) than the first raised portion (47).
  • the electronic component (1) according to A10 which has a second recess (58) formed in a recessed portion covering the second lower electrode (51).
  • the second intermediate electrode (52) is thicker than the second lower electrode (51), and the second upper electrode (53) is thicker than the second intermediate electrode (52).
  • Electronic component (1) according to any one of the above.
  • the second lower electrode (51) includes the same electrode material as the first lower electrode (41), and the second intermediate electrode (52) includes the same electrode material as the first intermediate electrode (42).
  • the electronic component (1) according to any one of A10 to A14, wherein the second upper electrode (53) includes the same electrode material as the first upper electrode (43).
  • the region (30) is formed in a portion of the insulating film (25) that covers the device region (8)
  • the second region (32) is formed in a portion of the insulating film (25) that covers the non-device region (8).
  • the electronic component (1) according to A16 is formed in a portion covering the electronic component (1).
  • the upper electrode (53) has a raised part (57) formed in a portion covering the intermediate electrode (52), and a recessed part closer to the lower electrode (51) than the raised part (57).
  • the wire (130) has a recessed portion (58) formed in a portion covering the lower electrode (51) so as to cover the lower electrode (51); a wire recess (136) formed at the joint with the protrusion (57) so as to be depressed; and a recess (136) that protrudes toward the upper electrode (53) along the recess (58);
  • An insulating film (25) having an insulating main surface (26) and a first terminal surface (43a) on which unevenness (47, 48) is formed, and disposed on the insulating main surface (26). and a second terminal surface (53a) on which unevenness (57, 58) is formed.
  • an electronic component (1) comprising: a second terminal electrode (50) disposed on the second terminal electrode (26);
  • the first terminal electrode (40) is a first lower electrode (41) that covers the insulating main surface (26) and the plurality of through holes (31) in a film form in the first region (30). , a plurality of first intermediate electrodes (42) arranged in the plurality of through holes (31) with the first lower electrode (41) in between; a first upper electrode (43) covering one intermediate electrode (42); a second intermediate electrode (52) disposed on the second lower electrode (51) so as to form unevenness (54) with the second lower electrode (51); , the electronic component (1) according to B2, comprising a second upper electrode (53) covering the second lower electrode (51) and the second intermediate electrode (52).
  • the first terminal electrode (40) is a source terminal electrode (40), and the second terminal electrode (50) is a gate terminal electrode (50).
  • the first terminal electrode (40) is an emitter terminal electrode (40), and the second terminal electrode (50) is a gate terminal electrode (50).
  • the first terminal surface (43a) includes the unevenness (47, 48) formed by the first raised portion (47) and the first recessed portion (48) in a cross-sectional view
  • (53a) is the semiconductor device (1) according to C1 or C2, which includes the unevenness (57, 58) formed by the second raised part (57) and the second recessed part (58) in a cross-sectional view.
  • the first raised part (47) has a first apex in cross-sectional view
  • the second raised part (57) has a lower part than the first apex of the first raised part (47) in cross-sectional view.
  • the first recessed part (48) has a first bottom in cross-sectional view
  • the second recessed part (58) has a lower part than the first bottom of the first recessed part (48) in cross-sectional view.
  • the source terminal electrode (40) includes a first Al-based metal film (43) having the first terminal surface (43a) on which the unevenness (47, 48) is formed, and the source terminal electrode (40) ) is the semiconductor device (1) according to any one of C1 to C5, including a second Al-based metal film (53) having the second terminal surface (53a) on which the unevenness (57, 58) is formed. ).
  • the source terminal electrode (40) includes a first Ti-based metal film (41), a first W-based metal film (42) covering the first Ti-based metal film (41), and the first Ti-based metal film (42). (41) and the first Al-based metal film (43) covering the first W-based metal film (42), the gate terminal electrode (50) includes a second Ti-based metal film (51), the second Ti-based metal film (51) a second W-based metal film (52) covering the metal film (51); and a second Al-based metal film (53) covering the second Ti-based metal film (51) and the second W-based metal film (52).
  • the source terminal electrode (40) according to [C1] to [C7] above may be replaced with an emitter terminal electrode (40).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

電子部品（1）は、下電極（51）と、前記下電極と凹凸を形成するように前記下電極の上に配置された中間電極（52）と、前記中間電極を被覆する部分に形成された隆起部（57）、および、前記隆起部よりも前記下電極側に窪むように前記下電極を被覆する部分に形成されたリセス部（58）を有する上電極（53）と、を含む。

Description

電子部品および電子モジュール
　この出願は、２０２２年７月１５日に日本国特許庁に提出された特許出願２０２２－１１４３６１号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本開示は、電子部品および電子モジュールに関する。
　特許文献１は、下地層、下地層を被覆するバリア層、および、バリア層を被覆する接合層を含むボンディングパッドを有する半導体装置を開示している。
米国特許出願公開第２００２－００２７２８９号明細書
　一実施形態は、信頼性を向上できる電子部品および電子モジュールを提供する。
　一実施形態は、下電極と、前記下電極と凹凸を形成するように前記下電極の上に配置された中間電極と、前記中間電極を被覆する部分に形成された隆起部、および、前記隆起部よりも前記下電極側に窪むように前記下電極を被覆する部分に形成されたリセス部を有する上電極と、を含む、電子部品を提供する。
　一実施形態は、絶縁主面を有する絶縁膜と、前記絶縁膜に形成された複数の貫通孔を含む第１領域と、前記第１領域外において前記絶縁主面の平坦部を含む第２領域と、前記第１領域において前記絶縁主面および複数の前記貫通孔を膜状に被覆する第１下電極、前記第１下電極を挟んで複数の前記貫通孔内に配置された複数の第１中間電極、ならびに、前記第１下電極および複数の前記第１中間電極を被覆する第１上電極を有する第１端子電極と、前記第２領域において前記絶縁主面を膜状に被覆する第２下電極、前記第２下電極と凹凸を形成するように前記第２下電極の上に配置された第２中間電極、ならびに、前記第２下電極および前記第２中間電極を被覆する第２上電極を有する第２端子電極と、を含む、電子部品を提供する。
　一実施形態は、下電極と、前記下電極と凹凸を形成するように前記下電極の上に配置された中間電極と、前記凹凸を埋めて前記下電極および前記中間電極を被覆する上電極と、前記上電極を挟んで前記下電極および前記中間電極に対向するように前記上電極に接合されたワイヤと、を含む、電子モジュールを提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、一実施形態に係る電子部品を示す平面図である。 図２は、図１に示すII-II線に沿う概略断面図である。 図３は、第１主面のレイアウトを示す平面図である。 図４は、図３の領域IVの拡大平面図である。 図５は、図４に示すV-V線に沿う概略断面図である。 図６は、図３の領域VIを第２中間電極の第１レイアウト例と共に示す拡大平面図である。 図７は、図６に示すVII-VII線に沿う概略断面図である。 図８Ａは、第２中間電極の第２レイアウト例を示す拡大平面図である。 図８Ｂは、第２中間電極の第３レイアウト例を示す拡大平面図である。 図８Ｃは、第２中間電極の第４レイアウト例を示す拡大平面図である。 図８Ｄは、第２中間電極の第５レイアウト例を示す拡大平面図である。 図８Ｅは、第２中間電極の第６レイアウト例を示す拡大平面図である。 図８Ｆは、第２中間電極の第７レイアウト例を示す拡大平面図である。 図８Ｇは、第２中間電極の第８レイアウト例を示す拡大平面図である。 図８Ｈは、第２中間電極の第９レイアウト例を示す拡大平面図である。 図８Ｉは、第２中間電極の第１０レイアウト例を示す拡大平面図である。 図８Ｊは、第２中間電極の第１１レイアウト例を示す拡大平面図である。 図８Ｋは、第２中間電極の第１２レイアウト例を示す拡大平面図である。 図８Ｌは、第２中間電極の第１３レイアウト例を示す拡大平面図である。 図９は、図１に示す電子部品が搭載された電子モジュールを示す斜視図である。 図１０は、図９に示す電子モジュールの内部構造を示す透過平面図である。 図１１は、図１０に示すXI-XI線に沿う概略断面図である。 図１２は、ソースパッド電極および第１ボンディングワイヤの接合部を示す拡大断面図である。 図１３は、ゲートパッド電極および第２ボンディングワイヤの接合部を示す拡大断面図である。 図１４は、ソースパッド電極の変形例を示す拡大断面図である。 図１５は、ゲートパッド電極の第１変形例を示す拡大断面図である。 図１６は、ゲートパッド電極の第２変形例を示す拡大断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」等の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、一実施形態に係る電子部品１を示す平面図である。図２は、図１に示すII-II線に沿う概略断面図である。図３は、第１主面３のレイアウトを示す平面図である。図４は、図３の領域IVの拡大平面図である。図５は、図４に示すV-V線に沿う概略断面図である。図６は、図３の領域VIを第２中間電極５２の第１レイアウト例と共に示す拡大平面図である。図７は、図６に示すVII-VII線に沿う概略断面図である。
　電子部品１は、この形態（this embodiment）では、六面体形状（具体的には直方体形状）に形成された半導体製のチップ２を含む。つまり、電子部品１は、半導体装置である。チップ２は、「半導体チップ」と称されてもよい。チップ２は、この形態では、シリコン単結晶を含むＳｉチップである。むろん、チップ２は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップであってもよい。つまり、電子部品１は、ワイドバンドギャップ半導体装置であってもよい。
　ワイドバンドギャップ半導体は、シリコン単結晶のバンドギャップよりも大きいバンドギャップを有する半導体である。チップ２は、ワイドバンドギャップ半導体の一例としてのＳｉＣ単結晶を含むＳｉＣチップであってもよい。つまり、電子部品１は、ＳｉＣ半導体装置であってもよい。この場合、チップ２は、六方晶のＳｉＣ単結晶を含むことが好ましい。ＳｉＣ単結晶は、４Ｈ－ＳｉＣ単結晶を含むことが特に好ましい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　電子部品１は、チップ２の第１主面３の表層部に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄの一部を形成している。第１半導体領域６は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
　電子部品１は、チップ２の第２主面４の表層部に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、チップ２内で第１半導体領域６に電気的に接続されるように第２主面４に沿って層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。第２半導体領域７は、第１半導体領域６よりも厚い。第２半導体領域７は、この形態では、ｎ型の半導体基板（Ｓｉ半導体基板）によって形成されている。
　電子部品１は、第１主面３の内方部に設けられたデバイス領域８を含む。デバイス領域８は、機能デバイス（デバイス構造）を有する領域であり、「活性領域」と称されてもよい。デバイス領域８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状に形成されている。具体的には、デバイス領域８は、平面視において第３側面５Ｃに沿う辺の中央部から第４側面５Ｄ側に向けて窪んだ凹部８ａを有している（図３参照）。凹部８ａは、平面視において多角形状（この形態では四角形状）に窪んでいる。
　電子部品１は、第１主面３の周縁部に設けられた非デバイス領域９を含む。非デバイス領域９は、機能デバイスを有さない領域であり、「外周領域」と称されてもよい。非デバイス領域９は、パッド領域１０および環状領域１１を含む。パッド領域１０は、第１主面３のうちデバイス領域８の凹部８ａによって区画された領域に設けられ、第１主面３の平坦部によって形成されている。つまり、パッド領域１０は、平面視において第３側面５Ｃの中央部に沿う領域に設けられている。
　環状領域１１は、平面視においてデバイス領域８を取り囲むように第１～第４側面５Ａ～５Ｄに沿って延びる環状（四角環状）に設けられている。環状領域１１は、第１主面３の平坦部によって形成されていてもよい。環状領域１１は、第３側面５Ｃに沿う部分においてパッド領域１０に接続されている。
　電子部品１は、デバイス領域８に形成された機能デバイスの一例としての絶縁ゲート電界効果型のトランジスタＴｒを含む。トランジスタＴｒは、「トランジスタ構造」と称されてもよい。トランジスタＴｒは、この形態では、トレンチゲート型である。以下、図４および図５を参照して、デバイス領域８内の具体的な構成（トランジスタＴｒの具体的な構成）が説明される。
　電子部品１は、デバイス領域８において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域１２を含む。ボディ領域１２は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成され、第１主面３の表層部を層状に延びている。
　電子部品１は、デバイス領域８において第１主面３に形成された複数の第１トレンチ構造１３を含む。第１トレンチ構造１３は「トレンチゲート構造」と称されてもよい。複数の第１トレンチ構造１３は、チャネルの反転および非反転を制御する。
　複数の第１トレンチ構造１３は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されていてもよい。各第１トレンチ構造１３は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成されている。各第１トレンチ構造１３は、ボディ領域１２を貫通して第１半導体領域６に至っている。
　各第１トレンチ構造１３は、第１トレンチ１４、第１絶縁膜１５および第１埋設電極１６を含む。第１トレンチ１４は、第１主面３に形成され、第１トレンチ１４の壁面を区画している。第１絶縁膜１５は、第１トレンチ１４の壁面を膜状に被覆している。第１埋設電極１６は、第１絶縁膜１５を挟んで第１トレンチ１４に埋設されている。
　電子部品１は、デバイス領域８において第１主面３に形成された複数のコンタクトリセス部１７を含む。複数のコンタクトリセス部１７は、複数の第１トレンチ構造１３の間の領域にそれぞれ形成されている。各コンタクトリセス部１７は、複数の第１トレンチ構造１３から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに帯状に延びている。
　各コンタクトリセス部１７は、第１方向Ｘに関して各第１トレンチ構造１３よりも幅広に形成されている。各コンタクトリセス部１７は、各第１トレンチ構造１３よりも浅く形成されている。各コンタクトリセス部１７は、ボディ領域１２の底部から第１主面３側に間隔を空けて形成されている。
　電子部品１は、デバイス領域８において第１主面３に形成された複数の第２トレンチ構造１８を含む。第２トレンチ構造１８は、「トレンチソース構造」と称されてもよい。複数の第２トレンチ構造１８は、複数の第１トレンチ構造１３の間の領域にそれぞれ形成されている。複数の第２トレンチ構造１８は、具体的には、複数のコンタクトリセス部１７の底壁にそれぞれ形成されている。
　各第２トレンチ構造１８は、複数の第１トレンチ構造１３から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに帯状に延びている。各第２トレンチ構造１８は、第１方向Ｘに関して各コンタクトリセス部１７よりも幅狭に形成されている。各第２トレンチ構造１８は、第１方向Ｘに関して各第１トレンチ構造１３とほぼ等しい幅を有していてもよい。
　各第２トレンチ構造１８は、ボディ領域１２を貫通して第１半導体領域６に至っている。各第２トレンチ構造１８は、第１半導体領域６の底部から各コンタクトリセス部１７の底壁側に間隔を空けて形成されている。各第２トレンチ構造１８は、この形態では、各第１トレンチ構造１３とほぼ等しい深さを有している。
　各第２トレンチ構造１８は、各第１トレンチ構造１３よりも深く形成されていてもよい。この場合、各第２トレンチ構造１８は、各第１トレンチ構造１３の深さの１．５倍以上３倍以下の深さを有していてもよい。各第２トレンチ構造１８は、ボディ領域１２よりも深く、かつ、各第１トレンチ構造１３よりも浅く形成されていてもよい。
　各第２トレンチ構造１８は、第２トレンチ１９、第２絶縁膜２０および第２埋設電極２１を含む。第２トレンチ１９は、第１主面３に形成され、第２トレンチ１９の壁面を区画している。第２絶縁膜２０は、第２トレンチ１９の壁面を膜状に被覆している。第２埋設電極２１は、第２絶縁膜２０を挟んで第２トレンチ１９に埋設されている。
　電子部品１は、デバイス領域８の第１主面３の表層部において複数の第１トレンチ構造１３に沿う領域にそれぞれ形成された複数のｎ型のソース領域２２を含む。複数のソース領域２２は、第１半導体領域６よりも高いｎ型不純物濃度を有している。複数のソース領域２２は、複数の第１トレンチ構造１３の両サイドにそれぞれ形成されている。
　各ソース領域２２は、第１トレンチ構造１３および第２トレンチ構造１８に接続されるように第１トレンチ構造１３および第２トレンチ構造１８の間の領域に形成されている。各ソース領域２２は、第１主面３の表層部において第２方向Ｙに帯状に延び、各コンタクトリセス部１７の側壁および底壁から露出している。各ソース領域２２は、ボディ領域１２の底部から第１主面３側に間隔を空けて形成され、ボディ領域１２内において第１半導体領域６とチャネルを形成する。
　図６および図７を参照して、電子部品１は、パッド領域１０において第１主面３の表層部に形成されたｐ型の不純物領域２４を含む。不純物領域２４は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成され、第１主面３の表層部を層状に延びている。不純物領域２４は、ボディ領域１２の深さとほぼ等しい深さを有していることが好ましい。むろん、不純物領域２４の深さは、ボディ領域１２の深さよりも大きくてもよい。また、不純物領域２４の深さは、ボディ領域１２の深さよりも小さくてもよい。
　不純物領域２４のｐ型不純物濃度は、ボディ領域１２のｐ型不純物濃度よりも高くてもよい。また、不純物領域２４のｐ型不純物濃度は、ボディ領域１２のｐ型不純物濃度よりも低くてもよい。不純物領域２４は、ボディ領域１２のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　電子部品１は、第１主面３を選択的に被覆する主面絶縁膜２５を含む。主面絶縁膜２５は、「層間絶縁膜」と称されてもよい。主面絶縁膜２５は、デバイス領域８および非デバイス領域９において第１主面３を被覆し、第１主面３に沿って延びる絶縁主面２６を有している。主面絶縁膜２５は、この形態では、第１主面３側からこの順に積層された第１主面絶縁膜２７および第２主面絶縁膜２８を含む積層構造を有している。
　第１主面絶縁膜２７は、デバイス領域８および非デバイス領域９において第１主面３を被覆している。第１主面絶縁膜２７は、デバイス領域８において第１埋設電極１６およびコンタクトリセス部１７（第２トレンチ構造１８）を露出させるように第１主面３を被覆し、第１絶縁膜１５に接続されている。第１主面絶縁膜２７は、非デバイス領域９においてパッド領域１０および環状領域１１を膜状に被覆している。第１主面絶縁膜２７は、パッド領域１０において不純物領域２４を被覆している。
　第１主面絶縁膜２７は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第１主面絶縁膜２７は、単一の絶縁膜からなる単層構造を有していることが好ましい。第１主面絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第２主面絶縁膜２８は、第１主面絶縁膜２７の厚さよりも大きい厚さを有し、デバイス領域８および非デバイス領域９において第１主面絶縁膜２７を被覆している。第２主面絶縁膜２８は、デバイス領域８において第１主面絶縁膜２７および第１トレンチ構造１３を被覆し、コンタクトリセス部１７（第２トレンチ構造１８）を露出させている。
　第２主面絶縁膜２８は、非デバイス領域９において第１主面絶縁膜２７を被覆している。つまり、第２主面絶縁膜２８は、パッド領域１０において第１主面絶縁膜２７を挟んで不純物領域２４を被覆している。第２主面絶縁膜２８は、単一の絶縁膜からなる単層構造、または、複数の絶縁膜を含む積層構造を有していてもよい。第２主面絶縁膜２８は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　第２主面絶縁膜２８は、酸化シリコン膜の一例として、ＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phosphor Silicate Glass）膜およびＢＰＳＧ（Boron Phosphor Silicate Glass）膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜２５は、いわゆる多層配線絶縁膜ではない。つまり、主面絶縁膜２５は、第１主面３および絶縁主面２６の間の領域において、絶縁膜を挟んで多段に積層配置された複数の配線層および複数の配線層を接続する複数のビア電極の双方を含まない。
　電子部品１は、主面絶縁膜２５において第１領域３０を含む。第１領域３０は、主面絶縁膜２５のうちデバイス領域８を被覆する部分に設けられ、主面絶縁膜２５に形成された複数の貫通孔３１を含む。複数の貫通孔３１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに帯状にそれぞれ延びている。複数の貫通孔３１は、複数のソース領域２２をそれぞれ露出させている。
　具体的には、各貫通孔３１は、各コンタクトリセス部１７に連通するように各コンタクトリセス部１７に対して１対１の対応関係で形成されている。これにより、各貫通孔３１は、各コンタクトリセス部１７から１つの第２トレンチ構造１８および複数のソース領域２２を露出させている。各貫通孔３１は、平面視において対応するコンタクトリセス部１７に沿って帯状に延びている。
　電子部品１は、主面絶縁膜２５において第２領域３２を含む。第２領域３２は、主面絶縁膜２５のうち非デバイス領域９を被覆する部分に設けられている。第２領域３２は、主面絶縁膜２５のうちパッド領域１０を被覆する部分でもある。第２領域３２は、絶縁主面２６の平坦部を含み、貫通孔３１を有さない。
　電子部品１は、主面絶縁膜２５の第１領域３０に配置されたソースパッド電極４０（第１端子電極）を含む。ソースパッド電極４０は、ボンディングワイヤに接合されるソース端子電極である。ソースパッド電極４０は、平面視においてデバイス領域８を被覆している。ソースパッド電極４０は、第１主面３の平面積の５０％以上９０％以下となる平面積を有していることが好ましい。ソースパッド電極４０の平面積は、第１主面３の平面積の７０％以上であることが好ましい。
　ソースパッド電極４０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状に形成されている。具体的には、ソースパッド電極４０は、平面視においてパッド領域１０を露出させるように第３側面５Ｃに沿う辺の中央部から第４側面５Ｄ側に向けて窪んだ凹部４０ａを有している。凹部４０ａは、平面視において多角形状（この形態では四角形状）に窪んでいる。
　ソースパッド電極４０は、デバイス領域８において複数の第１トレンチ構造１３、複数のコンタクトリセス部１７および複数の第２トレンチ構造１８を一括して被覆している。ソースパッド電極４０は、主面絶縁膜２５を挟んで複数の第１トレンチ構造１３に対向し、主面絶縁膜２５を貫通して複数の第２トレンチ構造１８および複数のソース領域２２に電気的に接続されている。
　ソースパッド電極４０は、主面絶縁膜２５側からこの順に積層された第１下電極４１、複数の第１中間電極４２および第１上電極４３を含む積層構造を有している。第１下電極４１は、第１領域３０において絶縁主面２６および複数の貫通孔３１の壁面を膜状に被覆している。第１下電極４１は、複数の貫通孔３１から複数のコンタクトリセス部１７内に入り込み、複数のコンタクトリセス部１７の壁面を膜状に被覆している。
　具体的には、第１下電極４１は、複数の貫通孔３１の壁面において主面絶縁膜２５（第１主面絶縁膜２７および第２主面絶縁膜２８）を被覆し、複数のコンタクトリセス部１７の壁面において複数の第２トレンチ構造１８および複数のソース領域２２を被覆している。第１下電極４１は、第２トレンチ構造１８の第２絶縁膜２０および第２埋設電極２１を膜状に被覆している。第１下電極４１は、複数の第２トレンチ構造１８および複数のソース領域２２に電気的に接続されている。
　第１下電極４１は、Ｔｉ（チタン）系金属膜を含む。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉ合金膜のうちの少なくとも１つを含んでいてもよい。第１下電極４１は、この形態では、主面絶縁膜２５（チップ２）側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有している。むろん、第１下電極４１は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　第１下電極４１は、主面絶縁膜２５よりも薄い。第１下電極４１の厚さは、絶縁主面２６を基準とする第１下電極４１の厚さ（総厚さ）である。第１下電極４１の厚さは、１０ｎｍ以上５００ｎｍ以下であってもよい。第１下電極４１の厚さは、１００ｎｍ以上２５０ｎｍ以下であってもよい。
　複数の第１中間電極４２は、第１下電極４１を挟んで複数の貫通孔３１内に配置されている。複数の第１中間電極４２は、複数の貫通孔３１内において第１下電極４１と共にコンタクト電極を構成している。各第１中間電極４２は、第１主面３よりもコンタクトリセス部１７の底壁側に位置する部分、および、第１主面３よりも主面絶縁膜２５の絶縁主面２６側に位置する部分を含む。
　つまり、各第１中間電極４２は、第１下電極４１を挟んで主面絶縁膜２５に対向する部分、および、第１下電極４１を挟んで第２トレンチ構造１８および複数のソース領域２２に対向する部分を含む。各第１中間電極４２は、第１下電極４１を介して第２トレンチ構造１８および複数のソース領域２２に電気的に接続されている。
　各第１中間電極４２は、各貫通孔３１から露出した露出面を有している。各第１中間電極４２は、露出面の内方部においてチップ２側に向けて窪んだ電極リセス部４４を有している。電極リセス部４４は、この形態では、第２トレンチ構造１８（コンタクトリセス部１７）の底壁に向けて窪んでいる。電極リセス部４４の底部は、第１主面３および絶縁主面２６の間の領域に位置している。電極リセス部４４の底部は、貫通孔３１の深さ範囲中間部よりも絶縁主面２６側に位置していることが好ましい。
　第１中間電極４２は、第１下電極４１とは異なる電極材料を含む。第１中間電極４２は、Ｗ（タングステン）系金属膜を含むことが好ましい。Ｗ系金属膜は、Ｗ膜およびＷ合金膜のうちの少なくとも１つを含んでいてもよい。第１中間電極４２は、この形態では、Ｗ膜からなる単層構造を有している。
　第１中間電極４２は、第１下電極４１よりも厚いことが好ましい。第１中間電極４２の厚さは、第１下電極４１および電極リセス部４４の間の法線方向Ｚに沿う厚さである。第１中間電極４２の厚さは、主面絶縁膜２５の厚さ未満であってもよい。第１中間電極４２の厚さは、主面絶縁膜２５の厚さよりも大きくてもよい。第１中間電極４２の厚さは、第１下電極４１の厚さの２倍以上１０倍以下であることが好ましい。第１中間電極４２の厚さは、２００ｎｍ以上１０００ｎｍ以下であってもよい。第１中間電極４２の厚さは、４００ｎｍ以上８００ｎｍ以下であることが好ましい。
　第１上電極４３は、ソースパッド電極４０の本体を構成し、第１下電極４１および複数の第１中間電極４２を膜状に被覆している。第１上電極４３は、第１下電極４１を挟んで絶縁主面２６を被覆する部分、および、複数の第１中間電極４２を挟んで複数の貫通孔３１を被覆する部分を有している。第１上電極４３は、第１下電極４１および複数の第１中間電極４２を介して第２トレンチ構造１８および複数のソース領域２２に電気的に接続されている。
　第１上電極４３は、第１端子面４３ａを有している。第１端子面４３ａは、複数の第１隆起部４７および複数の第１リセス部４８を有している。複数の第１隆起部４７は、第１上電極４３のうち第１下電極４１を被覆する部分にそれぞれ形成されている。つまり、複数の第１隆起部４７は、平面視において複数の貫通孔３１外の領域にそれぞれ形成され、第１下電極４１を挟んで絶縁主面２６を被覆している。
　複数の第１隆起部４７は、平面視において複数の第１トレンチ構造１３に重なっている。また、複数の第１隆起部４７は、平面視において複数の第１トレンチ構造１３に沿って延びている。つまり、複数の第１隆起部４７は、この形態では、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに帯状にそれぞれ延びている。複数の第１隆起部４７は、第１頂部をそれぞれ有している。
　複数の第１リセス部４８は、第１上電極４３のうち複数の第１中間電極４２を被覆する部分にそれぞれ形成され、複数の第１隆起部４７よりも複数の第１中間電極４２側に窪んでいる。複数の第１リセス部４８は、第１底部をそれぞれ有している。複数の第１リセス部４８の第１底部は、第１上電極４３の厚さ範囲中間部よりも上方に位置していることが好ましい。
　複数の第１リセス部４８は、厚さ方向に複数の第１中間電極４２に１対１の対応関係で対向している。つまり、複数の第１リセス部４８は、厚さ方向に複数の電極リセス部４４に１対１の対応関係で対向している。また、複数の第１リセス部４８は、平面視において複数の貫通孔３１に重なる領域にそれぞれ形成され、第１下電極４１および複数の第１中間電極４２を挟んでチップ２にそれぞれ対向している。
　複数の第１リセス部４８は、この形態では、厚さ方向に複数の第２トレンチ構造１８（コンタクトリセス部１７）に対向している。複数の第１リセス部４８は、平面視において複数の貫通孔３１（第１中間電極４２）に沿って形成されている。複数の第１リセス部４８は、この形態では、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに帯状にそれぞれ延びている。
　第１上電極４３は、第１下電極４１および第１中間電極４２とは異なる電極材料を含む。第１上電極４３は、Ａｌ（アルミニウム）系金属膜を含むことが好ましい。Ａｌ系金属膜は、Ａｌ膜およびＡｌ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　第１上電極４３は、この形態では、ＡｌＣｕ合金膜からなる単層構造を有している。むろん、第１上電極４３は、Ｃｕ（銅）系金属膜を含んでいてもよい。Ｃｕ系金属膜は、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ｃｕ合金膜は、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　第１上電極４３は、第１下電極４１よりも厚い。第１上電極４３の厚さは、絶縁主面２６上において第１下電極４１および第１端子面４３ａの間の法線方向Ｚに沿う厚さである。第１上電極４３の厚さは、第１中間電極４２の厚さよりも大きい。第１上電極４３の厚さは、第１下電極４１の被覆部および第１中間電極４２の被覆部の双方において第１中間電極４２の厚さよりも大きいことが好ましい。
　第１上電極４３の厚さは、第１中間電極４２の厚さの２倍以上２０倍以下であることが好ましい。第１上電極４３の厚さは、主面絶縁膜２５の厚さよりも大きいことが好ましい。第１上電極４３の厚さは、１μｍ以上１０μｍ以下であってもよい。第１上電極４３の厚さは、３μｍ以上８μｍ以下であることが好ましい。
　電子部品１は、ソースパッド電極４０から間隔を空けて主面絶縁膜２５の第２領域３２に配置されたゲートパッド電極５０（第２端子電極）を含む。ゲートパッド電極５０は、ボンディングワイヤに接合されるゲート端子電極である。ゲートパッド電極５０は、平面視においてパッド領域１０を被覆している。つまり、ゲートパッド電極５０は、平面視において複数の貫通孔３１から間隔を空けて絶縁主面２６の平坦部の上に配置されている。
　ゲートパッド電極５０は、ソースパッド電極４０の平面積未満の平面積を有している。ゲートパッド電極５０の平面積は、第１主面３の平面積の１％以上３０％以下であることが好ましい。ゲートパッド電極５０の平面積は、第１主面３の平面積の２５％以下であることが特に好ましい。ゲートパッド電極５０の平面積は、第１主面３の平面積の１０％以下であってもよい。
　ゲートパッド電極５０は、平面視において複数の第１トレンチ構造１３および複数の第２トレンチ構造１８（コンタクトリセス部１７）から間隔を空けて配置され、主面絶縁膜２５を挟んで第１主面３の平坦部に対向している。ゲートパッド電極５０は、この形態では、主面絶縁膜２５を挟んで不純物領域２４に対向している。ゲートパッド電極５０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（具体的には四角形状）に形成されている。
　ゲートパッド電極５０は、主面絶縁膜２５側からこの順に積層された第２下電極５１、第２中間電極５２および第２上電極５３を含む積層構造を有している。図６では、明瞭化のため、第２中間電極５２が破線およびハッチングによって示されている。第２下電極５１は、第２領域３２において絶縁主面２６の平坦部を膜状に被覆している。
　第２下電極５１は、Ｔｉ系金属膜を含む。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉ合金膜のうちの少なくとも１つを含んでいてもよい。第２下電極５１は、この形態では、主面絶縁膜２５（チップ２）側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有している。つまり、第２下電極５１は、ソースパッド電極４０の第１下電極４１と同一の構成を有している。むろん、第２下電極５１は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　第２下電極５１は、主面絶縁膜２５よりも薄い。第２下電極５１の厚さは、絶縁主面２６を基準とする第２下電極５１の厚さ（総厚さ）である。第２下電極５１の厚さは、１０ｎｍ以上５００ｎｍ以下であってもよい。第２下電極５１の厚さは、１００ｎｍ以上２５０ｎｍ以下であってもよい。第２下電極５１の厚さは、第１下電極４１の厚さとほぼ等しいことが好ましい。
　第２中間電極５２は、第２下電極５１の上に配置され、第２下電極５１と凹凸構造５４（an uneven structure）を形成している。凹凸構造５４が形成される限り、第２中間電極５２の個数は任意である。したがって、ゲートパッド電極５０は、単一の第２中間電極５２を含んでいてもよい。また、ゲートパッド電極５０は、複数の第２中間電極５２を含んでいてもよい。
　単一または複数の第２中間電極５２は、第２下電極５１に設定されたワイヤ受け部５５に配置される（図６の二点鎖線部参照）。ワイヤ受け部５５は、ゲートパッド電極５０に対してボンディングワイヤが接合される場合においてボンディングワイヤの接合部によって隠蔽される部分である。つまり、ワイヤ受け部５５は、ボンディングワイヤの接合部の投影部でもある。ワイヤ受け部５５は、第２下電極５１の周縁から間隔を空けて第２下電極５１の内方部に設定される。
　単一または複数の第２中間電極５２は、平面視において第２下電極５１の周縁部を露出させるように第２下電極５１の周縁から内方に間隔を空けてワイヤ受け部５５に配置されていてもよい。この場合、単一または複数の第２中間電極５２は、平面視において第２下電極５１の周縁部を全周に亘って露出させることが好ましい。
　単一の第２中間電極５２が形成される場合、単一の第２中間電極５２の全部分がワイヤ受け部５５内に配置されてもよい。むろん、単一の第２中間電極５２は、ワイヤ受け部５５内に位置する部分およびワイヤ受け部５５外に位置する部分を含んでいてもよい。この場合、ワイヤ受け部５５外に位置する部分の平面積は、ワイヤ受け部５５内に位置する部分の平面積未満であることが好ましい。
　複数の第２中間電極５２が形成される場合、全ての第２中間電極５２がワイヤ受け部５５内に配置されてもよい。複数の第２中間電極５２が形成される場合、少なくとも１つの第２中間電極５２がワイヤ受け部５５内に配置され、少なくとも１つの第２中間電極５２がワイヤ受け部５５内に配置されてもよい。
　この場合、複数の第２中間電極５２がワイヤ受け部５５内に配置されていることが好ましい。また、ワイヤ受け部５５外に配置される第２中間電極５２の総数は、ワイヤ受け部５５内に配置される第２中間電極５２の総数未満であることが好ましい。ワイヤ受け部５５外に位置する第２中間電極５２の総平面積はワイヤ受け部５５内に位置する第２中間電極５２の総平面積未満であることが好ましい。
　単一または複数の第２中間電極５２は、ワイヤ受け部５５の平面積よりも大きいレイアウト面積を有していることが好ましい。単一の第２中間電極５２が形成される場合、レイアウト面積は単一の第２中間電極５２の周縁によって取り囲まれた領域の面積によって定義される。複数の第２中間電極５２が形成される場合、複数の第２中間電極５２の群を一括して取り囲む領域（たとえば最外周に位置する単一または複数の第２中間電極５２を取り囲む領域）の面積によって定義される。
　単一または複数の第２中間電極５２は、ワイヤ受け部５５の内方部において少なくとも１つの突出部を形成していることが好ましい。単一または複数の第２中間電極５２は、ワイヤ受け部５５の内方部において複数の突出部を形成していることが特に好ましい。単一または複数の第２中間電極５２は、ワイヤ受け部５５の周縁部において少なくとも１つの突出部を形成していることが好ましい。単一または複数の第２中間電極５２は、ワイヤ受け部５５の周縁部において複数の突出部を形成していることが特に好ましい。
　第１方向Ｘに沿う断面視において、複数の第２中間電極５２が第２下電極５１の上に間隔を空けて配置されていることが好ましい。この場合、断面視において、３つ以上の第２下電極５１が第１方向Ｘに間隔を空けて配置されていることが好ましい。第２方向Ｙに沿う断面視において、複数の第２中間電極５２が第２下電極５１の上に間隔を空けて配置されていることが好ましい。この場合、断面視において、３つ以上の第２下電極５１が第２方向Ｙに間隔を空けて配置されていることが好ましい。
　単一または複数の第２中間電極５２は、第２下電極５１を部分的に露出させる単一または複数の除去部５６を区画していることが好ましい。単一または複数の除去部５６は、第２下電極５１に加えて主面絶縁膜２５を部分的に露出させていてもよい。単一の除去部５６が形成される場合、単一の除去部５６の全部分がワイヤ受け部５５内に配置されてもよい。単一の除去部５６は、ワイヤ受け部５５内に位置する部分およびワイヤ受け部５５外に位置する部分を含んでいてもよい。この場合、ワイヤ受け部５５外に位置する部分の平面積は、ワイヤ受け部５５内に位置する部分の平面積未満であることが好ましい。
　複数の除去部５６が形成される場合、全ての除去部５６がワイヤ受け部５５内に配置されてもよい。複数の除去部５６が形成される場合、少なくとも１つの除去部５６がワイヤ受け部５５内に配置され、少なくとも１つの除去部５６がワイヤ受け部５５内に配置されてもよい。この場合、複数の除去部５６がワイヤ受け部５５内に配置されていることが好ましい。
　また、ワイヤ受け部５５外に配置される複数の除去部５６の総数は、ワイヤ受け部５５内に配置される複数の除去部５６の総数未満であることが好ましい。これらの場合、ワイヤ受け部５５外に位置する除去部５６の総平面積はワイヤ受け部５５内に位置する除去部５６の総平面積未満であることが好ましい。
　図６を参照して、第１レイアウト例に係る第２中間電極５２は、平面視において格子状（網目状）に形成された部分を含み、第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に区画された複数の除去部５６を有している。第２中間電極５２の周縁は、平面視において多角形状（たとえば四角形状）に形成されていてもよいし、円形状に形成されていてもよい。複数の除去部５６は、平面視において多角形状（たとえば四角形状）に区画されていてもよいし、円形状に区画されていてもよい。
　第２中間電極５２は、第２下電極５１とは異なる電極材料を含む。第２中間電極５２は、Ｗ系金属膜を含むことが好ましい。Ｗ系金属膜は、Ｗ膜およびＷ合金膜のうちの少なくとも１つを含んでいてもよい。第２中間電極５２は、この形態では、Ｗ膜からなる単層構造を有している。つまり、第２中間電極５２は、ソースパッド電極４０の第１中間電極４２と同一の構成を有している。
　第２中間電極５２は、第２下電極５１よりも厚いことが好ましい。第２中間電極５２の厚さは、第２下電極５１を基準とする第２中間電極５２の厚さである。第２中間電極５２の厚さは、第２下電極５１の厚さの２倍以上１０倍以下であることが好ましい。第２中間電極５２の厚さは、主面絶縁膜２５の厚さ未満であってもよい。第２中間電極５２の厚さは、主面絶縁膜２５の厚さよりも大きくてもよい。
　第２中間電極５２の厚さは、２００ｎｍ以上１０００ｎｍ以下であってもよい。第２中間電極５２の厚さは、４００ｎｍ以上８００ｎｍ以下であることが好ましい。第２中間電極５２の厚さは、第１中間電極４２の厚さよりも大きくてもよい。第２中間電極５２の厚さは、第１中間電極４２の厚さよりも小さくてもよい。
　第２上電極５３は、ゲートパッド電極５０の本体を構成し、凹凸構造５４（複数の除去部５６）を埋め込むように第２下電極５１および第２中間電極５２を膜状に被覆している。第２上電極５３は、複数の除去部５６内において第２下電極５１を挟んで絶縁主面２６を被覆する部分、および、複数の除去部５６外において第２中間電極５２を挟んで第２下電極５１を被覆する部分を有している。
　第２上電極５３は、第２端子面５３ａを有している。第２端子面５３ａは、第２中間電極５２のレイアウトに対応した凹凸パターンを有している。具体的には、第２端子面５３ａは、単一または複数（この形態では単一）の第２隆起部５７、および、単一または複数（この形態では複数）の第２リセス部５８を有している。第２端子面５３ａは、断面視において複数の第２隆起部５７を含む。
　第２隆起部５７は、第２上電極５３のうち第２中間電極５２を被覆する部分に形成され、平面視において第２中間電極５２に沿って延びている。第２隆起部５７は、第２中間電極５２のレイアウトに対応したレイアウトを有している。つまり、第２隆起部５７は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って格子状（網目状）に延びる部分を含む。複数の第２隆起部５７は、第２頂部をそれぞれ有している。複数の第２隆起部５７の第２頂部は、複数の第１隆起部４７の第１頂部の高さ位置よりも上方に位置していることが好ましい。
　複数の第２リセス部５８は、第２隆起部５７よりも第２下電極５１側に窪んだ部分であり、第２上電極５３のうち複数の除去部５６を被覆する部分（つまり、第２下電極５１を被覆する部分）にそれぞれ形成されている。複数の第２リセス部５８は、第２底部をそれぞれ有している。複数の第２リセス部５８の第２底部は、第２中間電極５２の上端部よりも上方に位置していることが好ましい。複数の第２リセス部５８の第２底部は、第２上電極５３の厚さ範囲中間部よりも上方に位置していることが好ましい。
　複数の第２リセス部５８の第２底部は、複数の第１リセス部４８の第１底部の高さ位置よりも上方に位置していることが好ましい。第２底部は、第１隆起部４７の第１頂部とほぼ等しい高さ位置に位置していてもよい。第２底部は、第１隆起部４７の第１頂部の高さ位置よりも上方に位置していてもよい。第２底部は、第１頂部の高さ位置よりも下方に位置していてもよい。
　複数の第２リセス部５８は、複数の除去部５６のレイアウトに対応したレイアウトを有し、断面視において厚さ方向に複数の除去部５６に１対１の対応関係で対向している。つまり、複数の第２リセス部５８は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に形成された部分を含む。
　第２上電極５３は、第２下電極５１および第２中間電極５２とは異なる電極材料を含む。第２上電極５３は、Ａｌ（アルミニウム）系金属膜を含むことが好ましい。Ａｌ系金属膜は、Ａｌ膜およびＡｌ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　第２上電極５３は、この形態では、ＡｌＣｕ合金膜からなる単層構造を有している。第２上電極５３は、ソースパッド電極４０の第１上電極４３と同一の構成を有している。むろん、第２上電極５３は、Ｃｕ（銅）系金属膜を含んでいてもよい。Ｃｕ系金属膜は、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ｃｕ合金膜は、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　第２上電極５３は、第２下電極５１よりも厚い。第２上電極５３の厚さは、第２下電極５１および第２端子面５３ａの間の法線方向Ｚに沿う厚さである。第２上電極５３の厚さは、第２中間電極５２の厚さよりも大きい。第２上電極５３の厚さは、第２下電極５１の被覆部および第２中間電極５２の被覆部の双方において第２中間電極５２の厚さよりも大きいことが好ましい。
　第２上電極５３の厚さは、第２中間電極５２の厚さの２倍以上２０倍以下であることが好ましい。第２上電極５３の厚さは、主面絶縁膜２５の厚さよりも大きいことが好ましい。第２上電極５３の厚さは、１μｍ以上１０μｍ以下であってもよい。第２上電極５３の厚さは、３μｍ以上８μｍ以下であることが好ましい。第２上電極５３の厚さは、第１上電極４３の厚さとほぼ等しいことが好ましい。
　電子部品１は、ゲートパッド電極５０から主面絶縁膜２５の上に引き出されたゲート配線電極６０を含む。ゲート配線電極６０は、主面絶縁膜２５側からこの順に積層された第２下電極５１および第２上電極５３を含む積層構造を有している。ゲート配線電極６０は、この形態では、ゲートパッド電極５０とは異なり、第２中間電極５２を有さない。ゲート配線電極６０の第２下電極５１および第２上電極５３は、ゲートパッド電極５０の第２下電極５１および第２上電極５３からそれぞれ引き出されている。
　ゲート配線電極６０は、ソースパッド電極４０を複数方向から取り囲むようにゲートパッド電極５０から第１側面５Ａ側および第２側面５Ｂ側に引き出されている。ゲート配線電極６０は、平面視において複数の第１トレンチ構造１３の端部に交差（具体的には直交）するようにデバイス領域８の周縁に沿って帯状に延びている。ゲート配線電極６０は、主面絶縁膜２５を貫通し、複数の第１トレンチ構造１３に電気的に接続されている。これにより、ゲートパッド電極５０に付与されたゲート信号がゲート配線電極６０を介して複数の第１トレンチ構造１３に伝達される。
　電子部品１は、ソースパッド電極４０、ゲートパッド電極５０およびゲート配線電極６０を選択的に被覆するように主面絶縁膜２５の上に形成された上側絶縁膜６１を含む。上側絶縁膜６１は、ソースパッド電極４０の周縁部を被覆し、ソースパッド電極４０の内方部を露出させるソースパッド開口６２を有している。ソースパッド開口６２は、この形態では、平面視においてソースパッド電極４０の周縁に沿う多角形状に区画されている。
　上側絶縁膜６１は、ゲートパッド電極５０の周縁部を被覆し、ゲートパッド電極５０の内方部を露出させるゲートパッド開口６３を有している。ゲートパッド開口６３は、この形態では、平面視においてゲートパッド電極５０の周縁に沿う四角形状に形成されている。上側絶縁膜６１は、ゲート配線電極６０の全域を被覆している。
　上側絶縁膜６１は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、第１主面３の周縁との間でダイシングストリート６４を区画している。ダイシングストリート６４は、主面絶縁膜２５（絶縁主面２６）を露出させていてもよい。第１主面３の周縁部を露出させる主面絶縁膜２５が形成されている場合、ダイシングストリート６４は、第１主面３を露出させていてもよい。
　上側絶縁膜６１は、この形態では、無機絶縁膜からなる単層構造を有している。無機絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜は、主面絶縁膜２５とは異なる絶縁材料を含むことが好ましい。無機絶縁膜は、この形態では、窒化シリコン膜を含む単層構造を有している。無機絶縁膜の厚さは、０．１μｍ以上３μｍ以下であってもよい。
　上側絶縁膜６１は、主面絶縁膜２５側からこの順に積層された無機絶縁膜および有機絶縁膜を含む積層構造を有していてもよい。この場合、有機絶縁膜は、無機絶縁膜よりも厚いことが好ましい。有機絶縁膜は、感光性樹脂膜からなることが好ましい。有機絶縁膜は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも１つを含んでいてもよい。有機絶縁膜の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜の厚さは、２０μｍ以下であることが好ましい。
　電子部品１は、第２主面４を被覆するドレインパッド電極７０を含む。ドレインパッド電極７０は、第２主面４から露出する第２半導体領域７に電気的に接続されている。ドレインパッド電極７０は、Ａｌ系金属膜、Ｔｉ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜、Ａｕ系金属膜およびＡｇ系金属膜のうちの少なくとも１つを含んでいてもよい。
　たとえば、ドレインパッド電極７０は、第２主面４側からこの順に積層されたＴｉ膜、Ｎｉ膜およびＡｕ膜を含む積層構造を有していてもよい。たとえば、ドレインパッド電極７０は、第２主面４側からこの順に積層されたＡｌＳｉ合金膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を含む積層構造を有していてもよい。たとえば、ドレインパッド電極７０は、第２主面４側からこの順に積層されたＴｉ膜、Ｎｉ膜、Ａｕ膜およびＡｇ膜を含む積層構造を有していてもよい。
　図６および図７では、平面視において格子状（網目状）のレイアウトを有する第２中間電極５２が示された。しかし、第２上電極５３（第２端子面５３ａ）に凹凸（an unevenness）が形成される限り、第２中間電極５２のレイアウトは任意である。以下、図８Ａ～図８Ｌを参照して、第２中間電極５２の他のレイアウト例が示される。
　図８Ａ～図８Ｌは、第２中間電極５２の第２～第１３レイアウト例を示す拡大平面図である。図８Ａ～図８Ｌでは、明瞭化のため、第２中間電極５２が破線およびハッチングによって示されている。以下では、第１レイアウト例に係る第１中間電極４２の説明と重複する説明は省略される。
　図８Ａを参照して、第２レイアウト例に係る第２中間電極５２は、平面視において格子状（網目状）に形成された部分を含み、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に区画された複数の除去部５６を有している。複数の除去部５６は、平面視において多角形状（たとえば四角形状）に区画されていてもよいし、円形状に区画されていてもよい。
　具体的には、第２中間電極５２は、第２方向Ｙに間隔を空けて形成された複数の除去部群を含む。複数の除去部群は、第１方向Ｘに間隔を空けて形成された複数の除去部５６を含む。第２方向Ｙに隣り合う複数の除去部群に関して、一方の除去部群内の複数の除去部５６は、平面視において他方の除去部群内の複数の除去部５６の間の領域に第２方向Ｙに対向している。
　第２上電極５３の第２端子面５３ａは、単一の第２隆起部５７および複数の第２リセス部５８を含む。第２隆起部５７は、平面視において第１方向Ｘおよび第２方向Ｙに沿って格子状（網目状）に延びる部分を有している。複数の第２リセス部５８は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に形成された部分を有している。
　第２レイアウト例に係る第２中間電極５２において、第１方向Ｘおよび第２方向Ｙの関係が入れ換えられてもよい。つまり、第２中間電極５２は、第１方向Ｘに間隔を空けて形成された複数の除去部群を含んでいてもよい。この場合、複数の除去部群は、第２方向Ｙに間隔を空けて形成された複数の除去部５６を含む。第１方向Ｘに隣り合う複数の除去部群に関して、一方の除去部群内の複数の除去部５６は、平面視において他方の除去部群内の複数の除去部５６の間の領域に第１方向Ｘに対向する。
　図８Ｂを参照して、第３レイアウト例に係る第２中間電極５２は、平面視において梯子状に形成された部分を含み、ストライプ状に区画された複数の除去部５６を有している。複数の除去部５６は、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに帯状にそれぞれ延びている。
　第２上電極５３の第２端子面５３ａは、単一の第２隆起部５７および複数の第２リセス部５８を含む。第２隆起部５７は、平面視において梯子状に延びる部分を有している。複数の第２リセス部５８は、平面視においてストライプ状に延びる部分を有している。第３レイアウト例に係る第２中間電極５２において、第１方向Ｘおよび第２方向Ｙの関係が入れ換えられてもよい。つまり、複数の除去部５６は、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに帯状にそれぞれ延びていてもよい。
　図８Ｃを参照して、第４レイアウト例に係る第２中間電極５２は、平面視において櫛形状に形成された部分を含み、ジグザグ状に区画された単一の除去部５６を有している。具体的には、第２中間電極５２は、第１櫛部８１および第２櫛部８２を含む。第１櫛部８１は、第２方向Ｙに間隔を空けて配列され、第１方向Ｘに帯状に延びる複数の第１部分８１ａを有している。第２櫛部８２は、第２方向Ｙに複数の第１部分８１ａと交互に間隔を空けて配列され、第１方向Ｘに帯状に延びる複数の第２部分８２ａを有している。
　除去部５６は、第１方向Ｘにストライプ状に延びる複数の第１除去部５６Ａ、および、複数の第１除去部５６Ａを接続するように第２方向Ｙに延びる複数の第２除去部５６Ｂを含む。複数の第２除去部５６Ｂは、第２方向Ｙに隣り合う複数の第１除去部５６Ａの一端部、および、第２方向Ｙに隣り合う複数の第１除去部５６Ａの他端部を第２方向Ｙに沿って交互に接続している。
　第２上電極５３の第２端子面５３ａは、単一の第２隆起部５７および単一の第２リセス部５８を含む。第２隆起部５７は、平面視において櫛形状に延びる部分を有している。単一の第２リセス部５８は、平面視においてジグザグ状に延びる部分を有している。
　むろん、第２中間電極５２の第１櫛部８１および第２櫛部８２は、除去部５６によって分割されていてもよい。この場合、第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７を含む。むろん、第４レイアウト例に係る第２中間電極５２において、第１方向Ｘおよび第２方向Ｙの関係が入れ換えられてもよい。つまり、除去部５６は、第２方向Ｙにストライプ状に延びる複数の第１除去部５６Ａ、および、第１方向Ｘに延びる複数の第２除去部５６Ｂを含んでいてもよい。
　図８Ｄを参照して、第５レイアウト例に係る第２中間電極５２は、平面視において多角螺旋形状（ここでは四角螺旋形状）に形成された部分を含み、平面視において多角螺旋形状（ここでは四角螺旋形状）に形成された単一の除去部５６を有している。
　第２上電極５３の第２端子面５３ａは、単一の第２隆起部５７および単一の第２リセス部５８を含む。第２隆起部５７は、平面視において多角螺旋形状（ここでは四角螺旋形状）に延びる部分をそれぞれ含む。第２リセス部５８は、平面視において多角螺旋形状（ここでは四角螺旋形状）に延びる部分をそれぞれ含む。
　図８Ｅを参照して、第６レイアウト例に係る第２中間電極５２は、平面視において円形螺旋形状に形成された部分を含み、平面視において円形螺旋形状に形成された単一の除去部５６を有している。
　第２上電極５３の第２端子面５３ａは、単一の第２隆起部５７および単一の第２リセス部５８を含む。第２隆起部５７は、平面視において円形螺旋形状に延びる部分をそれぞれ含む。第２リセス部５８は、平面視において円形螺旋形状に延びる部分をそれぞれ含む。
　図８Ｆを参照して、第７レイアウト例に係る第２中間電極５２は、平面視においてドット状に形成された複数のセグメント部８３を含み、格子状（網目状）に区画された単一の除去部５６を有している。つまり、第７レイアウト例では、ワイヤ受け部５５において複数の第２中間電極５２としての複数のセグメント部８３が形成されている。
　複数のセグメント部８３は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のセグメント部８３は、平面視において多角形状（たとえば四角形状）に形成されていてもよいし、円形状に形成されていてもよい。除去部５６は、平面視において第１方向Ｘおよび第２方向Ｙに延びる格子状（網目状）に区画されている。
　第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７および単一の第２リセス部５８を含む。複数の第２隆起部５７は、平面視においてドット状（行列状）に形成された部分を含む。第２リセス部５８は、平面視において格子状（網目状）に延びる部分を含む。
　図８Ｇを参照して、第８レイアウト例に係る第２中間電極５２は、平面視においてドット状に形成された複数のセグメント部８３を含み、格子状（網目状）に区画された単一の除去部５６を有している。つまり、第８レイアウト例では、ワイヤ受け部５５において複数の第２中間電極５２としての複数のセグメント部８３が形成されている。
　複数のセグメント部８３は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されている。具体的には、第２中間電極５２は、第２方向Ｙに間隔を空けて形成された複数のドット部群を含む。複数のドット部群は、第１方向Ｘに間隔を空けて形成された複数のセグメント部８３を含む。第２方向Ｙに隣り合う複数のドット部群に関して、一方のドット部群内の複数のセグメント部８３は、平面視において他方のドット部群内の複数のセグメント部８３の間の領域に第２方向Ｙに対向している。
　複数のセグメント部８３は、平面視において多角形状（たとえば四角形状）に形成されていてもよいし、円形状に形成されていてもよい。除去部５６は、平面視において第１方向Ｘおよび第２方向Ｙに延びる格子状（網目状）に区画されている。
　第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７および単一の第２リセス部５８を含む。複数の第２隆起部５７は、平面視においてドット状（千鳥状）に形成された部分を含む。第２リセス部５８は、平面視において格子状（網目状）に延びる部分を含む。
　図８Ｈを参照して、第９レイアウト例に係る第２中間電極５２は、平面視においてストライプ状に形成された複数のセグメント部８３を含み、ストライプ状に区画された複数の除去部５６を有している。つまり、第９レイアウト例では、ワイヤ受け部５５において複数の第２中間電極５２としての複数のセグメント部８３が形成されている。複数のセグメント部８３は、平面視において第１方向Ｘに間隔を空けて配置され、第２方向Ｙに帯状にそれぞれ延びている。複数の除去部５６は、平面視において第１方向Ｘに間隔を空けて形成され、第２方向Ｙに帯状にそれぞれ延びている。
　第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７および複数の第２リセス部５８を含む。複数の第２隆起部５７は、平面視においてストライプ状に形成された部分を含む。複数の第２リセス部５８は、平面視においてストライプ状に延びる部分をそれぞれ含む。
　第９レイアウト例に係る第２中間電極５２において、第１方向Ｘおよび第２方向Ｙの関係が入れ換えられてもよい。つまり、第２中間電極５２は、第１方向Ｘにストライプ状に延びる複数のセグメント部８３および第１方向Ｘにストライプ状に延びる複数の除去部５６を有していてもよい。
　むろん、第２中間電極５２は、第１方向Ｘにストライプ状に延びる複数のセグメント部８３および第２方向Ｙにストライプ状に延びる複数のセグメント部８３の双方を含み、第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状または千鳥状に区画された複数の除去部５６を有していてもよい（図６および図８Ａも併せて参照）。
　図８Ｉを参照して、第１０レイアウト例に係る第２中間電極５２は、平面視においてジグザグ状に形成された単一のセグメント部８３を含み、櫛形状に区画された複数の除去部５６を有している。
　具体的には、セグメント部８３は、第１方向Ｘにストライプ状に延びる複数の第１セグメント部８３Ａ、および、複数の第１セグメント部８３Ａを接続するように第２方向Ｙに延びる複数の第２セグメント部８３Ｂを含む。複数の第２セグメント部８３Ｂは、第２方向Ｙに隣り合う複数の第１セグメント部８３Ａの一端部、および、第２方向Ｙに隣り合う複数の第１セグメント部８３Ａの他端部を第２方向Ｙに沿って交互に接続している。
　複数の除去部５６は、第１櫛部８４および第２櫛部８５を含む。第１櫛部８４は、複数の第１除去部８４ａを有している。複数の第１除去部８４ａは、第１方向Ｘに帯状に延び、第２方向Ｙに間隔を空けて形成されている。第２櫛部８５は、複数の第２除去部８５ａを有している。複数の第２除去部８５ａは、第１方向Ｘに帯状に延び、第２方向Ｙに複数の第１除去部８４ａと交互に間隔を空けて形成されている。
　第２上電極５３の第２端子面５３ａは、単一の第２隆起部５７および複数の第２リセス部５８を含む。第２隆起部５７は、平面視においてジグザグ状に延びる部分を有している。複数の第２リセス部５８は、平面視において櫛形状に延びる部分を有している。
　第１０レイアウト例に係る第２中間電極５２において、第１方向Ｘおよび第２方向Ｙの関係が入れ換えられてもよい。つまり、セグメント部８３は、第２方向Ｙにストライプ状に延びる複数の第１セグメント部８３Ａ、および、複数の第１セグメント部８３Ａを接続するように第１方向Ｘに延びる複数の第２セグメント部８３Ｂを含でいてもよい。
　図８Ｊを参照して、第１１レイアウト例に係る第２中間電極５２は、平面視において同心の多角環状（ここでは四角環状）に形成された複数のセグメント部８３を含み、平面視において同心の多角環状（ここでは四角環状）に区画された複数の除去部５６を有している。つまり、第１１レイアウト例では、ワイヤ受け部５５において複数の第２中間電極５２としての複数のセグメント部８３が形成されている。
　第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７および複数の第２リセス部５８を含む。複数の第２隆起部５７は、平面視において同心の多角環状（ここでは四角環状）に延びる部分をそれぞれ含む。複数の第２リセス部５８は、平面視において同心の多角環状（ここでは四角環状）に延びる部分をそれぞれ含む。
　図８Ｋを参照して、第１２レイアウト例に係る第２中間電極５２は、平面視において同心の円環状に形成された複数のセグメント部８３を含み、同心の円環状に区画された複数の除去部５６を有している。つまり、第１２レイアウト例では、ワイヤ受け部５５において複数の第２中間電極５２としての複数のセグメント部８３が形成されている。
　第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７および複数の第２リセス部５８を含む。複数の第２隆起部５７は、平面視において同心の円環状に延びる部分をそれぞれ含む。複数の第２リセス部５８は、平面視において同心の円環状に延びる部分をそれぞれ含む。
　図８Ｌを参照して、第１３レイアウト例に係る第２中間電極５２は、平面視において異なる方向に延びる複数のセグメント部８３を含み、平面視において異なる方向に延びる複数の除去部５６を含む。つまり、第１２レイアウト例では、ワイヤ受け部５５において複数の第２中間電極５２としての複数のセグメント部８３が形成されている。
　複数のセグメント部８３は、複数の第１セグメント部８３Ａおよび複数の第２セグメント部８３Ｂを含む。複数の第１セグメント部８３Ａは、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに帯状にそれぞれ延びている。複数の第２セグメント部８３Ｂは、第２方向Ｙに間隔を空けて配列され、第１方向Ｘに帯状にそれぞれ延びている。複数の第２セグメント部８３Ｂは、第１方向Ｘに複数の第１セグメント部８３Ａに対向している。
　複数の除去部５６は、複数の第１除去部５６Ａおよび複数の第２除去部５６Ｂを含む。複数の第１除去部５６Ａは、複数の第１セグメント部８３Ａによって区画されている。複数の第１除去部５６Ａは、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに帯状にそれぞれ延びている。複数の第２除去部５６Ｂは、複数の第２セグメント部８３Ｂによって区画されている。複数の第２除去部５６Ｂは、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに帯状にそれぞれ延びている。
　第２上電極５３の第２端子面５３ａは、複数の第２隆起部５７および複数の第２リセス部５８を含む。複数の第２隆起部５７は、平面視において第１方向Ｘにストライプ状に延びる部分および第２方向Ｙにストライプ状に延びる部分を含む。複数の第２リセス部５８は、平面視において第１方向Ｘにストライプ状に延びる部分および第２方向Ｙにストライプ状に延びる部分を含む。
　第１３レイアウト例に係る第２中間電極５２において、第１方向Ｘおよび第２方向Ｙの関係が入れ換えられてもよい。つまり、第２中間電極５２は、第１方向Ｘにストライプ状に延びる複数の第１セグメント部８３Ａおよび第２方向Ｙにストライプ状に延びる複数の第２セグメント部８３Ｂを含んでいてもよい。この場合、複数の第２セグメント部８３Ｂは、第２方向Ｙに複数の第１セグメント部８３Ａに対向していてもよい。
　前述の第１～第１３レイアウト例は、それらの間で適宜組み合わせられることができる。たとえば、第１～第１３レイアウト例に係る第２中間電極５２の特徴のうちの少なくとも２つの特徴を同時に含む第２中間電極５２が採用されてもよい。また、第１～第１３レイアウト例に係る第２中間電極５２のうちの少なくとも２つの第２中間電極５２が同時に第２下電極５１の上に形成されていてもよい。
　以上、電子部品１は、第２下電極５１、第２中間電極５２および第２上電極５３を含む。第２中間電極５２は、第２下電極５１と凹凸を形成するように第２下電極５１の上に配置されている。第２上電極５３は、第２下電極５１および第２中間電極５２を被覆している。
　第２上電極５３は、第２中間電極５２を被覆する部分に形成された第２隆起部５７、および、第２隆起部５７よりも第２下電極５１側に窪むように第２下電極５１を被覆する部分に形成された第２リセス部５８を有している。この構成によれば、第２上電極５３に対するボンディングワイヤの密着力を向上できる。よって、信頼性を向上できる電子部品１を提供できる。
　たとえば、ボンディングワイヤ接合時では、超音波振動がボンディングワイヤに付与されながらボンディングワイヤが第２上電極５３に圧着される。したがって、凹凸を有する第２上電極５３によれば、ボンディングワイヤに対する第２上電極５３の摩擦力を高めることができると同時に、第２上電極５３に対するボンディングワイヤの接触面積を増加させることができる。また、ボンディングワイヤを第２上電極５３の凹凸に噛み合わせることができる。
　第２中間電極５２は、第２下電極５１よりも厚いことが好ましい。この構成によれば、第２中間電極５２によって、第２下電極５１の上に凹凸を適切に形成できる。第２上電極５３は、第２中間電極５２よりも厚いことが好ましい。この構成によれば、ボンディングワイヤ接合時においてボンディングワイヤが第２上電極５３を貫通して第２中間電極５２に接触することを適切に抑制できる。
　また、ボンディングワイヤからの応力が第２上電極５３を介して第２中間電極５２に加えられることを抑制できる。これにより、ボンディングワイヤ接合時の応力に起因する第２中間電極５２の剥離を適切に抑制できる。第２上電極５３は、第２中間電極５２よりも２倍以上厚いことが特に好ましい。
　複数の第２中間電極５２が、断面視において間隔を空けて第２下電極５１の上に配置されていることが好ましい。この場合、第２上電極５３は、断面視において複数の第２隆起部５７および複数の第２リセス部５８を含むことが好ましい。これらの構造によれば、第２上電極５３に対するボンディングワイヤの密着力を適切に向上できる。
　電子部品１は、絶縁主面２６を有する主面絶縁膜２５を含むことが好ましい。この場合、第２下電極５１は、絶縁主面２６を被覆していることが好ましい。この構成によれば、絶縁主面２６を被覆する第２下電極５１の上において、第２中間電極５２によって凹凸を形成できる。
　電子部品１は、主面絶縁膜２５に形成された複数の貫通孔３１を含む第１領域３０、および、第１領域３０外において絶縁主面２６の平坦部を含む第２領域３２を含むことが好ましい。この構成において、第２下電極５１は、第２領域３２において絶縁主面２６の平坦部を被覆していることが好ましい。この構成によれば、絶縁主面２６の平坦部を被覆する第２下電極５１の上において、第２中間電極５２によって凹凸を形成できる。
　別視点において、電子部品１は、主面絶縁膜２５、第１領域３０、第２領域３２、ソースパッド電極４０（第１端子電極）およびゲートパッド電極５０（第２端子電極）を含む。主面絶縁膜２５は、絶縁主面２６を有している。第１領域３０は、主面絶縁膜２５に形成された複数の貫通孔３１を含む。第２領域３２は、第１領域３０外において絶縁主面２６の平坦部によって形成されている。
　ソースパッド電極４０は、第１下電極４１、複数の第１中間電極４２および第１上電極４３を有している。第１下電極４１は、第１領域３０において絶縁主面２６および複数の貫通孔３１を膜状に被覆している。複数の第１中間電極４２は、第１下電極４１を挟んで複数の貫通孔３１内に配置されている。第１上電極４３は、第１下電極４１および複数の第１中間電極４２を被覆している。
　ゲートパッド電極５０は、第２下電極５１、第２中間電極５２および第２上電極５３を有している。第２下電極５１は、第２領域３２において絶縁主面２６を膜状に被覆している。第２中間電極５２は、第２下電極５１と凹凸を形成するように第２下電極５１の上に配置されている。第２上電極５３は、第２下電極５１および第２中間電極５２を被覆している。
　この構成によれば、複数の貫通孔３１を利用してソースパッド電極４０（第１端子面４３ａ）に凹凸を形成できる、また、第２中間電極５２を利用してゲートパッド電極５０（第２端子面５３ａ）に凹凸を形成できる。これにより、ソースパッド電極４０に対するボンディングワイヤの密着力を向上でき、ゲートパッド電極５０に対するボンディングワイヤの密着力を向上できる。よって、信頼性を向上できる電子部品１を提供できる。
　第１上電極４３は、第１下電極４１を被覆する部分に形成された第１隆起部４７、および、第１隆起部４７よりも複数の第１中間電極４２側に窪むように複数の第１中間電極４２を被覆する部分に形成された複数の第１リセス部４８を有していることが好ましい。この構成によれば、ソースパッド電極４０に対するボンディングワイヤの密着力を適切に向上できる。
　第２上電極５３は、第２中間電極５２を被覆する部分に形成された第２隆起部５７、および、第２隆起部５７よりも第１下電極４１側に窪むように第１下電極４１を被覆する部分に形成された第２リセス部５８を有していることが好ましい。この構成によれば、ゲートパッド電極５０に対するボンディングワイヤの密着力を適切に向上できる。
　電子部品１は、第１主面３を有するチップ２を含むことが好ましい。この場合、主面絶縁膜２５は、第１主面３を被覆していることが好ましい。電子部品１は、第１主面３に設けられたデバイス領域８、および、第１主面３においてデバイス領域８外に設けられた非デバイス領域９を含むことが好ましい。この場合、電子部品１は、デバイス領域８において第１主面３に形成されたトランジスタＴｒ（機能デバイス）を含むことが好ましい。
　主面絶縁膜２５は、デバイス領域８および非デバイス領域９を被覆していることが好ましい。第１領域３０は、主面絶縁膜２５のうちデバイス領域８を被覆する部分に形成されていることが好ましい。第２領域３２は、主面絶縁膜２５のうち非デバイス領域９を被覆する部分に形成されていることが好ましい。
　第２下電極５１は、主面絶縁膜２５を挟んで非デバイス領域９を被覆していることが好ましい。第２下電極５１は、トランジスタＴｒに電気的に接続されていることが好ましい。つまり、第２中間電極５２は第２下電極５１を介してトランジスタＴｒに電気的に接続され、第２上電極５３は第１中間電極４２および第２下電極５１を介してトランジスタＴｒに電気的に接続されていることが好ましい。
　非デバイス領域９は、第１主面３の平坦部を含むことが好ましい。主面絶縁膜２５は、非デバイス領域９において第１主面３の平坦部を被覆していることが好ましい。第２下電極５１は、主面絶縁膜２５を挟んで第１主面３の平坦部を被覆していることが好ましい。この構成によれば、非デバイス領域９側の構造に起因して平坦な主面絶縁膜２５および平坦な第２下電極５１が形成される。したがって、非デバイス領域９における平坦な第２下電極５１の上において、第２中間電極５２によって凹凸を形成できる。
　トランジスタＴｒは、トレンチゲート型であることが好ましい。つまり、トランジスタＴｒは、第１主面３に形成された第１トレンチ構造１３（トレンチゲート構造）を有していることが好ましい。トランジスタＴｒは、第１トレンチ構造１３に隣り合うように第１主面３に形成された第２トレンチ構造１８（トレンチソース構造）を有していてもよい。前述の主面絶縁膜２５は、第１トレンチ構造１３を被覆していることが好ましい。前述の貫通孔３１は、第２トレンチ構造１８を露出させていることが好ましい。
　図９は、図１に示す電子部品１が搭載された電子モジュール１０１を示す斜視図である。図１０は、図９に示す電子モジュール１０１の内部構造を示す透過平面図である。図１１は、図１０に示すXI-XI線に沿う概略断面図である。図１２は、ソースパッド電極４０および第１ボンディングワイヤ１２０の接合部を示す拡大断面図である。図１３は、ゲートパッド電極５０および第２ボンディングワイヤ１３０の接合部を示す拡大断面図である。電子モジュール１０１は、「半導体モジュール」または「半導体パッケージ」と称されてもよい。
　図９～図１３を参照して、電子モジュール１０１は、この形態では、ＴＯ－２２０のパッケージ形態を有している。電子モジュール１０１のパッケージ形態は任意である。電子モジュール１０１は、六面体形状（具体的には直方体形状）に形成された樹脂製のパッケージ本体１０２を含む。パッケージ本体１０２は、熱硬化性樹脂（たとえばエポキシ樹脂）を含んでいてもよい。
　パッケージ本体１０２は、一方側の第１面１０３、他方側の第２面１０４、ならびに、第１面１０３および第２面１０４を接続する第１～第４側壁１０５Ａ～１０５Ｄを有している。第１面１０３および第２面１０４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。第１側壁１０５Ａおよび第２側壁１０５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側壁１０５Ｃおよび第４側壁１０５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　電子モジュール１０１は、パッケージ本体１０２内に配置された金属製のダイパッド１０６（金属板）を含む。ダイパッド１０６は、第２面１０４から露出していてもよい。ダイパッド１０６は、支持部１０７および引き出し部１０８を含む。支持部１０７は、パッケージ本体１０２内に配置されている。引き出し部１０８は、第１側壁１０５Ａを貫通するように支持部１０７から第１側壁１０５Ａ側に向けて引き出され、パッケージ本体１０２の外部に位置している。引き出し部１０８は、円形の貫通孔１０９を有している。
　電子モジュール１０１は、パッケージ本体１０２の内部から外部に引き出された複数（この形態では３個）の金属製の端子１１０を含む。複数の端子１１０は、ダイパッド１０６に対して第２側壁１０５Ｂ側に配置されている。複数の端子１１０は、第２側壁１０５Ｂの直交方向（つまり第２方向Ｙ）に帯状にそれぞれ延びている。
　複数の端子１１０は、ソース端子１１１、ゲート端子１１２およびドレイン端子１１３を含む。この形態では、ソース端子１１１が第４側壁１０５Ｄ側に配置され、ゲート端子１１２が第３側壁１０５Ｃ側に配置され、ドレイン端子１１３がソース端子１１１およびゲート端子１１２の間に配置されている。ドレイン端子１１３は、ダイパッド１０６に接続されている。ソース端子１１１、ゲート端子１１２およびドレイン端子１１３の配置箇所は、任意である。
　電子モジュール１０１は、パッケージ本体１０２内においてダイパッド１０６（支持部１０７）の上に配置された前述の電子部品１を含む。電子部品１は、ドレインパッド電極７０をダイパッド１０６に向けた姿勢でダイパッド１０６の上に配置されている。ドレインパッド電極７０は、ダイパッド１０６およびドレイン端子１１３に電気的に接続されている。
　電子モジュール１０１は、ダイパッド１０６（支持部１０７）およびドレインパッド電極７０の間に介在された導電接着剤１１４を含む。導電接着剤１１４は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕペースト、ＡｇペーストおよびＣｕペーストのうちの少なくとも１つを含んでいてもよい。
　電子モジュール１０１は、パッケージ本体１０２内においてソースパッド電極４０およびソース端子１１１に電気的および機械的に接続され少なくとも１つ（この形態では２つ）の第１ボンディングワイヤ１２０を含む。第１ボンディングワイヤ１２０は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。
　図１０および図１１を参照して、各第１ボンディングワイヤ１２０は、第１バンプ１２１、第１ワイヤループ１２２および第１ワイヤテール１２３を含む。第１バンプ１２１は、第１ボンディングワイヤ１２０の一端部を形成し、ソースパッド電極４０に圧着された金属塊部からなる。第１ワイヤループ１２２は、第１バンプ１２１およびソース端子１１１の間の領域をアーチ状に延びるワイヤ部である。第１ワイヤテール１２３は、第１ボンディングワイヤ１２０の他端部を形成し、ソース端子１１１に膜状に圧着されたワイヤ端部である。
　図１２を参照して、第１バンプ１２１は、ソースパッド電極４０よりも厚い。第１バンプ１２１の厚さは、１０μｍ１５０μｍ以下であってもよい。第１バンプ１２１の厚さは、５０μｍ以上であることが特に好ましい。第１バンプ１２１は、第１ボディ部１２４および第１ネック部１２５を含む。
　第１ボディ部１２４は、ソースパッド電極４０に接続された幅広部からなる。第１ボディ部１２４は、断面視において外方に向けて湾曲した側壁を有する略円柱状に形成されている。第１ボディ部１２４は、ソースパッド電極４０よりも厚いことが好ましい。第１ネック部１２５は、第１ボディ部１２４からソースパッド電極４０は反対側に向けて第１ボディ部１２４よりも幅狭に突出した部分からなる。第１ネック部１２５は、断面視において略円柱状に形成されている。第１ネック部１２５は、ソースパッド電極４０よりも厚いことが好ましい。
　第１バンプ１２１は、第１上電極４３を挟んで第１下電極４１および複数の第１中間電極４２に対向し、第１上電極４３を介して第１下電極４１および複数の第１中間電極４２に電気的に接続されている。第１バンプ１２１は、第１上電極４３のみに接続され、第１下電極４１および複数の第１中間電極４２には接合されていない。
　第１バンプ１２１は、第１上電極４３（第１端子面４３ａ）に対する接合面において、断面視で複数の第１ワイヤリセス部１２６および複数の第１ワイヤ隆起部１２７を含む。複数の第１ワイヤリセス部１２６は、複数の第１隆起部４７との接合部に形成され、複数の第１隆起部４７に沿って第１上電極４３とは反対側（第１ネック部１２５側）に向けて窪んでいる。複数の第１ワイヤリセス部１２６は、厚さ方向に複数の貫通孔３１外の領域に対向している。具体的には、複数の第１ワイヤリセス部１２６は、厚さ方向に複数の第１トレンチ構造１３に対向している。
　複数の第１ワイヤ隆起部１２７は、複数の第１リセス部４８との接合部に形成され、複数の第１リセス部４８に沿って複数の第１中間電極４２（複数の貫通孔３１）側に向けて隆起している。つまり、複数の第１ワイヤ隆起部１２７は、厚さ方向に複数の貫通孔３１（第２トレンチ構造１８）に対向している。
　このように、第１バンプ１２１の複数の第１ワイヤリセス部１２６および複数の第１ワイヤ隆起部１２７は、第１上電極４３（第１端子面４３ａ）の複数の第１隆起部４７および複数の第１リセス部４８に噛み合っている。これにより、第１上電極４３に対する第１バンプ１２１（第１ボンディングワイヤ１２０）の密着力が向上されている。
　電子部品１は、ソースパッド電極４０に形成された第１パッド隆起部１２８を含む。第１パッド隆起部１２８は、ソースパッド電極４０における第１ボンディングワイヤ１２０（第１バンプ１２１）の接合縁部に形成され、ソースパッド電極４０一部が複数の第１リセス部４８よりも厚化した部分からなる。
　典型的には、第１パッド隆起部１２８は、複数の第１隆起部４７よりも厚化した部分からなる。第１パッド隆起部１２８は、平面視において第１バンプ１２１の縁部（接合縁部）に沿って環状に延びている。第１パッド隆起部１２８の少なくとも一部は、厚さ方向に第１バンプ１２１の周縁部に対向している。
　図１０および図１１を参照して、電子モジュール１０１は、パッケージ本体１０２内においてゲートパッド電極５０およびゲート端子１１２に電気的および機械的に接続された少なくとも１つ（この形態では１つ）の第２ボンディングワイヤ１３０を含む。
　第２ボンディングワイヤ１３０は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。第２ボンディングワイヤ１３０は、第１ボンディングワイヤ１２０と同種の金属材料によって形成されていてもよい。むろん、第２ボンディングワイヤ１３０は、第１ボンディングワイヤ１２０とは異なる金属材料によって形成されていてもよい。
　各第２ボンディングワイヤ１３０は、第２バンプ１３１、第２ワイヤループ１３２および第２ワイヤテール１３３を含む。第２バンプ１３１は、第２ボンディングワイヤ１３０の一端部を形成し、ゲートパッド電極５０に圧着された金属塊部からなる。第２ワイヤループ１３２は、第２バンプ１３１およびゲート端子１１２の間の領域をアーチ状に延びるワイヤ部である。第２ワイヤテール１３３は、第２ボンディングワイヤ１３０の他端部を形成し、ゲート端子１１２に膜状に圧着されたワイヤ端部である。
　図１３を参照して、第２バンプ１３１は、ゲートパッド電極５０よりも厚い。第２バンプ１３１の厚さは、１０μｍ１５０μｍ以下であってもよい。第２バンプ１３１の厚さは、５０μｍ以上であることが特に好ましい。第２バンプ１３１は、第２ボディ部１３４および第２ネック部１３５を含む。
　第２ボディ部１３４は、ゲートパッド電極５０に接続された幅広部からなる。第２ボディ部１３４は、断面視において外方に向けて湾曲した側壁を有する略円柱状に形成されている。第２ボディ部１３４は、ゲートパッド電極５０よりも厚いことが好ましい。第２ネック部１３５は、第２ボディ部１３４からゲートパッド電極５０は反対側に向けて第２ボディ部１３４よりも幅狭に突出した部分からなる。第２ネック部１３５は、断面視において略円柱状に形成されている。第２ネック部１３５は、ゲートパッド電極５０よりも厚いことが好ましい。
　第２バンプ１３１は、第２上電極５３を挟んで第２下電極５１および複数の第２中間電極５２に対向し、第２上電極５３を介して第２下電極５１および複数の第２中間電極５２に電気的に接続されている。第２バンプ１３１は、第２上電極５３のみに接続され、第２下電極５１および複数の第２中間電極５２には接合されていない。
　第２バンプ１３１は、第２上電極５３（第２端子面５３ａ）に対する接合面において、断面視で複数の第２ワイヤリセス部１３６および複数の第２ワイヤ隆起部１３７を含む。複数の第２ワイヤリセス部１３６は、複数の第２隆起部５７との接合部に形成され、複数の第２隆起部５７に沿って第２上電極５３とは反対側（第２ネック部１３５側）に向けて窪んでいる。複数の第２ワイヤリセス部１３６は、第１～第１３レイアウト例に係る第２中間電極５２（図６～図８Ｌ参照）に対応した平面パターンで窪んでいる。複数の第２ワイヤリセス部１３６は、厚さ方向に複数の第２中間電極５２に対向している。
　複数の第２ワイヤ隆起部１３７は、複数の第２リセス部５８との接合部に形成され、複数の第２リセス部５８に沿って複数の除去部５６側に向けて隆起している。複数の第２ワイヤ隆起部１３７は、第１～第１３レイアウト例に係る除去部５６（図６～図８Ｌ参照）に対応した平面パターンで窪んでいる。複数の第２ワイヤ隆起部１３７は、厚さ方向に第２下電極５１に対向している。
　第２上電極５３の接合後厚さは、第２下電極５１の厚さよりも大きいことが好ましい。接合後厚さは、第２上電極５３における第２ボンディングワイヤ１３０（第２ワイヤリセス部１３６）および第２中間電極５２の間の法線方向Ｚに沿う厚さである。接合後厚さは、第２中間電極５２の厚さよりも大きいことが好ましい。接合後厚さは、第２中間電極５２の厚さの２倍以上２０倍以下であることが好ましい。接合後厚さは、１μｍ以上１０μｍ以下であってもよい。接合後厚さは、３μｍ以上８μｍ以下であることが好ましい。
　第２バンプ１３１は、第１バンプ１２１のサイズ（径）よりも小さいサイズ（径）を有していてもよい。むろん、第２バンプ１３１のサイズは、第１バンプ１２１のサイズよりも大きくてもよい。また、第２バンプ１３１のサイズは、第１バンプ１２１のサイズとほぼ等しくてもよい。
　このように、第２バンプ１３１の複数の第２ワイヤリセス部１３６および複数の第２ワイヤ隆起部１３７は、第２上電極５３（第２端子面５３ａ）の複数の第２隆起部５７および複数の第２リセス部５８に噛み合っている。これにより、第２上電極５３に対する第２バンプ１３１（第２ボンディングワイヤ１３０）の密着力が向上されている。
　電子部品１は、ゲートパッド電極５０に形成された第２パッド隆起部１３８を含む。第２パッド隆起部１３８は、ゲートパッド電極５０における第２ボンディングワイヤ１３０（第２バンプ１３１）の接合縁部に形成され、ゲートパッド電極５０一部が複数の第２リセス部５８よりも厚化した部分からなる。
　典型的には、第２パッド隆起部１３８は、複数の第２隆起部５７よりも厚化した部分からなる。第２パッド隆起部１３８は、平面視において第２バンプ１３１の縁部（接合縁部）に沿って環状に延びている。第２パッド隆起部１３８の少なくとも一部は、厚さ方向に第２バンプ１３１の周縁部に対向している。
　以上、電子モジュール１０１は、第２下電極５１、第２中間電極５２、第２上電極５３および第２ボンディングワイヤ１３０（ワイヤ）を含む。第２中間電極５２は、第２下電極５１と凹凸を形成するように第２下電極５１の上に配置されている。第２上電極５３は、凹凸を埋めて第２下電極５１および第２中間電極５２を被覆している。第２ボンディングワイヤ１３０は、第２上電極５３を挟んで第２下電極５１および第２中間電極５２に対向するように第２上電極５３に接合されている。
　この構成によれば、第２下電極５１と凹凸を形成する第２中間電極５２を利用して凹凸を有する第２上電極５３（第２端子面５３ａ）を形成できる。これにより、凹凸を有する第２上電極５３に対して第２ボンディングワイヤ１３０を接合させることができる。その結果、第２上電極５３に対する第２ボンディングワイヤ１３０の密着力を向上できる。よって、信頼性を向上できる電子モジュール１０１を提供できる。
　たとえば、第２ボンディングワイヤ１３０の接合時では、超音波振動が第２ボンディングワイヤ１３０に付与されながら第２ボンディングワイヤ１３０が第２上電極５３に圧着される。したがって、凹凸を有する第２上電極５３によれば、第２ボンディングワイヤ１３０に対する第２上電極５３の摩擦力を高めることができると同時に、第２上電極５３に対する第２ボンディングワイヤ１３０の接触面積を増加させることができる。また、第２ボンディングワイヤ１３０を第２上電極５３の凹凸に噛み合わせることができる。
　第２ボンディングワイヤ１３０は、第２中間電極５２に接触していないことが好ましい。この構成によれば、第２ボンディングワイヤ１３０の接合に起因する第２中間電極５２の剥離を抑制できる。第２上電極５３における第２ボンディングワイヤ１３０および第２中間電極５２の間の法線方向Ｚに沿う厚さ（第２上電極５３の接合後厚さ）は、第２中間電極５２の厚さよりも大きいことが好ましい。この構成によれば、第２ボンディングワイヤ１３０の接合時の応力に起因する第２中間電極５２の剥離を適切に抑制できる。
　第２上電極５３は、第２中間電極５２を被覆する第２隆起部５７、および、第２隆起部５７よりも第２下電極５１側に窪むように第２下電極５１を被覆する第２リセス部５８を有していることが好ましい。この場合、第２ボンディングワイヤ１３０は、第２隆起部５７に沿って第２上電極５３とは反対側に窪むように第２隆起部５７との接合部に形成された第２ワイヤリセス部１３６、および、第２リセス部５８に沿って第２上電極５３側に隆起するように第２リセス部５８との接合部に形成された第２ワイヤ隆起部１３７を有していることが好ましい。
　この構成によれば、第２ボンディングワイヤ１３０の第２ワイヤリセス部１３６および第２ワイヤ隆起部１３７を、第２上電極５３の第２隆起部５７および第２リセス部５８に噛み合わせることができる。これにより、第２上電極５３に対する第２ボンディングワイヤ１３０の密着力を適切に向上できる。その他、電子モジュール１０１は、電子部品１に対して述べられた種々の効果を享受されることができる。
　以下、前述の電子部品１に適用される種々の変形例が示される。図１４は、ソースパッド電極４０の変形例を示す拡大断面図である。図１４を参照して、ソースパッド電極４０は、複数の第１中間電極４２と共に１つの電極を形成するように複数の第１中間電極４２に接続された中間接続電極１４０を含んでいてもよい。中間接続電極１４０は、第１中間電極４２と同様、Ｗ（タングステン）系金属膜を含む。
　中間接続電極１４０は、第１下電極４１のうち複数の貫通孔３１外の領域に位置する部分を被覆している。つまり、中間接続電極１４０は、第１下電極４１を挟んで絶縁主面２６を被覆するように第１下電極４１の上に形成されている。複数の電極リセス部４４は、複数の第１中間電極４２および中間接続電極１４０によって区画されている。複数の電極リセス部４４の底部は、主面絶縁膜２５（絶縁主面２６）よりも上方に位置していてもよい。複数の電極リセス部４４の底部は、複数の貫通孔３１内に位置していてもよい。
　中間接続電極１４０は、第２下電極５１よりも厚いことが好ましい。中間接続電極１４０の厚さは、第１下電極４１を基準とする法線方向Ｚに沿う厚さである。中間接続電極１４０の厚さは、第２下電極５１の厚さの２倍以上１０倍以下であることが好ましい。中間接続電極１４０の厚さは、２００ｎｍ以上１０００ｎｍ以下であってもよい。中間接続電極１４０の厚さは、４００ｎｍ以上８００ｎｍ以下であることが好ましい。前述のゲートパッド電極５０の第２中間電極５２は、ソースパッド電極４０の中間接続電極１４０とほぼ等しい厚さを有していてもよい。
　図１５は、ゲートパッド電極５０の第１変形例を示す拡大断面図である。図１５を参照して、前述のパッド領域１０は、平面視において第１主面３の任意の角部に沿う領域に設けられていてもよい。この場合、ゲートパッド電極５０は、平面視において第１主面３の任意の角部に沿う領域に配置される。
　図１６は、ゲートパッド電極５０の第２変形例を示す拡大断面図である。図１６を参照して、前述のパッド領域１０は、平面視において第１主面３の中央部に設けられていてもよい。この場合、ゲートパッド電極５０は、平面視において第１主面３の中央部に沿う領域に配置される。
　少なくとも１つ（この形態では複数）のゲート配線電極６０は、平面視においてゲートパッド電極５０から第１主面３の周縁部に向けて引き出される。ゲート配線電極６０の個数および引き出し方向は任意である。少なくとも２つのゲート配線電極６０が第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に引き出されていることが好ましい。
　以上、実施形態が説明されたが、実施形態はさらに他の形態で実施可能である。たとえば、前述の実施形態において、第２トレンチ構造１８を有さないトランジスタＴｒが採用されてもよい。また、前述の実施形態において、トレンチゲート型のトランジスタＴｒに代えてプレーナゲート型のトランジスタＴｒが形成されていてもよい。
　また、前述の実施形態において、主面絶縁膜２５側からこの順に積層された第２下電極５１、第２中間電極５２および第２上電極５３を含む積層構造を有するゲート配線電極６０が採用されてもよい。
　また、前述の実施形態において、第１上電極４３を被覆する第１めっき膜を含むソースパッド電極４０が採用されてもよい。この場合、第１めっき膜は、第１上電極４３の複数の第１隆起部４７および複数の第１隆起部４７に倣って膜状に形成される。第１めっき膜は、Ｎｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜のうちの少なくとも１つを含んでいてもよい。第１めっき膜は、第１上電極４３側からこの順に積層されたＮｉめっき膜およびＡｕめっき膜を含む積層構造を有していてもよい。第１めっき膜は、Ｎｉめっき膜およびＡｕめっき膜の間に介在されたＰｄめっき膜を含んでいてもよい。
　また、前述の実施形態において、第２上電極５３を被覆する第２めっき膜を含むゲートパッド電極５０が採用されてもよい。この場合、第２めっき膜は、第２上電極５３の複数の第２隆起部５７および複数の第２隆起部５７に倣って膜状に形成される。第２めっき膜は、Ｎｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜のうちの少なくとも１つを含んでいてもよい。第２めっき膜は、第２上電極５３側からこの順に積層されたＮｉめっき膜およびＡｕめっき膜を含む積層構造を有していてもよい。第２めっき膜は、Ｎｉめっき膜およびＡｕめっき膜の間に介在されたＰｄめっき膜を含んでいてもよい。
　前述の実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が示された。しかし、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　前述の実施形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合の具体的な構成は、前述の説明において、「ソース」を「エミッタ」に置き換え、「ドレイン」を「コレクタ」に置き換えることによって得られる。この場合、ｎ型の第１半導体領域６はｎ型の半導体基板からなり、ｐ型の第２半導体領域７はイオン注入法によって第２主面４の表層部に形成されたｐ型の不純物領域であってもよい。
　以下、この明細書および添付図面から抽出される特徴例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「電子部品」は、必要に応じて「半導体装置」または「ＳｉＣ半導体装置」に置き換えられてもよい。また、以下の項目に係る「電子モジュール」は、必要に応じて「半導体モジュール」または「半導体パッケージ」に置き換えられてもよい。
　［Ａ１］下電極（５１）と、前記下電極（５１）と凹凸（５４）を形成するように前記下電極（５１）の上に配置された中間電極（５２）と、前記中間電極（５２）を被覆する部分に形成された隆起部（５７）、および、前記隆起部（５７）よりも前記下電極（５１）側に窪むように前記下電極（５１）を被覆する部分に形成されたリセス部（５８）を有する上電極（５３）と、を含む、電子部品（１）。
　［Ａ２］前記中間電極（５２）は、前記下電極（５１）よりも厚く、前記上電極（５３）は、前記中間電極（５２）よりも厚い、Ａ１に記載の電子部品（１）。
　［Ａ３］前記上電極（５３）は、前記中間電極（５２）よりも２倍以上厚い、Ａ２に記載の電子部品（１）。
　［Ａ４］断面視において、複数の前記中間電極（５２）が前記下電極（５１）の上に配置されている、Ａ１～Ａ３のいずれか一つに記載の電子部品（１）。
　［Ａ５］絶縁主面（２６）を有する絶縁膜（２５）をさらに含み、前記下電極（５１）は、前記絶縁主面（２６）を被覆している、Ａ１～Ａ４のいずれか一つに記載の電子部品（１）。
　［Ａ６］前記絶縁膜（２５）に形成された複数の貫通孔（３１）を含む第１領域（３０）と、前記第１領域（３０）外において前記絶縁主面（２６）の平坦部を含む第２領域（３２）と、をさらに含み、前記下電極（５１）は、前記第２領域（３２）において前記絶縁主面（２６）の前記平坦部を被覆している、Ａ５に記載の電子部品（１）。
　［Ａ７］主面（３）を有するチップ（２）をさらに含み、前記絶縁膜（２５）は、前記チップ（２）を被覆している、Ａ５またはＡ６に記載の電子部品（１）。
　［Ａ８］前記主面（３）に設けられたデバイス領域（８）と、前記主面（３）において前記デバイス領域（８）外に設けられた非デバイス領域（９）と、前記デバイス領域（８）において前記主面（３）に形成された機能デバイス（Ｔｒ）と、をさらに含み、前記絶縁膜（２５）は、前記デバイス領域（８）および前記非デバイス領域（９）を被覆し、前記下電極（５１）は、前記絶縁膜（２５）を挟んで前記非デバイス領域（９）を被覆している、Ａ７に記載の電子部品（１）。
　［Ａ９］前記非デバイス領域（９）は、前記主面（３）の平坦部を含み、前記絶縁膜（２５）は、前記非デバイス領域（９）において前記主面（３）の前記平坦部を被覆し、前記下電極（５１）は、前記絶縁膜（２５）を挟んで前記主面（３）の前記平坦部を被覆している、Ａ８に記載の電子部品（１）。
　［Ａ１０］絶縁主面（２６）を有する絶縁膜（２５）と、前記絶縁膜（２５）に形成された複数の貫通孔（３１）を含む第１領域（３０）と、前記第１領域（３０）外において前記絶縁主面（２６）の平坦部を含む第２領域（３２）と、前記第１領域（３０）において前記絶縁主面（２６）および複数の前記貫通孔（３１）を膜状に被覆する第１下電極（４１）、前記第１下電極（４１）を挟んで複数の前記貫通孔（３１）内に配置された複数の第１中間電極（４２）、ならびに、前記第１下電極（４１）および複数の前記第１中間電極（４２）を被覆する第１上電極（４３）を有する第１端子電極（４０）と、前記第２領域（３２）において前記絶縁主面（２６）を膜状に被覆する第２下電極（５１）、前記第２下電極（５１）と凹凸（５４）を形成するように前記第２下電極（５１）の上に配置された第２中間電極（５２）、ならびに、前記第２下電極（５１）および前記第２中間電極（５２）を被覆する第２上電極（５３）を有する第２端子電極（５０）と、を含む、電子部品（１）。
　［Ａ１１］前記第１上電極（４３）は、前記第１下電極（４１）を被覆する部分に形成された第１隆起部（４７）、および、前記第１隆起部（４７）よりも複数の前記第１中間電極（４２）側に窪むように複数の前記第１中間電極（４２）を被覆する部分に形成された複数の第１リセス部（４８）を有し、前記第２上電極（５３）は、前記第２中間電極（５２）を被覆する部分に形成された第２隆起部（５７）、および、前記第２隆起部（５７）よりも前記第２下電極（５１）側に窪むように前記第２下電極（５１）を被覆する部分に形成された第２リセス部（５８）を有している、Ａ１０に記載の電子部品（１）。
　［Ａ１２］前記第２端子電極（５０）は、断面視において前記第２下電極（５１）の上に配置された複数の前記第２中間電極（５２）を含む、Ａ１０またはＡ１１に記載の電子部品（１）。
　［Ａ１３］前記第２中間電極（５２）は、前記第２下電極（５１）よりも厚く、前記第２上電極（５３）は、前記第２中間電極（５２）よりも厚い、Ａ１０～Ａ１２のいずれか一つに記載の電子部品（１）。
　［Ａ１４］前記第２上電極（５３）は、前記第２中間電極（５２）よりも２倍以上厚い、Ａ１３に記載の電子部品（１）。
　［Ａ１５］前記第２下電極（５１）は、前記第１下電極（４１）と同一の電極材料を含み、前記第２中間電極（５２）は、前記第１中間電極（４２）と同一の電極材料を含み、前記第２上電極（５３）は、前記第１上電極（４３）と同一の電極材料を含む、Ａ１０～Ａ１４のいずれか一つに記載の電子部品（１）。
　［Ａ１６］主面（３）を有するチップ（２）をさらに含み、前記絶縁膜（２５）は、前記チップ（２）を被覆している、Ａ１０～Ａ１５のいずれか一つに記載の電子部品（１）。
　［Ａ１７］前記チップ（２）に設けられたデバイス領域（８）と、前記チップ（２）において前記デバイス領域（８）外に設けられた非デバイス領域（９）と、前記デバイス領域（８）において前記チップ（２）に形成された機能デバイス（Ｔｒ）と、をさらに含み、前記絶縁膜（２５）は、前記デバイス領域（８）および前記非デバイス領域（９）を被覆し、前記第１領域（３０）は、前記絶縁膜（２５）のうち前記デバイス領域（８）を被覆する部分に形成され、前記第２領域（３２）は、前記絶縁膜（２５）のうち前記非デバイス領域（９）を被覆する部分に形成されている、Ａ１６に記載の電子部品（１）。
　［Ａ１８］下電極（５１）と、前記下電極（５１）と凹凸（５４）を形成するように前記下電極（５１）の上に配置された中間電極（５２）と、前記凹凸（５４）を埋めて前記下電極（５１）および前記中間電極（５２）を被覆する上電極（５３）と、前記上電極（５３）を挟んで前記下電極（５１）および前記中間電極（５２）に対向するように前記上電極（５３）に接合されたワイヤ（１３０）と、を含む、電子モジュール（１０１）。
　［Ａ１９］前記ワイヤ（１３０）は、前記中間電極（５２）に接触していない、Ａ１８に記載の電子モジュール（１０１）。
　［Ａ２０］前記上電極（５３）は、前記中間電極（５２）を被覆する部分に形成された隆起部（５７）、および、前記隆起部（５７）よりも前記下電極（５１）側に窪むように前記下電極（５１）を被覆する部分に形成されたリセス部（５８）を有し、前記ワイヤ（１３０）は、前記隆起部（５７）に沿って前記上電極（５３）とは反対側に窪むように前記隆起部（５７）との接合部に形成されたワイヤリセス部（１３６）、および、前記リセス部（５８）に沿って前記上電極（５３）側に隆起するように前記リセス部（５８）との接合部に形成されたワイヤ隆起部（１３７）を有している、Ａ１８またはＡ１９に記載の電子モジュール（１０１）。
　［Ｂ１］絶縁主面（２６）を有する絶縁膜（２５）と、凹凸（４７、４８）が形成された第１端子面（４３ａ）を有し、前記絶縁主面（２６）の上に配置された第１端子電極（４０）と、凹凸（５７、５８）が形成された第２端子面（５３ａ）を有し、前記第１端子電極（４０）から間隔を空けて前記絶縁主面（２６）の上に配置された第２端子電極（５０）と、を含む、電子部品（１）。
　［Ｂ２］前記絶縁膜（２５）に形成された複数の貫通孔（３１）を含む第１領域（３０）と、前記第１領域（３０）外において前記絶縁主面（２６）の平坦部を含む第２領域（３２）と、をさらに含み、前記第１端子電極（４０）は、前記第１領域（３０）において前記絶縁主面（２６）の上に配置され、前記第２端子電極（５０）は、前記第２領域（３２）において前記絶縁主面（２６）の上に配置されている、Ｂ１に記載の電子部品（１）。
　［Ｂ３］前記第１端子電極（４０）は、前記第１領域（３０）において前記絶縁主面（２６）および複数の前記貫通孔（３１）を膜状に被覆する第１下電極（４１）、前記第１下電極（４１）を挟んで複数の前記貫通孔（３１）内に配置された複数の第１中間電極（４２）、ならびに、前記第１下電極（４１）および複数の前記第１中間電極（４２）を被覆する第１上電極（４３）を有し、前記第２端子電極（５０）は、前記第２領域（３２）において前記絶縁主面（２６）を膜状に被覆する第２下電極（５１）、前記第２下電極（５１）と凹凸（５４）を形成するように前記第２下電極（５１）の上に配置された第２中間電極（５２）、ならびに、前記第２下電極（５１）および前記第２中間電極（５２）を被覆する第２上電極（５３）を有している、Ｂ２に記載の電子部品（１）。
　［Ｂ４］前記第１端子電極（４０）は、ソース端子電極（４０）であり、前記第２端子電極（５０）は、ゲート端子電極（５０）である、Ｂ１～Ｂ３のいずれか一つに記載の電子部品（１）。
　［Ｂ５］前記第１端子電極（４０）は、エミッタ端子電極（４０）であり、前記第２端子電極（５０）は、ゲート端子電極（５０）である、Ｂ１～Ｂ３のいずれか一つに記載の電子部品（１）。
　［Ｂ６］前記第２端子電極（５０）は、前記第１端子電極（４０）の平面積未満の平面積を有している、Ｂ１～Ｂ５のいずれか一つに記載の電子部品（１）。
　［Ｃ１］凹凸（４７、４８）が形成された第１端子面（４３ａ）を有するソース端子電極（４０）と、凹凸（５７、５８）が形成された第２端子面（５３ａ）を有するゲート端子電極（５０）と、を含む、半導体装置（１）。
　［Ｃ２］前記ゲート端子電極（５０）は、前記ソース端子電極（４０）の平面積未満の平面積を有している、Ｃ１に記載の半導体装置（１）。
　［Ｃ３］前記第１端子面（４３ａ）は、断面視において第１隆起部（４７）および第１リセス部（４８）によって形成された前記凹凸（４７、４８）を含み、前記第２端子面（５３ａ）は、断面視において第２隆起部（５７）および第２リセス部（５８）によって形成された前記凹凸（５７、５８）を含む、Ｃ１またはＣ２に記載の半導体装置（１）。
　［Ｃ４］前記第１隆起部（４７）は、断面視において第１頂部を有し、前記第２隆起部（５７）は、断面視において前記第１隆起部（４７）の前記第１頂部よりも上方に位置する第２頂部を有している、Ｃ３に記載の半導体装置（１）。
　［Ｃ５］前記第１リセス部（４８）は、断面視において第１底部を有し、前記第２リセス部（５８）は、断面視において前記第１リセス部（４８）の前記第１底部よりも上方に位置する第２底部を有している、Ｃ３またはＣ４に記載の半導体装置（１）。
　［Ｃ６］前記ソース端子電極（４０）は、前記凹凸（４７、４８）が形成された前記第１端子面（４３ａ）を有する第１Ａｌ系金属膜（４３）を含み、前記ゲート端子電極（５０）は、前記凹凸（５７、５８）が形成された前記第２端子面（５３ａ）を有する第２Ａｌ系金属膜（５３）を含む、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置（１）。
　［Ｃ７］前記ソース端子電極（４０）は、第１Ｔｉ系金属膜（４１）、前記第１Ｔｉ系金属膜（４１）を被覆する第１Ｗ系金属膜（４２）、ならびに、前記第１Ｔｉ系金属膜（４１）および前記第１Ｗ系金属膜（４２）を被覆する前記第１Ａｌ系金属膜（４３）を含み、前記ゲート端子電極（５０）は、第２Ｔｉ系金属膜（５１）、前記第２Ｔｉ系金属膜（５１）を被覆する第２Ｗ系金属膜（５２）、ならびに、前記第２Ｔｉ系金属膜（５１）および前記第２Ｗ系金属膜（５２）を被覆する前記第２Ａｌ系金属膜（５３）を含む、Ｃ６に記載の半導体装置（１）。
　上記［Ｃ１］～［Ｃ７］に係るソース端子電極（４０）は、エミッタ端子電極（４０）に置き換えられてもよい。以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１　　　電子部品
２　　　チップ
３　　　第１主面
８　　　デバイス領域
９　　　非デバイス領域
２５　　主面絶縁膜
２６　　絶縁主面
３０　　第１領域
３１　　貫通孔
３２　　第２領域
４０　　ソースパッド電極（第１端子電極）
４１　　第１下電極
４２　　第１中間電極
４３　　第１上電極
４３ａ　第１端子面
４７　　第１隆起部
４８　　第１リセス部
５０　　ゲートパッド電極（第２端子電極）
５１　　第２下電極
５２　　第２中間電極
５３　　第２上電極
５３ａ　第２端子面
５４　　凹凸構造
５７　　第２隆起部
５８　　第２リセス部
１０１　電子モジュール
１３０　第２ボンディングワイヤ（ワイヤ）
１３６　第２ワイヤリセス部
１３７　第２ワイヤ隆起部
Ｔｒ　　トランジスタ（機能デバイス）

Claims (20)

  1. 　下電極と、
    　前記下電極と凹凸を形成するように前記下電極の上に配置された中間電極と、
    　前記中間電極を被覆する部分に形成された隆起部、および、前記隆起部よりも前記下電極側に窪むように前記下電極を被覆する部分に形成されたリセス部を有する上電極と、を含む、電子部品。
  2. 　前記中間電極は、前記下電極よりも厚く、
    　前記上電極は、前記中間電極よりも厚い、請求項１に記載の電子部品。
  3. 　前記上電極は、前記中間電極よりも２倍以上厚い、請求項２に記載の電子部品。
  4. 　断面視において、複数の前記中間電極が前記下電極の上に配置されている、請求項１～３のいずれか一項に記載の電子部品。
  5. 　絶縁主面を有する絶縁膜をさらに含み、
    　前記下電極は、前記絶縁主面を被覆している、請求項１～４のいずれか一項に記載の電子部品。
  6. 　前記絶縁膜に形成された複数の貫通孔を含む第１領域と、
    　前記第１領域外において前記絶縁主面の平坦部を含む第２領域と、をさらに含み、
    　前記下電極は、前記第２領域において前記絶縁主面の前記平坦部を被覆している、請求項５に記載の電子部品。
  7. 　主面を有するチップをさらに含み、
    　前記絶縁膜は、前記チップを被覆している、請求項５または６に記載の電子部品。
  8. 　前記主面に設けられたデバイス領域と、
    　前記主面において前記デバイス領域外に設けられた非デバイス領域と、
    　前記デバイス領域において前記主面に形成された機能デバイスと、をさらに含み、
    　前記絶縁膜は、前記デバイス領域および前記非デバイス領域を被覆し、
    　前記下電極は、前記絶縁膜を挟んで前記非デバイス領域を被覆している、請求項７に記載の電子部品。
  9. 　前記非デバイス領域は、前記主面の平坦部を含み、
    　前記絶縁膜は、前記非デバイス領域において前記主面の前記平坦部を被覆し、
    　前記下電極は、前記絶縁膜を挟んで前記主面の前記平坦部を被覆している、請求項８に記載の電子部品。
  10. 　絶縁主面を有する絶縁膜と、
    　前記絶縁膜に形成された複数の貫通孔を含む第１領域と、
    　前記第１領域外において前記絶縁主面の平坦部を含む第２領域と、
    　前記第１領域において前記絶縁主面および複数の前記貫通孔を膜状に被覆する第１下電極、前記第１下電極を挟んで複数の前記貫通孔内に配置された複数の第１中間電極、ならびに、前記第１下電極および複数の前記第１中間電極を被覆する第１上電極を有する第１端子電極と、
    　前記第２領域において前記絶縁主面を膜状に被覆する第２下電極、前記第２下電極と凹凸を形成するように前記第２下電極の上に配置された第２中間電極、ならびに、前記第２下電極および前記第２中間電極を被覆する第２上電極を有する第２端子電極と、を含む、電子部品。
  11. 　前記第１上電極は、前記第１下電極を被覆する部分に形成された第１隆起部、および、前記第１隆起部よりも複数の前記第１中間電極側に窪むように複数の前記第１中間電極を被覆する部分に形成された複数の第１リセス部を有し、
    　前記第２上電極は、前記第２中間電極を被覆する部分に形成された第２隆起部、および、前記第２隆起部よりも前記第２下電極側に窪むように前記第２下電極を被覆する部分に形成された第２リセス部を有している、請求項１０に記載の電子部品。
  12. 　前記第２端子電極は、断面視において前記第２下電極の上に配置された複数の前記第２中間電極を含む、請求項１０または１１に記載の電子部品。
  13. 　前記第２中間電極は、前記第２下電極よりも厚く、
    　前記第２上電極は、前記第２中間電極よりも厚い、請求項１０～１２のいずれか一項に記載の電子部品。
  14. 　前記第２上電極は、前記第２中間電極よりも２倍以上厚い、請求項１３に記載の電子部品。
  15. 　前記第２下電極は、前記第１下電極と同一の電極材料を含み、
    　前記第２中間電極は、前記第１中間電極と同一の電極材料を含み、
    　前記第２上電極は、前記第１上電極と同一の電極材料を含む、請求項１０～１４のいずれか一項に記載の電子部品。
  16. 　主面を有するチップをさらに含み、
    　前記絶縁膜は、前記チップを被覆している、請求項１０～１５のいずれか一項に記載の電子部品。
  17. 　前記チップに設けられたデバイス領域と、
    　前記チップにおいて前記デバイス領域外に設けられた非デバイス領域と、
    　前記デバイス領域において前記チップに形成された機能デバイスと、をさらに含み、
    　前記絶縁膜は、前記デバイス領域および前記非デバイス領域を被覆し、
    　前記第１領域は、前記絶縁膜のうち前記デバイス領域を被覆する部分に形成され、
    　前記第２領域は、前記絶縁膜のうち前記非デバイス領域を被覆する部分に形成されている、請求項１６に記載の電子部品。
  18. 　下電極と、
    　前記下電極と凹凸を形成するように前記下電極の上に配置された中間電極と、
    　前記凹凸を埋めて前記下電極および前記中間電極を被覆する上電極と、
    　前記上電極を挟んで前記下電極および前記中間電極に対向するように前記上電極に接合されたワイヤと、を含む、電子モジュール。
  19. 　前記ワイヤは、前記中間電極に接触していない、請求項１８に記載の電子モジュール。
  20. 　前記上電極は、前記中間電極を被覆する部分に形成された隆起部、および、前記隆起部よりも前記下電極側に窪むように前記下電極を被覆する部分に形成されたリセス部を有し、
    　前記ワイヤは、前記隆起部に沿って前記上電極とは反対側に窪むように前記隆起部との接合部に形成されたワイヤリセス部、および、前記リセス部に沿って前記上電極側に隆起するように前記リセス部との接合部に形成されたワイヤ隆起部を有している、請求項１８または１９に記載の電子モジュール。
PCT/JP2023/020083 2022-07-15 2023-05-30 電子部品および電子モジュール WO2024014149A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022114361 2022-07-15
JP2022-114361 2022-07-15

Publications (1)

Publication Number Publication Date
WO2024014149A1 true WO2024014149A1 (ja) 2024-01-18

Family

ID=89536586

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/020083 WO2024014149A1 (ja) 2022-07-15 2023-05-30 電子部品および電子モジュール

Country Status (1)

Country Link
WO (1) WO2024014149A1 (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114525A (ja) * 1998-08-03 2000-04-21 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004158833A (ja) * 2002-10-15 2004-06-03 Denso Corp 半導体装置
JP2005051091A (ja) * 2003-07-30 2005-02-24 Nec Kansai Ltd 縦型電界効果トランジスタ及びその製造方法
JP2005347300A (ja) * 2004-05-31 2005-12-15 Denso Corp 半導体装置
WO2010092691A1 (ja) * 2009-02-16 2010-08-19 トヨタ自動車株式会社 半導体装置
JP2010541288A (ja) * 2007-10-04 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 集積ショットキーを有する高密度ｆｅｔ
JP2013183049A (ja) * 2012-03-02 2013-09-12 Toyota Motor Corp 半導体装置
JP2017076741A (ja) * 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置およびその製造方法
JP2017079239A (ja) * 2015-10-19 2017-04-27 トヨタ自動車株式会社 半導体装置とその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114525A (ja) * 1998-08-03 2000-04-21 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004158833A (ja) * 2002-10-15 2004-06-03 Denso Corp 半導体装置
JP2005051091A (ja) * 2003-07-30 2005-02-24 Nec Kansai Ltd 縦型電界効果トランジスタ及びその製造方法
JP2005347300A (ja) * 2004-05-31 2005-12-15 Denso Corp 半導体装置
JP2010541288A (ja) * 2007-10-04 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 集積ショットキーを有する高密度ｆｅｔ
WO2010092691A1 (ja) * 2009-02-16 2010-08-19 トヨタ自動車株式会社 半導体装置
JP2013183049A (ja) * 2012-03-02 2013-09-12 Toyota Motor Corp 半導体装置
JP2017076741A (ja) * 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置およびその製造方法
JP2017079239A (ja) * 2015-10-19 2017-04-27 トヨタ自動車株式会社 半導体装置とその製造方法

Similar Documents

Publication Publication Date Title
US10312171B2 (en) Semiconductor device
US9425181B2 (en) Method of hybrid packaging a lead frame based multi-chip semiconductor device with multiple interconnecting structures
US8981539B2 (en) Packaged power semiconductor with interconnection of dies and metal clips on lead frame
JP4916745B2 (ja) 半導体装置の製造方法
JP2005020004A (ja) 複数のフリップチップを有するマルチチップパッケージ及びその製造方法
US20040016949A1 (en) Semiconductor device and fabrication method thereof
JP7319808B2 (ja) 半導体装置および半導体パッケージ
TWI285422B (en) Chip structure and stacked chip package structure
US8587135B2 (en) Semiconductor device having electrode/film opening edge spacing smaller than bonding pad/electrode edge spacing
KR20100059061A (ko) 본드 핑거를 갖는 인쇄회로기판 및 반도체 패키지
WO2024014149A1 (ja) 電子部品および電子モジュール
KR20120126364A (ko) 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지
KR20070008438A (ko) 반도체 장치
JP2005347623A (ja) 半導体装置の製造方法
CN110473851A (zh) 具有应力减轻结构的半导体器件
TW202211391A (zh) 封裝結構
JP3510797B2 (ja) トランジスタの電極構造
JP3845033B2 (ja) 半導体パッケージ及びその製造方法
JP7339000B2 (ja) 半導体装置および半導体パッケージ
TWI473243B (zh) 多晶片堆疊封裝結構及其製程
JPH11126790A (ja) 半導体装置
JP7319075B2 (ja) 半導体装置および半導体パッケージ
JP5254398B2 (ja) 半導体装置
WO2023026984A1 (ja) 電子部品
JP5431406B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23839326

Country of ref document: EP

Kind code of ref document: A1