JP3510797B2 - トランジスタの電極構造 - Google Patents
トランジスタの電極構造Info
- Publication number
- JP3510797B2 JP3510797B2 JP20988398A JP20988398A JP3510797B2 JP 3510797 B2 JP3510797 B2 JP 3510797B2 JP 20988398 A JP20988398 A JP 20988398A JP 20988398 A JP20988398 A JP 20988398A JP 3510797 B2 JP3510797 B2 JP 3510797B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- electrode
- emitter
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタの電
極構造に関するものである。就中、エミッタ周辺長を長
くして飽和電圧の低減を具現化したトランジスタに於い
て一つは、エミッタ領域の中に複数の島状のベース領域
が半導体基板の主面にまで配置された形状を有する構造
のトランジスタであって、夫々のベース領域、エミッタ
領域を取り出すための電極構造は２層構造で且つボンデ
ィングパッドを平面平板状に構成するトランジスタの電
極構造に関するものである。 【０００２】 【従来の技術】従来の、バイポーラトランジスタに於い
ては、飽和電圧の低下、破壊電圧の向上を図るため種々
の改善が成されている。それは、ベース領域内に於ける
エミッタ領域の形状とベース電極、エミッタ電極を取り
出す構造の改善に要約される。従来の構造について図４
乃び図５で島状に分割されたベース領域を持つトランジ
スタを説明し、図６で、「Ｅ型」あるいは「王型」、
「櫛形」エミッタ領域を持つトランジスタを説明する。 【０００３】図４の（Ａ）（Ｂ）は、島状に分割された
ベース領域を有する従来のバイポーラトランジスタを説
明するための平面図（Ａ）とＡ−Ａ‘断面図（Ｂ）であ
る。図４は、ベース領域及びエミッタ領域を設けた後
に、基板表面を覆っていた酸化膜に穿孔して第１層のベ
ース電極エミッタ電極を配置した図である。コレクタと
して働く半導体基板１に設けられたベース領域２、及び
エミッタ領域３を設けてトランジスタを構成する。この
時エミッタ領域３の形成時に市松模様状のパターンによ
って選択拡散を行えば、島状に分割されたベース領域２
を得る。図からも明確な通り、島状に分割されたベース
領域とは、島状に独立分離していることを示すものでは
なくエミッタ領域の表面から見た場合に分割しているか
のように見えるだけであり、エミッタ領域の周辺長を長
くするため前記した通り市松模様状にベース領域が島状
に分割されて半導体基板表面に現れる構造である。図４
（Ａ）では、島状に分割されたベース領域２は、半導体
基板表面に４列５行で配置されたことを示す。島状に分
割されたベース領域とその周辺のエミッタ領域３で形成
されるトランジスタを以後「セル」と呼ぶ。ベース領域
２、エミッタ領域３の表面を覆っている酸化膜６を穿孔
して各領域から電気的接続を取り第１層ベース電極４、
第１層エミッタ電極５を設ける。 【０００４】図４（Ａ）で、最も左で最も上に位置する
島状に分割されたベース領域２を原点と定義し１列３行
から１列５行までの３個のセルのベース領域２は後に形
成される第２層エミッタ電極を載せるため予め接続され
て第１層ベース電極４を形成している。又、３列と４列
との島状に分割されたベース領域で区画されるエミッタ
領域５の１―２行目に対応する部分と、４列の外側（右
側）のエミッタ領域５に設けられるはずの第１層エミッ
タ電極が省略されている。これは、後に形成される第２
層ベース電極を載せるために省略しているのである。 【０００５】図５は図４で説明した島状に分割されたベ
ース領域を有する従来のバイポーラトランジスタであっ
て、図４の上部の電極の配列を説明するための平面図
（Ａ）とＢ−Ｂ’断面図Ｂである。図示した通り、層間
絶縁膜７、第１層エミッタ電極５、第１層ベース電極４
と電気的接続を得るためのスルーホールとエミッタビア
メタル層８及びベースビアメタル層９、更に層間絶縁膜
７上に第２層ベース電極１０、第２層エミッタ電極１１
を設けてベース電極１２、エミッタ電極１３が構成され
る。 【０００６】図６は櫛形トランジスタを説明するための
平面図である。エミッタ周辺長を長く取るために半導体
基板に設けられたベース領域２とエミッタ領域３が設け
られ、エミッタ領域３は、「Ｅ型」或いは「王型」「櫛
形」などに形成される。夫々の領域の電気的接続された
ベース電極４及びエミッタ電極５が設けられる。この場
合は、ベース領域２、エミッタ領域３の上のみでは外部
端子を接続できないので一般的には、接合を超えてボン
ディングパッドが設けられる。この場合は、ベース領域
２とエミッタ領域３外に、ボンディングパッドを設ける
のでこの分だけ定性的には、半導体基板を大きくしなけ
ればならないが、層間絶縁膜を使わないことから、工数
が少なく、一応の支持を得ていた。 【０００７】従来の技術の領域では、前記した図４、図
５で説明した通り、必ず複数に分岐されたベース電極と
エミッタ電極との間には適切な離間距離（Ｍ―Ｍ間距
離）を置くことが必要であるし、又、ベース電極とエミ
ッタ電極は窒化膜に対して重畳距離（オーバーラップ距
離）を設ける必要があった。この重畳距離は、第１層ベ
ースエミッタ電極に設けられたそれよりも大きくするの
が通常である。その理由は、少なくとも熱処理によって
設けられた酸化膜よりもＣＶＤによって厚く設けられた
窒化膜の方が凹凸が激しいからである。 【０００８】図５で示す例では、島状に分割されたベー
ス領域の大きさを一辺が４０μmとし電極相互の離間距
離を１０μmとして前記した通り島状に分割されたベー
ス領域が４列５行に配列されたとすれば、行の方向には
最大８０μm小さくできる可能性がある。縦方向も同じ
事であるので５行分として最大１００μm小さくできる
可能性がある。これは、島状に分割されたベース領域を
更に最大値として２列２行分だけ増加できるか又は、そ
の分だけ小さなチップサイズで同じ事が出来ることを示
す。 【０００９】更には、離間距離だけでなく層間絶縁膜に
対してベース電極、エミッタ電極は重畳距離（オーバー
ラップ）を設けて配列される。この必要な重畳距離を例
えば、１０μmとすれば上記した条件では、横方向が更
に８０μm縦方向が更に１００μm小さくできる可能性が
ある。これを総合すれば、横方向に１６０μm及び縦方
向に２００μmと４０％以上のシュリンクが出来る。 【００１０】上記離間距離と重畳距離については、逆説
的記載方法を採れば、例示したトランジスタの場合はシ
ュリンク出来るとした分だけ、パターンルールが緩やか
になっており、ひいてはチップサイズと歩留の関係によ
って決まる歩留を悪くしているのである。 【００１１】 【発明が解決しようとする課題】本発明は、バイポーラ
トランジスタに関し、特に島状に分割されたベース領域
を有するトランジスタに於ける、前項で述べたベース電
極、エミッタ電極の形状を最適化してセルを小さくして
チップサイズを小ならしめる事を可能とするか、又はセ
ルが小さくなった分だけチップサイズを変えずに多くの
セルを組み込んで性能を高める具体的構造を提案するも
のである。又、２層配線を適用して外部接続を行うボン
ディングパッド部をチップ上に配置し、しかも、そのパ
ッド部の層間絶縁膜の厚さは他の電極部より厚く構成す
るので、リード オン チップの構造を具体化できる。 【００１２】 【課題を解決するための手段】本発明は、コレクタ領
域、ベース領域およびエミッタ領域を備え、前記エミッ
タ領域を前記ベース領域のほぼ全面に配置され且つ前記
べ一ス領域は前記エミッタ領域に囲まれるように行列状
に分割されて半導体基板表面に表出するトランジスタに
おいて、前記所定の行の分割された前記ベース領域に各
々接続された第１層ベース電極と残る行の分割された前
記ベース領域に列方向に連結されて接続された第１層ベ
ース電極と、前記ベース領域に列方向に連結されて接続
された第１層ベース電極の部分を除き前記エミッタ領域
に接続された第１層エミッタ電極と、層間絶縁膜上に設
けられた平板状の第２層ベース電極及び第２層エミッタ
電極とを備え、前記第２層ベース電極は前記所定の行の
分割された前記ベース領域上の前記第１層ベース電極と
ベースビアメタル層で接続され、前記ベース領域に列方
向に連結されて接続された第１層ベース電極とは前記第
２層ベース電極との重畳する部分に設けたベースビアメ
タル層で接続され、前記第２層エミッタ電極は前記第１
層エミッタ電極上のエミッタビアメタル層で接続され、
前記第２層ベース電極と前記第２層エミッタ電極は必要
な離間距離だけ離間されて前記半導体基板上の層間絶縁
膜上に配置されていることを特徴とするトランジスタの
電極構造である。 【００１３】即ち本発明は、島状に分割されたベース領
域を有するトランジスタチップ上に、２層配線のための
層間絶縁膜を設け、その層間絶縁膜の下には第１層ベー
ス電極第１層エミッタ電極を配置し、更には層間絶縁膜
の上には平板状にボンディングパッド部の用に供する第
２層ベース電極及び第２層エミッタ電極を設けることを
特徴とする。 【００１４】 【発明の実施の形態】本発明の実施の形態の一つを、図
１から図３を使用して説明する。夫々の図の（Ａ）は平
面図、（Ｂ）は（Ａ）の平面図に指定された位置の断面
図であり、いずれも島状に分割されたベース領域を有す
るトランジスタを示している。図１はベース領域及びエ
ミッタ領域が形成された図、図２は第１層ベース電極及
び第１層エミッタ電極が形成された図、図３は図２から
層間絶縁膜と第１層とをつなぐビアメタル層と最終のエ
ミッタ電極、ベース電極を示す図である。 【００１５】以下に、本発明の実施の一形態をその製造
順序を示すことによってその構造を詳細に説明する。図
１に示す通り、半導体基板１をコレクタ領域としてベー
ス領域２、エミッタ領域３を設けると共に半導体基板表
面を酸化して酸化膜４を設ける。ここで本発明の一つの
特徴である島状に分割されたベース領域を持つトランジ
スタを説明する。 【００１６】トランジスタに於いてエミッタ周辺長を長
くすることは、トランジスタの飽和電圧の低減と電流容
量の向上のために必要である。そのために、島状に分割
されたベース領域２を有するトランジスタにあっては、
エミッタ領域３を設ける際に、ベース領域２の内側に浅
く設けることは当然であるが、図１（Ａ）に示す通り４
列５行の島状に分割されたベース領域２が半導体基板１
に表出するように市松模様にマスキングされて拡散され
る。単にエミッタ領域３を矩形に作るよりは、図示する
如く配置すると４倍くらいの周辺長になる。従って、こ
の島状に分割されたベース領域２が表出する一つ当たり
の面積を如何に小さくして如何に多くするかがエミッタ
周辺長を決定するポイントとなる。 【００１７】次に図２で示されるように、酸化膜４に穿
孔してエミッタ領域３及びベース領域２から電気的接続
を取るために第１層ベース電極５及び第１層エミッタ電
極６を形成する。第１層ベース電極５は、第１行および
第２行の島状のベース領域２にはそれぞれ個別に設けら
れ、第３行から第５行の３行分が１列につき３個のセル
が合計１２個がそれぞれ各列で一体化されて設けられ
る。これは後で説明するが第２層エミッタ電極が層間絶
縁膜７上に平板状に設けられるので、第１層ベース電極
５で引き回しを行うためである。従って、その位置に対
応する第１層エミッタ電極６については、接触抵抗を少
しでも小ならしめんとして島状に分割されたベース領域
の周辺部を囲繞して全領域に配置されているが、上記し
た通り第１層ベース電極５の３行−５行のセルを結んで
形成された部分のみ第１層エミッタ電極６は省略されて
いる。 【００１８】本発明は、次の工程として図３に示す通り
先ず第１層ベース電極５及び第１層エミッタ電極６上に
シリコン窒化膜による層間絶縁膜７を設ける。この層間
絶縁膜７は３．２μm積層され必要な箇所にスルーホー
ルが設けられる。又、層間絶縁膜７は３．２μmと厚く
付着されるので２層に分割して設けることが出来る。２
層で構成される層間絶縁膜とすれば、スルーホールを設
けるに当たり２分割して、最初に小さく次いで大きく穿
孔すれば、緩やかなテーパーを持つスルーホールを容易
に得ることが出来る。従って、後にこのスルーホールを
埋めてベースビアメタル層８及びエミッタビアメタル層
９を得るときステップカバリッジの問題を解決する有力
なプロセスとなる。又層間絶縁膜７は、この時に厚い部
分と薄い部分とに成形される。即ち、後に金球を実際に
接続する予定の部分は、３．２μmとし、スルーホール
を設ける部分は２μmとした。 【００１９】実際には、ビアメタル層と同時に形成する
のであるが、夫々のビアメタル層８、９と接続した平面
状の第２層エミッタ電極１１と、同様に平面状の第２層
ベース電極１０が生成される。これによって、ベース電
極は、第１層ベース電極４と、この上に被着されたシリ
コン窒化膜による層間絶縁膜７に設けられたベースビア
メタル層８と、更に前記層間絶縁膜上の平面状の第２層
ベース電極１０とが電気的に一体化された構成となって
おり、同様にエミッタ電極は、第１層エミッタ電極６
と、この上に被着されたシリコン窒化膜による層間絶縁
膜７に設けられたエミッタビアメタル層９と、更に前記
層間絶縁膜上の平面状の第２層エミッタ電極１１とが電
気的に一体化した構成となっているのである。 【００２０】また、第２層ベース電極１０及び第２層エ
ミッタ電極１１は図３に示すように必要な離間距離を開
けて半導体基板１の層間絶縁膜７上にほぼベース領域を
覆うように矩形をした平板状に配置することができる。
従って、第１層ベース電極５及び第１層エミッタ電極５
との接続に必要な重畳距離は第２層ベース電極１０及び
第２層エミッタ電極１１が平板状に広がっているので考
慮する必要はない。更に、第３行から第５行の３行分が
１列につき３個のセルが合計１２個がそれぞれ各列で一
体化されて形成された第１層ベース電極４は第２層ベー
ス電極１０と重畳する部分に設けたベースビアメタル層
８で第２層ベース電極１０と接続されている。第１層ベ
ース電極４の上に層間絶縁膜７介して配置された第２層
エミッタ電極が重畳されている３行から５行の部分の第
１層ベース電極４は列ごとに一体化され３行目の第１層
ベース電極４で重畳する第２層ベース電極１０にベース
ビアメタル層８で接続されている。 【００２１】本発明の特徴の一つは、第２層ベース電極
１０及び第２層エミッタ電極１１が平板状であって櫛状
に分岐していないことである。平板状に配置されている
ことで図５で示したエミッタ電極とベース電極とで必須
の離間距離と、重畳距離を設ける必然性がない。即ち、
第２層エミッタ電極、第２層ベース電極は櫛状に配置さ
れておらず平板状という、境界が単純な形状をしている
ので夫々を電気的に接触しないための距離は、一本分だ
け、それが直線であれ、曲折していても、一本だけ設け
れば問題はないことを意味し、その離間距離の値さえ適
切に設計されれば目的を達成するのである。又、重畳距
離については最外端部の片側だけに設ければこれも目的
を達するのである。 【００２２】 【発明の効果】従来の技術の項目で、図５を用いて、第
２層ベース電極や第２層エミッタ電極が層間絶縁膜上で
櫛状に配列されている限り、これらを電気的に分離する
ためには離間距離を採ることが必須であることを示し
た。又トランジスタの信頼性を高めるため重畳距離も必
要であることを示した。しかもこの例に於いては行方向
では最大１６０μm、列方向では最大２００μmをシュリ
ンク出来る可能性があることを示した。本発明による実
施の一つの形態では、第２層ベース電極、第２層エミッ
タ電極は夫々が一体化した平板状であるのでこの例では
最大値に近い数字の離間距離、重畳距離の省略即ちシュ
リンクが出来たのである。これは、図３に示す通り、櫛
状に配置されていないので離間距離は本発明に於いて
は、一本だけしか必要でないことによるものである。 【００２３】また、本発明によるトランジスタの電極構
造にあっては、島状で行列状に分割したベース領域であ
っても第２層ベース電極と第２層エミッタ電極は必要な
離間距離だけ離間されて半導体基板上の層間絶縁膜上に
平板状に配置でき、エミッタ周辺長を大きくして且つチ
ップ面積も小さくできる。 【００２４】本発明によるトランジスタの電極構造にあ
っては、第２層ベース電極及び第２層エミッタ電極の面
積の一部をボンディングパッドとして使うので、基本的
に選択された部分のボンディングパッドに対応する部分
だけを厚くできる２段階分割手法によって設けているの
で、必要最低の窒化膜からのストレスに制限することが
出来る。ボンディング時の加圧による、電極への影響で
断線などが起こり安いが、パッドとして用いる部分は厚
くされているのでこれを防止できる。 【００２５】更に本発明によるトランジスタは、２層配
線であって最上部に第２層ベース電極と第２層エミッタ
電極が存在するので、ワイアーボンディングパッドとし
て用いられることは当然の事ながら、リボン状又はリー
ドフレームによるリードに直接接続しシールするＬＯＣ
（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造の適用に最適である。
極構造に関するものである。就中、エミッタ周辺長を長
くして飽和電圧の低減を具現化したトランジスタに於い
て一つは、エミッタ領域の中に複数の島状のベース領域
が半導体基板の主面にまで配置された形状を有する構造
のトランジスタであって、夫々のベース領域、エミッタ
領域を取り出すための電極構造は２層構造で且つボンデ
ィングパッドを平面平板状に構成するトランジスタの電
極構造に関するものである。 【０００２】 【従来の技術】従来の、バイポーラトランジスタに於い
ては、飽和電圧の低下、破壊電圧の向上を図るため種々
の改善が成されている。それは、ベース領域内に於ける
エミッタ領域の形状とベース電極、エミッタ電極を取り
出す構造の改善に要約される。従来の構造について図４
乃び図５で島状に分割されたベース領域を持つトランジ
スタを説明し、図６で、「Ｅ型」あるいは「王型」、
「櫛形」エミッタ領域を持つトランジスタを説明する。 【０００３】図４の（Ａ）（Ｂ）は、島状に分割された
ベース領域を有する従来のバイポーラトランジスタを説
明するための平面図（Ａ）とＡ−Ａ‘断面図（Ｂ）であ
る。図４は、ベース領域及びエミッタ領域を設けた後
に、基板表面を覆っていた酸化膜に穿孔して第１層のベ
ース電極エミッタ電極を配置した図である。コレクタと
して働く半導体基板１に設けられたベース領域２、及び
エミッタ領域３を設けてトランジスタを構成する。この
時エミッタ領域３の形成時に市松模様状のパターンによ
って選択拡散を行えば、島状に分割されたベース領域２
を得る。図からも明確な通り、島状に分割されたベース
領域とは、島状に独立分離していることを示すものでは
なくエミッタ領域の表面から見た場合に分割しているか
のように見えるだけであり、エミッタ領域の周辺長を長
くするため前記した通り市松模様状にベース領域が島状
に分割されて半導体基板表面に現れる構造である。図４
（Ａ）では、島状に分割されたベース領域２は、半導体
基板表面に４列５行で配置されたことを示す。島状に分
割されたベース領域とその周辺のエミッタ領域３で形成
されるトランジスタを以後「セル」と呼ぶ。ベース領域
２、エミッタ領域３の表面を覆っている酸化膜６を穿孔
して各領域から電気的接続を取り第１層ベース電極４、
第１層エミッタ電極５を設ける。 【０００４】図４（Ａ）で、最も左で最も上に位置する
島状に分割されたベース領域２を原点と定義し１列３行
から１列５行までの３個のセルのベース領域２は後に形
成される第２層エミッタ電極を載せるため予め接続され
て第１層ベース電極４を形成している。又、３列と４列
との島状に分割されたベース領域で区画されるエミッタ
領域５の１―２行目に対応する部分と、４列の外側（右
側）のエミッタ領域５に設けられるはずの第１層エミッ
タ電極が省略されている。これは、後に形成される第２
層ベース電極を載せるために省略しているのである。 【０００５】図５は図４で説明した島状に分割されたベ
ース領域を有する従来のバイポーラトランジスタであっ
て、図４の上部の電極の配列を説明するための平面図
（Ａ）とＢ−Ｂ’断面図Ｂである。図示した通り、層間
絶縁膜７、第１層エミッタ電極５、第１層ベース電極４
と電気的接続を得るためのスルーホールとエミッタビア
メタル層８及びベースビアメタル層９、更に層間絶縁膜
７上に第２層ベース電極１０、第２層エミッタ電極１１
を設けてベース電極１２、エミッタ電極１３が構成され
る。 【０００６】図６は櫛形トランジスタを説明するための
平面図である。エミッタ周辺長を長く取るために半導体
基板に設けられたベース領域２とエミッタ領域３が設け
られ、エミッタ領域３は、「Ｅ型」或いは「王型」「櫛
形」などに形成される。夫々の領域の電気的接続された
ベース電極４及びエミッタ電極５が設けられる。この場
合は、ベース領域２、エミッタ領域３の上のみでは外部
端子を接続できないので一般的には、接合を超えてボン
ディングパッドが設けられる。この場合は、ベース領域
２とエミッタ領域３外に、ボンディングパッドを設ける
のでこの分だけ定性的には、半導体基板を大きくしなけ
ればならないが、層間絶縁膜を使わないことから、工数
が少なく、一応の支持を得ていた。 【０００７】従来の技術の領域では、前記した図４、図
５で説明した通り、必ず複数に分岐されたベース電極と
エミッタ電極との間には適切な離間距離（Ｍ―Ｍ間距
離）を置くことが必要であるし、又、ベース電極とエミ
ッタ電極は窒化膜に対して重畳距離（オーバーラップ距
離）を設ける必要があった。この重畳距離は、第１層ベ
ースエミッタ電極に設けられたそれよりも大きくするの
が通常である。その理由は、少なくとも熱処理によって
設けられた酸化膜よりもＣＶＤによって厚く設けられた
窒化膜の方が凹凸が激しいからである。 【０００８】図５で示す例では、島状に分割されたベー
ス領域の大きさを一辺が４０μmとし電極相互の離間距
離を１０μmとして前記した通り島状に分割されたベー
ス領域が４列５行に配列されたとすれば、行の方向には
最大８０μm小さくできる可能性がある。縦方向も同じ
事であるので５行分として最大１００μm小さくできる
可能性がある。これは、島状に分割されたベース領域を
更に最大値として２列２行分だけ増加できるか又は、そ
の分だけ小さなチップサイズで同じ事が出来ることを示
す。 【０００９】更には、離間距離だけでなく層間絶縁膜に
対してベース電極、エミッタ電極は重畳距離（オーバー
ラップ）を設けて配列される。この必要な重畳距離を例
えば、１０μmとすれば上記した条件では、横方向が更
に８０μm縦方向が更に１００μm小さくできる可能性が
ある。これを総合すれば、横方向に１６０μm及び縦方
向に２００μmと４０％以上のシュリンクが出来る。 【００１０】上記離間距離と重畳距離については、逆説
的記載方法を採れば、例示したトランジスタの場合はシ
ュリンク出来るとした分だけ、パターンルールが緩やか
になっており、ひいてはチップサイズと歩留の関係によ
って決まる歩留を悪くしているのである。 【００１１】 【発明が解決しようとする課題】本発明は、バイポーラ
トランジスタに関し、特に島状に分割されたベース領域
を有するトランジスタに於ける、前項で述べたベース電
極、エミッタ電極の形状を最適化してセルを小さくして
チップサイズを小ならしめる事を可能とするか、又はセ
ルが小さくなった分だけチップサイズを変えずに多くの
セルを組み込んで性能を高める具体的構造を提案するも
のである。又、２層配線を適用して外部接続を行うボン
ディングパッド部をチップ上に配置し、しかも、そのパ
ッド部の層間絶縁膜の厚さは他の電極部より厚く構成す
るので、リード オン チップの構造を具体化できる。 【００１２】 【課題を解決するための手段】本発明は、コレクタ領
域、ベース領域およびエミッタ領域を備え、前記エミッ
タ領域を前記ベース領域のほぼ全面に配置され且つ前記
べ一ス領域は前記エミッタ領域に囲まれるように行列状
に分割されて半導体基板表面に表出するトランジスタに
おいて、前記所定の行の分割された前記ベース領域に各
々接続された第１層ベース電極と残る行の分割された前
記ベース領域に列方向に連結されて接続された第１層ベ
ース電極と、前記ベース領域に列方向に連結されて接続
された第１層ベース電極の部分を除き前記エミッタ領域
に接続された第１層エミッタ電極と、層間絶縁膜上に設
けられた平板状の第２層ベース電極及び第２層エミッタ
電極とを備え、前記第２層ベース電極は前記所定の行の
分割された前記ベース領域上の前記第１層ベース電極と
ベースビアメタル層で接続され、前記ベース領域に列方
向に連結されて接続された第１層ベース電極とは前記第
２層ベース電極との重畳する部分に設けたベースビアメ
タル層で接続され、前記第２層エミッタ電極は前記第１
層エミッタ電極上のエミッタビアメタル層で接続され、
前記第２層ベース電極と前記第２層エミッタ電極は必要
な離間距離だけ離間されて前記半導体基板上の層間絶縁
膜上に配置されていることを特徴とするトランジスタの
電極構造である。 【００１３】即ち本発明は、島状に分割されたベース領
域を有するトランジスタチップ上に、２層配線のための
層間絶縁膜を設け、その層間絶縁膜の下には第１層ベー
ス電極第１層エミッタ電極を配置し、更には層間絶縁膜
の上には平板状にボンディングパッド部の用に供する第
２層ベース電極及び第２層エミッタ電極を設けることを
特徴とする。 【００１４】 【発明の実施の形態】本発明の実施の形態の一つを、図
１から図３を使用して説明する。夫々の図の（Ａ）は平
面図、（Ｂ）は（Ａ）の平面図に指定された位置の断面
図であり、いずれも島状に分割されたベース領域を有す
るトランジスタを示している。図１はベース領域及びエ
ミッタ領域が形成された図、図２は第１層ベース電極及
び第１層エミッタ電極が形成された図、図３は図２から
層間絶縁膜と第１層とをつなぐビアメタル層と最終のエ
ミッタ電極、ベース電極を示す図である。 【００１５】以下に、本発明の実施の一形態をその製造
順序を示すことによってその構造を詳細に説明する。図
１に示す通り、半導体基板１をコレクタ領域としてベー
ス領域２、エミッタ領域３を設けると共に半導体基板表
面を酸化して酸化膜４を設ける。ここで本発明の一つの
特徴である島状に分割されたベース領域を持つトランジ
スタを説明する。 【００１６】トランジスタに於いてエミッタ周辺長を長
くすることは、トランジスタの飽和電圧の低減と電流容
量の向上のために必要である。そのために、島状に分割
されたベース領域２を有するトランジスタにあっては、
エミッタ領域３を設ける際に、ベース領域２の内側に浅
く設けることは当然であるが、図１（Ａ）に示す通り４
列５行の島状に分割されたベース領域２が半導体基板１
に表出するように市松模様にマスキングされて拡散され
る。単にエミッタ領域３を矩形に作るよりは、図示する
如く配置すると４倍くらいの周辺長になる。従って、こ
の島状に分割されたベース領域２が表出する一つ当たり
の面積を如何に小さくして如何に多くするかがエミッタ
周辺長を決定するポイントとなる。 【００１７】次に図２で示されるように、酸化膜４に穿
孔してエミッタ領域３及びベース領域２から電気的接続
を取るために第１層ベース電極５及び第１層エミッタ電
極６を形成する。第１層ベース電極５は、第１行および
第２行の島状のベース領域２にはそれぞれ個別に設けら
れ、第３行から第５行の３行分が１列につき３個のセル
が合計１２個がそれぞれ各列で一体化されて設けられ
る。これは後で説明するが第２層エミッタ電極が層間絶
縁膜７上に平板状に設けられるので、第１層ベース電極
５で引き回しを行うためである。従って、その位置に対
応する第１層エミッタ電極６については、接触抵抗を少
しでも小ならしめんとして島状に分割されたベース領域
の周辺部を囲繞して全領域に配置されているが、上記し
た通り第１層ベース電極５の３行−５行のセルを結んで
形成された部分のみ第１層エミッタ電極６は省略されて
いる。 【００１８】本発明は、次の工程として図３に示す通り
先ず第１層ベース電極５及び第１層エミッタ電極６上に
シリコン窒化膜による層間絶縁膜７を設ける。この層間
絶縁膜７は３．２μm積層され必要な箇所にスルーホー
ルが設けられる。又、層間絶縁膜７は３．２μmと厚く
付着されるので２層に分割して設けることが出来る。２
層で構成される層間絶縁膜とすれば、スルーホールを設
けるに当たり２分割して、最初に小さく次いで大きく穿
孔すれば、緩やかなテーパーを持つスルーホールを容易
に得ることが出来る。従って、後にこのスルーホールを
埋めてベースビアメタル層８及びエミッタビアメタル層
９を得るときステップカバリッジの問題を解決する有力
なプロセスとなる。又層間絶縁膜７は、この時に厚い部
分と薄い部分とに成形される。即ち、後に金球を実際に
接続する予定の部分は、３．２μmとし、スルーホール
を設ける部分は２μmとした。 【００１９】実際には、ビアメタル層と同時に形成する
のであるが、夫々のビアメタル層８、９と接続した平面
状の第２層エミッタ電極１１と、同様に平面状の第２層
ベース電極１０が生成される。これによって、ベース電
極は、第１層ベース電極４と、この上に被着されたシリ
コン窒化膜による層間絶縁膜７に設けられたベースビア
メタル層８と、更に前記層間絶縁膜上の平面状の第２層
ベース電極１０とが電気的に一体化された構成となって
おり、同様にエミッタ電極は、第１層エミッタ電極６
と、この上に被着されたシリコン窒化膜による層間絶縁
膜７に設けられたエミッタビアメタル層９と、更に前記
層間絶縁膜上の平面状の第２層エミッタ電極１１とが電
気的に一体化した構成となっているのである。 【００２０】また、第２層ベース電極１０及び第２層エ
ミッタ電極１１は図３に示すように必要な離間距離を開
けて半導体基板１の層間絶縁膜７上にほぼベース領域を
覆うように矩形をした平板状に配置することができる。
従って、第１層ベース電極５及び第１層エミッタ電極５
との接続に必要な重畳距離は第２層ベース電極１０及び
第２層エミッタ電極１１が平板状に広がっているので考
慮する必要はない。更に、第３行から第５行の３行分が
１列につき３個のセルが合計１２個がそれぞれ各列で一
体化されて形成された第１層ベース電極４は第２層ベー
ス電極１０と重畳する部分に設けたベースビアメタル層
８で第２層ベース電極１０と接続されている。第１層ベ
ース電極４の上に層間絶縁膜７介して配置された第２層
エミッタ電極が重畳されている３行から５行の部分の第
１層ベース電極４は列ごとに一体化され３行目の第１層
ベース電極４で重畳する第２層ベース電極１０にベース
ビアメタル層８で接続されている。 【００２１】本発明の特徴の一つは、第２層ベース電極
１０及び第２層エミッタ電極１１が平板状であって櫛状
に分岐していないことである。平板状に配置されている
ことで図５で示したエミッタ電極とベース電極とで必須
の離間距離と、重畳距離を設ける必然性がない。即ち、
第２層エミッタ電極、第２層ベース電極は櫛状に配置さ
れておらず平板状という、境界が単純な形状をしている
ので夫々を電気的に接触しないための距離は、一本分だ
け、それが直線であれ、曲折していても、一本だけ設け
れば問題はないことを意味し、その離間距離の値さえ適
切に設計されれば目的を達成するのである。又、重畳距
離については最外端部の片側だけに設ければこれも目的
を達するのである。 【００２２】 【発明の効果】従来の技術の項目で、図５を用いて、第
２層ベース電極や第２層エミッタ電極が層間絶縁膜上で
櫛状に配列されている限り、これらを電気的に分離する
ためには離間距離を採ることが必須であることを示し
た。又トランジスタの信頼性を高めるため重畳距離も必
要であることを示した。しかもこの例に於いては行方向
では最大１６０μm、列方向では最大２００μmをシュリ
ンク出来る可能性があることを示した。本発明による実
施の一つの形態では、第２層ベース電極、第２層エミッ
タ電極は夫々が一体化した平板状であるのでこの例では
最大値に近い数字の離間距離、重畳距離の省略即ちシュ
リンクが出来たのである。これは、図３に示す通り、櫛
状に配置されていないので離間距離は本発明に於いて
は、一本だけしか必要でないことによるものである。 【００２３】また、本発明によるトランジスタの電極構
造にあっては、島状で行列状に分割したベース領域であ
っても第２層ベース電極と第２層エミッタ電極は必要な
離間距離だけ離間されて半導体基板上の層間絶縁膜上に
平板状に配置でき、エミッタ周辺長を大きくして且つチ
ップ面積も小さくできる。 【００２４】本発明によるトランジスタの電極構造にあ
っては、第２層ベース電極及び第２層エミッタ電極の面
積の一部をボンディングパッドとして使うので、基本的
に選択された部分のボンディングパッドに対応する部分
だけを厚くできる２段階分割手法によって設けているの
で、必要最低の窒化膜からのストレスに制限することが
出来る。ボンディング時の加圧による、電極への影響で
断線などが起こり安いが、パッドとして用いる部分は厚
くされているのでこれを防止できる。 【００２５】更に本発明によるトランジスタは、２層配
線であって最上部に第２層ベース電極と第２層エミッタ
電極が存在するので、ワイアーボンディングパッドとし
て用いられることは当然の事ながら、リボン状又はリー
ドフレームによるリードに直接接続しシールするＬＯＣ
（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造の適用に最適である。
【図面の簡単な説明】
【図１】本発明を説明するための平面図（Ａ）及び断面
図（Ｂ）である。 【図２】本発明を説明するための平面図（Ａ）及び断面
図（Ｂ）である。 【図３】本発明を説明するための平面図（Ａ）及び断面
図（Ｂ）である。 【図４】従来のトランジスタの構造を説明するための平
面図（Ａ）及び断面図（Ｂ）である。 【図５】従来のトランジスタの構造を説明するための平
面図（Ａ）及び断面図（Ｂ）である。 【図６】従来のトランジスタの構造を説明するための平
面図である。
図（Ｂ）である。 【図２】本発明を説明するための平面図（Ａ）及び断面
図（Ｂ）である。 【図３】本発明を説明するための平面図（Ａ）及び断面
図（Ｂ）である。 【図４】従来のトランジスタの構造を説明するための平
面図（Ａ）及び断面図（Ｂ）である。 【図５】従来のトランジスタの構造を説明するための平
面図（Ａ）及び断面図（Ｂ）である。 【図６】従来のトランジスタの構造を説明するための平
面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/33 - 21/331
H01L 29/68 - 29/737
H01L 21/8222 - 21/8228
H01L 21/8232
H01L 27/06
H01L 27/08
H01L 27/082
H01L 29/417
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 コレクタ領域、ベース領域およびエミッ
タ領域を備え、前記エミッタ領域を前記ベース領域のほ
ぼ全面に配置され且つ前記べ一ス領域は前記エミッタ領
域に囲まれるように行列状に分割されて半導体基板表面
に表出するトランジスタにおいて、 前記所定の行の分割された前記ベース領域に各々接続さ
れた第１層ベース電極と残る行の分割された前記ベース
領域に列方向に連結されて接続された第１層ベース電極
と、前記ベース領域に列方向に連結されて接続された第
１層ベース電極の部分を除き前記エミッタ領域に接続さ
れた第１層エミッタ電極と、層間絶縁膜上に設けられた
平板状の第２層ベース電極及び第２層エミッタ電極とを
備え、前記第２層ベース電極は前記所定の行の分割され
た前記ベース領域上の前記第１層ベース電極とベースビ
アメタル層で接続され、前記ベース領域に列方向に連結
されて接続された第１層ベース電極とは前記第２層ベー
ス電極との重畳する部分に設けたベースビアメタル層で
接続され、前記第２層エミッタ電極は前記第１層エミッ
タ電極上のエミッタビアメタル層で接続され、前記第２
層ベース電極と前記第２層エミッタ電極は必要な離間距
離だけ離間されて前記半導体基板上の層間絶縁膜上に配
置されていることを特徴とするトランジスタの電極構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20988398A JP3510797B2 (ja) | 1998-07-24 | 1998-07-24 | トランジスタの電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20988398A JP3510797B2 (ja) | 1998-07-24 | 1998-07-24 | トランジスタの電極構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040703A JP2000040703A (ja) | 2000-02-08 |
| JP3510797B2 true JP3510797B2 (ja) | 2004-03-29 |
Family
ID=16580235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20988398A Expired - Fee Related JP3510797B2 (ja) | 1998-07-24 | 1998-07-24 | トランジスタの電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3510797B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0318146D0 (en) * | 2003-08-02 | 2003-09-03 | Zetex Plc | Bipolar transistor with a low saturation voltage |
| US7598521B2 (en) | 2004-03-29 | 2009-10-06 | Sanyo Electric Co., Ltd. | Semiconductor device in which the emitter resistance is reduced |
| JP4425034B2 (ja) * | 2004-03-29 | 2010-03-03 | 三洋電機株式会社 | 半導体装置 |
| JP4308060B2 (ja) * | 2004-03-29 | 2009-08-05 | 三洋電機株式会社 | 半導体装置 |
| EP2235750A1 (en) | 2007-11-27 | 2010-10-06 | Nxp B.V. | Contact structure for an electronic circuit substrate and electronic circuit comprising said contact structure |
| JP2010080925A (ja) | 2008-08-26 | 2010-04-08 | Sanyo Electric Co Ltd | 半導体装置 |
| JP5341435B2 (ja) | 2008-08-26 | 2013-11-13 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
-
1998
- 1998-07-24 JP JP20988398A patent/JP3510797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000040703A (ja) | 2000-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2021192461A (ja) | 半導体装置 | |
| US6897561B2 (en) | Semiconductor power device having a diamond shaped metal interconnect scheme | |
| JPH0582585A (ja) | 半導体装置 | |
| JP2580301B2 (ja) | 半導体集積回路装置 | |
| US8004008B2 (en) | Semiconductor device | |
| JP3510797B2 (ja) | トランジスタの電極構造 | |
| JPH07263665A (ja) | 半導体装置 | |
| JP3515473B2 (ja) | 半導体装置 | |
| US7880271B2 (en) | Semiconductor device with emitter contact holes in a first layer not overlaid by emitter through holes in a second layer | |
| JPH01194439A (ja) | 半導体装置の製造方法 | |
| JP2009543325A (ja) | 電力供給ネットワーク | |
| US5148249A (en) | Semiconductor protection device | |
| JP3213507B2 (ja) | 半導体装置 | |
| JP2000188351A (ja) | 半導体装置 | |
| JP2747260B2 (ja) | セラミック複合リードフレーム及びそれを用いた半導体 装置 | |
| JP2001111048A (ja) | 半導体装置及び絶縁ゲート型バイポーラトランジスタ | |
| JP3408165B2 (ja) | 半導体集積回路装置 | |
| JP2664911B2 (ja) | 半導体装置 | |
| JPS6115365A (ja) | トランジスタ | |
| JP2822996B2 (ja) | 半導体装置 | |
| JP4446774B2 (ja) | 半導体装置 | |
| JP4308060B2 (ja) | 半導体装置 | |
| JP3408164B2 (ja) | 半導体集積回路装置 | |
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPH043980A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031226 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |