JP2001111048A - 半導体装置及び絶縁ゲート型バイポーラトランジスタ - Google Patents
半導体装置及び絶縁ゲート型バイポーラトランジスタInfo
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Abstract
(57)【要約】
【課題】 半導体装置のチップサイズを大形化した場合
でも、良品率が低下することを防止し、半導体ウエハプ
ロセスが複雑になることを防止する。 【解決手段】 本発明の半導体装置は、１個の半導体基
板２を備え、この半導体基板２の表面に設けられた複数
個のセルブロック１２を備え、これらセルブロック１２
にそれぞれ設けられ互いに独立する複数個のゲート電極
８を備え、そして、半導体基板２に設けられ各ゲート電
極８にそれぞれ接続された複数個のゲートパッド１６を
備えて成るものである。この構成の場合、複数個のゲー
トパッド１６を利用することにより、周知の検査装置を
使用して、複数個のセルブロック１２の良否の判定を容
易に行うことができ、従って、良品のセルブロック１２
だけで半導体装置１を構成することができる。
でも、良品率が低下することを防止し、半導体ウエハプ
ロセスが複雑になることを防止する。 【解決手段】 本発明の半導体装置は、１個の半導体基
板２を備え、この半導体基板２の表面に設けられた複数
個のセルブロック１２を備え、これらセルブロック１２
にそれぞれ設けられ互いに独立する複数個のゲート電極
８を備え、そして、半導体基板２に設けられ各ゲート電
極８にそれぞれ接続された複数個のゲートパッド１６を
備えて成るものである。この構成の場合、複数個のゲー
トパッド１６を利用することにより、周知の検査装置を
使用して、複数個のセルブロック１２の良否の判定を容
易に行うことができ、従って、良品のセルブロック１２
だけで半導体装置１を構成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
に電流制御用のゲート電極を備えた半導体装置及び絶縁
ゲート型バイポーラトランジスタに関する。
に電流制御用のゲート電極を備えた半導体装置及び絶縁
ゲート型バイポーラトランジスタに関する。
【０００２】
【従来の技術】高耐圧、大電流用のパワー素子である例
えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
において、チップサイズを大形化すると、チップの外周
部に設ける耐圧構造（例えばガードリング構造）が占め
る面積の割合を小さくすることができる。また、部品点
数を削減できることから、組立構造を簡略化できると共
に、コストを低減できるという効果を得ることができ
る。
えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
において、チップサイズを大形化すると、チップの外周
部に設ける耐圧構造（例えばガードリング構造）が占め
る面積の割合を小さくすることができる。また、部品点
数を削減できることから、組立構造を簡略化できると共
に、コストを低減できるという効果を得ることができ
る。
【０００３】一方、ＩＧＢＴを製造する半導体ウエハプ
ロセスにおいては、例えばパーティクル等に起因して欠
陥が発生することにより、ゲート・エミッタ間が短絡す
るという不良が発生することがある。そして、このよう
な不良は、チップサイズが大きくなるほど、発生し易く
なり、良品率が低下するという問題点があった。
ロセスにおいては、例えばパーティクル等に起因して欠
陥が発生することにより、ゲート・エミッタ間が短絡す
るという不良が発生することがある。そして、このよう
な不良は、チップサイズが大きくなるほど、発生し易く
なり、良品率が低下するという問題点があった。
【０００４】このような問題点を解消する技術として、
特開平８−１９１１４５号公報に記載されたＩＧＢＴの
製造方法がある。この方法では、ＩＧＢＴを複数のセル
ブロック（ゲートブロック）に分け、各ゲートブロック
から各ブロック共通のゲートボンディングパッドへの配
線取出しを二層配線構造とすることを提案している。そ
して、半導体ウエハプロセスの途中、すなわち、各ブロ
ック個別に設定された一層目ゲート配線の形成後、複数
個のセルブロックについて、それぞれゲート・エミッタ
間が短絡しているか否か、即ち、良否の判定を行い、そ
の後、層間絶縁膜を形成し、良否の判定結果に従い、層
間絶縁膜に設けた各ブロック毎のヴィアホールをディス
ペンサ等によりポリイミド液を滴下し、良品のセルブロ
ックの一層目ゲート配線だけを二層目ゲート配線に接続
し、不良品のセルブロックの一層目ゲート配線を二層目
ゲート配線から切り離してソース電極に短絡するような
２層配線を形成するように構成している。この方法によ
れば、複数個のセルブロックの中に不良ブロックがある
場合でも、良品のセルブロックだけでＩＧＢＴを構成す
ることができ、ＩＧＢＴが正常に動作するようになるこ
とから、良品率が低下することを防止できる。
特開平８−１９１１４５号公報に記載されたＩＧＢＴの
製造方法がある。この方法では、ＩＧＢＴを複数のセル
ブロック（ゲートブロック）に分け、各ゲートブロック
から各ブロック共通のゲートボンディングパッドへの配
線取出しを二層配線構造とすることを提案している。そ
して、半導体ウエハプロセスの途中、すなわち、各ブロ
ック個別に設定された一層目ゲート配線の形成後、複数
個のセルブロックについて、それぞれゲート・エミッタ
間が短絡しているか否か、即ち、良否の判定を行い、そ
の後、層間絶縁膜を形成し、良否の判定結果に従い、層
間絶縁膜に設けた各ブロック毎のヴィアホールをディス
ペンサ等によりポリイミド液を滴下し、良品のセルブロ
ックの一層目ゲート配線だけを二層目ゲート配線に接続
し、不良品のセルブロックの一層目ゲート配線を二層目
ゲート配線から切り離してソース電極に短絡するような
２層配線を形成するように構成している。この方法によ
れば、複数個のセルブロックの中に不良ブロックがある
場合でも、良品のセルブロックだけでＩＧＢＴを構成す
ることができ、ＩＧＢＴが正常に動作するようになるこ
とから、良品率が低下することを防止できる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報の方法では、半導体ウエハプロセスの途中で、複数個
のセルブロックについて良否の判定を行い、その後、良
品のセルブロックだけを選択してゲートボンディングパ
ッドに接続する多層配線構造を形成する半導体ウエハプ
ロセスを実行しなければならないので、工程が非常に複
雑になるという欠点があった。また、半導体ウエハプロ
セスの途中で、セルブロックの良否の判定を行うこと
は、実際にはかなり困難である（上記公報にも、その具
体的方法は全く開示されていない）ため、上記公報の方
法を実際に使用することは、ほとんど不可能であると考
えられる。
報の方法では、半導体ウエハプロセスの途中で、複数個
のセルブロックについて良否の判定を行い、その後、良
品のセルブロックだけを選択してゲートボンディングパ
ッドに接続する多層配線構造を形成する半導体ウエハプ
ロセスを実行しなければならないので、工程が非常に複
雑になるという欠点があった。また、半導体ウエハプロ
セスの途中で、セルブロックの良否の判定を行うこと
は、実際にはかなり困難である（上記公報にも、その具
体的方法は全く開示されていない）ため、上記公報の方
法を実際に使用することは、ほとんど不可能であると考
えられる。
【０００６】そこで、本発明の目的は、半導体装置のチ
ップサイズを大形化した場合でも、良品率が低下するこ
とを防止でき、しかも、半導体ウエハプロセスが複雑に
なることを防止できる半導体装置及び絶縁ゲート型バイ
ポーラトランジスタを提供することにある。
ップサイズを大形化した場合でも、良品率が低下するこ
とを防止でき、しかも、半導体ウエハプロセスが複雑に
なることを防止できる半導体装置及び絶縁ゲート型バイ
ポーラトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】請求項１の発明において
は、１個の半導体基板と、この半導体基板の表面に設け
られた複数個のセルブロックとを備え、これらセルブロ
ックに互いに独立する複数個のゲート電極をそれぞれ設
け、そして、前記半導体基板に前記各ゲート電極にそれ
ぞれ接続された複数個のゲートパッドを設けた。この構
成によれば、複数個のゲートパッドを利用することによ
り、周知の検査装置を使用して、複数個のセルブロック
の良否の判定を容易に行うことができる。そして、この
構成の場合、良品のセルブロックのゲートパッドだけ
を、外部のゲート端子に接続することが可能になる。こ
のため、複数個のセルブロックの中に不良品がある場合
でも、良品のセルブロックだけで半導体装置を構成する
ことができ、半導体装置が正常に動作するようになるこ
とから、良品率が低下することを防止できる。
は、１個の半導体基板と、この半導体基板の表面に設け
られた複数個のセルブロックとを備え、これらセルブロ
ックに互いに独立する複数個のゲート電極をそれぞれ設
け、そして、前記半導体基板に前記各ゲート電極にそれ
ぞれ接続された複数個のゲートパッドを設けた。この構
成によれば、複数個のゲートパッドを利用することによ
り、周知の検査装置を使用して、複数個のセルブロック
の良否の判定を容易に行うことができる。そして、この
構成の場合、良品のセルブロックのゲートパッドだけ
を、外部のゲート端子に接続することが可能になる。こ
のため、複数個のセルブロックの中に不良品がある場合
でも、良品のセルブロックだけで半導体装置を構成する
ことができ、半導体装置が正常に動作するようになるこ
とから、良品率が低下することを防止できる。
【０００８】しかも、上記構成の場合、半導体ウエハプ
ロセスのプロセス数は従来構成と同じで済む。従って、
半導体装置のチップサイズを大形化した場合でも、良品
率が低下することを防止でき、しかも、半導体ウエハプ
ロセスが複雑になることを防止できる。
ロセスのプロセス数は従来構成と同じで済む。従って、
半導体装置のチップサイズを大形化した場合でも、良品
率が低下することを防止でき、しかも、半導体ウエハプ
ロセスが複雑になることを防止できる。
【０００９】請求項２の発明によれば、半導体基板を矩
形状に構成すると共に、複数個のゲートパッドを半導体
基板の一辺部に並べて配置するように構成したので、ゲ
ートパッドを外部のゲート端子に接続する接続形態を設
計し易くなる。
形状に構成すると共に、複数個のゲートパッドを半導体
基板の一辺部に並べて配置するように構成したので、ゲ
ートパッドを外部のゲート端子に接続する接続形態を設
計し易くなる。
【００１０】請求項３の発明においては、複数個のセル
ブロックのうちの良品のセルブロックのゲート電極に接
続されたゲートパッドをゲート端子に接続すると共に、
複数個のセルブロックのうちの不良品のセルブロックの
ゲート電極に接続されたゲートパッドをグランド端子に
接続するように構成した。この構成によれば、良品のセ
ルブロックのゲートパッドだけを外部のゲート端子に接
続したので、複数個のセルブロックの中に不良品がある
場合でも、良品のセルブロックだけで半導体装置を構成
することができ、半導体装置が正常に動作するようにな
ることから、良品率の低下を防止できる。
ブロックのうちの良品のセルブロックのゲート電極に接
続されたゲートパッドをゲート端子に接続すると共に、
複数個のセルブロックのうちの不良品のセルブロックの
ゲート電極に接続されたゲートパッドをグランド端子に
接続するように構成した。この構成によれば、良品のセ
ルブロックのゲートパッドだけを外部のゲート端子に接
続したので、複数個のセルブロックの中に不良品がある
場合でも、良品のセルブロックだけで半導体装置を構成
することができ、半導体装置が正常に動作するようにな
ることから、良品率の低下を防止できる。
【００１１】請求項４の発明によれば、複数個のセルブ
ロックのうちの良品のセルブロックのゲート電極に接続
されたゲートパッドをゲート端子に接続すると共に、複
数個のセルブロックのうちの不良品のセルブロックのゲ
ート電極に接続されたゲートパッドをエミッタパッドま
たはソースパッドに接続するように構成したので、請求
項３の発明とほぼ同じ作用効果を得ることができる。
ロックのうちの良品のセルブロックのゲート電極に接続
されたゲートパッドをゲート端子に接続すると共に、複
数個のセルブロックのうちの不良品のセルブロックのゲ
ート電極に接続されたゲートパッドをエミッタパッドま
たはソースパッドに接続するように構成したので、請求
項３の発明とほぼ同じ作用効果を得ることができる。
【００１２】請求項５の発明によれば、ゲートパッドと
ゲート端子とをワイヤボンディングにより接続すると共
に、ゲートパッドとグランド端子またはエミッタパッド
またはソースパッドとをワイヤボンディングにより接続
するように構成したので、ゲートパッドと各端子または
各パッドとの接続を容易に実現することができる。
ゲート端子とをワイヤボンディングにより接続すると共
に、ゲートパッドとグランド端子またはエミッタパッド
またはソースパッドとをワイヤボンディングにより接続
するように構成したので、ゲートパッドと各端子または
各パッドとの接続を容易に実現することができる。
【００１３】請求項６の発明によれば、ゲートパッドと
ゲート端子とを半田接合により接続すると共に、ゲート
パッドとグランド端子またはエミッタパッドまたはソー
スパッドとを半田接合により接続するように構成したの
で、ゲートパッドと各端子または各パッドとの接続を容
易に実現することができ、また、半導体装置の冷却性能
を向上させることができる。
ゲート端子とを半田接合により接続すると共に、ゲート
パッドとグランド端子またはエミッタパッドまたはソー
スパッドとを半田接合により接続するように構成したの
で、ゲートパッドと各端子または各パッドとの接続を容
易に実現することができ、また、半導体装置の冷却性能
を向上させることができる。
【００１４】請求項７の発明によれば、ゲートパッドと
ゲート端子とを圧接により接続すると共に、ゲートパッ
ドとグランド端子またはエミッタパッドまたはソースパ
ッドとを圧接により接続するように構成したので、ゲー
トパッドと各端子または各パッドとの接続を容易に実現
することができ、また、半導体装置の冷却性能を向上さ
せることができる。
ゲート端子とを圧接により接続すると共に、ゲートパッ
ドとグランド端子またはエミッタパッドまたはソースパ
ッドとを圧接により接続するように構成したので、ゲー
トパッドと各端子または各パッドとの接続を容易に実現
することができ、また、半導体装置の冷却性能を向上さ
せることができる。
【００１５】請求項８の発明によれば、絶縁ゲート型バ
イポーラトランジスタのチップサイズを大形化した場合
でも、良品率が低下することを防止でき、しかも、半導
体ウエハプロセスが複雑になることを防止できる。
イポーラトランジスタのチップサイズを大形化した場合
でも、良品率が低下することを防止でき、しかも、半導
体ウエハプロセスが複雑になることを防止できる。
【００１６】
【発明の実施の形態】以下、本発明をＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）に適用した第１の実施
例について、図１ないし図３を参照しながら説明する。
まず、図２は本実施例のＩＧＢＴ１のチップの縦断面構
造を概略的に示す縦断面模式図である。この図２に示す
ように、本実施例のＩＧＢＴ１はトレンチゲート型ＩＧ
ＢＴである。このＩＧＢＴ１は、半導体基板である例え
ばｐ＋基板（ｐ＋シリコン基板）２を備えており、この
ｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層
４が順にエピタキシャル成長法を用いて形成されてい
る。
ート型バイポーラトランジスタ）に適用した第１の実施
例について、図１ないし図３を参照しながら説明する。
まず、図２は本実施例のＩＧＢＴ１のチップの縦断面構
造を概略的に示す縦断面模式図である。この図２に示す
ように、本実施例のＩＧＢＴ１はトレンチゲート型ＩＧ
ＢＴである。このＩＧＢＴ１は、半導体基板である例え
ばｐ＋基板（ｐ＋シリコン基板）２を備えており、この
ｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層
４が順にエピタキシャル成長法を用いて形成されてい
る。
【００１７】そして、ｎ−ドリフト層４の上面には、ｐ
ベース層５が形成されている。このｐベース層５には、
多数のトレンチ６が上記ｐベース層５を貫通してｎ−ド
リフト層４に達するように形成されている。トレンチ６
の内部には、ゲート絶縁膜７を介してゲート電極８が形
成されている。ゲート絶縁膜７は例えば酸化シリコン膜
或いはＯＮＯ膜で形成されており、ゲート電極８は例え
ば多結晶シリコンで形成されている。
ベース層５が形成されている。このｐベース層５には、
多数のトレンチ６が上記ｐベース層５を貫通してｎ−ド
リフト層４に達するように形成されている。トレンチ６
の内部には、ゲート絶縁膜７を介してゲート電極８が形
成されている。ゲート絶縁膜７は例えば酸化シリコン膜
或いはＯＮＯ膜で形成されており、ゲート電極８は例え
ば多結晶シリコンで形成されている。
【００１８】更に、ｐベース層５の表面におけるトレン
チ６の上部に接する部分には、高濃度のｎ＋エミッタ層
９が選択的に形成されている。そして、ｐベース層５の
上面には、エミッタ電極１０がｐベース層５とｎ＋エミ
ッタ層９に接するように形成されている。また、ｐ＋基
板２の裏面（下面）には、コレクタ電極１１が形成され
ている。
チ６の上部に接する部分には、高濃度のｎ＋エミッタ層
９が選択的に形成されている。そして、ｐベース層５の
上面には、エミッタ電極１０がｐベース層５とｎ＋エミ
ッタ層９に接するように形成されている。また、ｐ＋基
板２の裏面（下面）には、コレクタ電極１１が形成され
ている。
【００１９】ここで、上記した構成のＩＧＢＴ１のチッ
プ（即ち、半導体基板２）の表面は、複数個（即ち、２
個以上）のＩＧＢＴ領域であるセルブロック１２（１２
ａ、１２ｂ、１２ｃ、………）に分割されるように構成
されている（図１も参照）。即ち、ＩＧＢＴ１のチップ
の表面には、複数個のセルブロック１２（１２ａ、１２
ｂ、１２ｃ、………）が設けられている。尚、セルブロ
ック１２の個数については、ＩＧＢＴ１のチップのサイ
ズによって好ましい数値が変化するが、本実施例の場
合、１０〜２０個程度設けることが好ましい。
プ（即ち、半導体基板２）の表面は、複数個（即ち、２
個以上）のＩＧＢＴ領域であるセルブロック１２（１２
ａ、１２ｂ、１２ｃ、………）に分割されるように構成
されている（図１も参照）。即ち、ＩＧＢＴ１のチップ
の表面には、複数個のセルブロック１２（１２ａ、１２
ｂ、１２ｃ、………）が設けられている。尚、セルブロ
ック１２の個数については、ＩＧＢＴ１のチップのサイ
ズによって好ましい数値が変化するが、本実施例の場
合、１０〜２０個程度設けることが好ましい。
【００２０】そして、各セルブロック１２（１２ａ、１
２ｂ、１２ｃ、………）に設けられているゲート電極８
は、セルブロック毎に互いに独立する（即ち、電気的に
分離される）ように構成されている。
２ｂ、１２ｃ、………）に設けられているゲート電極８
は、セルブロック毎に互いに独立する（即ち、電気的に
分離される）ように構成されている。
【００２１】尚、１個のセルブロック１２に設けられて
いるＭＯＳＦＥＴセルの個数（即ち、ゲート電極８また
はトレンチ６）の個数は、セルピッチ及びセルエリアの
サイズ（セルブロックのサイズ）により変化するが、数
百〜数千個程度である。これは、通常、セルピッチが数
μｍ程度であり、セルエリアのサイズが数ｍｍ角程度で
あるためである。そして、１個のセルブロック１２内の
ゲート電極８は、図２に示すように、配線層１３により
全て互いに接続されている。また、１個のセルブロック
１２内のエミッタ電極１０も、図２に示すように、配線
層１４により全て互いに接続されている。
いるＭＯＳＦＥＴセルの個数（即ち、ゲート電極８また
はトレンチ６）の個数は、セルピッチ及びセルエリアの
サイズ（セルブロックのサイズ）により変化するが、数
百〜数千個程度である。これは、通常、セルピッチが数
μｍ程度であり、セルエリアのサイズが数ｍｍ角程度で
あるためである。そして、１個のセルブロック１２内の
ゲート電極８は、図２に示すように、配線層１３により
全て互いに接続されている。また、１個のセルブロック
１２内のエミッタ電極１０も、図２に示すように、配線
層１４により全て互いに接続されている。
【００２２】さて、図１は、上記ＩＧＢＴ１のチップの
平面構造を概略的に示す平面模式図である。この図１に
示すように、ＩＧＢＴ１のチップはほぼ矩形平板状に構
成されており、その表面における複数個のセルブロック
１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部
位には、セルブロック１２とほぼ同じ形状の複数個のエ
ミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）
が設けられている。また、ＩＧＢＴ１のチップの表面に
おける一辺部（図１中、上辺部）には、ほぼ正方形状の
複数個のゲートパッド１６（１６ａ、１６ｂ、１６ｃ、
………）が一列に並ぶように設けられている。
平面構造を概略的に示す平面模式図である。この図１に
示すように、ＩＧＢＴ１のチップはほぼ矩形平板状に構
成されており、その表面における複数個のセルブロック
１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部
位には、セルブロック１２とほぼ同じ形状の複数個のエ
ミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）
が設けられている。また、ＩＧＢＴ１のチップの表面に
おける一辺部（図１中、上辺部）には、ほぼ正方形状の
複数個のゲートパッド１６（１６ａ、１６ｂ、１６ｃ、
………）が一列に並ぶように設けられている。
【００２３】上記各エミッタパッド１５（１５ａ、１５
ｂ、１５ｃ、………）は、図２において２点鎖線で示す
ように、各セルブロック１２内の多数のエミッタ電極１
０に接続するように形成されており、前記配線層１４と
しての機能も有するものである。そして、各エミッタパ
ッド１５は、チップ外部と電気的な導通をとるためのも
のであり、本実施例の場合、チップ外部に設けられたエ
ミッタ端子（図示しない）に例えばワイヤボンディング
により接続されている。尚、ＩＧＢＴ１のチップを例え
ば配線基板に取り付ける場合は、上記エミッタ端子は基
板に設けられたエミッタ端子用の電極で構成され、ＩＧ
ＢＴ１のチップを例えばリードフレームに取り付ける場
合は、上記エミッタ端子はリードフレームに設けられた
エミッタ端子用のリード部で構成される。
ｂ、１５ｃ、………）は、図２において２点鎖線で示す
ように、各セルブロック１２内の多数のエミッタ電極１
０に接続するように形成されており、前記配線層１４と
しての機能も有するものである。そして、各エミッタパ
ッド１５は、チップ外部と電気的な導通をとるためのも
のであり、本実施例の場合、チップ外部に設けられたエ
ミッタ端子（図示しない）に例えばワイヤボンディング
により接続されている。尚、ＩＧＢＴ１のチップを例え
ば配線基板に取り付ける場合は、上記エミッタ端子は基
板に設けられたエミッタ端子用の電極で構成され、ＩＧ
ＢＴ１のチップを例えばリードフレームに取り付ける場
合は、上記エミッタ端子はリードフレームに設けられた
エミッタ端子用のリード部で構成される。
【００２４】また、上記各ゲートパッド１６（１６ａ、
１６ｂ、１６ｃ、………）は、前記配線層１３を介して
各セルブロック１２内の多数のゲート電極８に接続され
ている。この場合、上記配線層１３は、横向きに引き出
され、エミッタパッド１５の図１において上下方向の辺
部（即ち、２個のエミッタパッド１５の間の部位）に沿
うように配置され、各ゲートパッド１６に接続されてい
る。
１６ｂ、１６ｃ、………）は、前記配線層１３を介して
各セルブロック１２内の多数のゲート電極８に接続され
ている。この場合、上記配線層１３は、横向きに引き出
され、エミッタパッド１５の図１において上下方向の辺
部（即ち、２個のエミッタパッド１５の間の部位）に沿
うように配置され、各ゲートパッド１６に接続されてい
る。
【００２５】そして、各ゲートパッド１６は、ＩＢＧＴ
１のチップの外部と電気的な導通をとるためのものであ
り、本実施例の場合、チップの外部に設けられたゲート
端子１７（図３参照）に例えばワイヤボンディングによ
り接続されている。ここで、ゲート端子１７に接続する
ゲートパッド１６は、良品のセルブロック１２のゲート
電極８に接続されているゲートパッドである。これによ
り、良品のセルブロック１２のゲート電極８（ゲートパ
ッド１６）とゲート端子１７との間は、ボンディングワ
イヤ１８によって接続される構成となる。これにより、
外部からゲート制御用の信号がゲート端子１７に与えら
れると、その信号は良品のセルブロック１２のゲート電
極８に与えられ、良品のセルブロック１２内の素子が動
作するようになる。
１のチップの外部と電気的な導通をとるためのものであ
り、本実施例の場合、チップの外部に設けられたゲート
端子１７（図３参照）に例えばワイヤボンディングによ
り接続されている。ここで、ゲート端子１７に接続する
ゲートパッド１６は、良品のセルブロック１２のゲート
電極８に接続されているゲートパッドである。これによ
り、良品のセルブロック１２のゲート電極８（ゲートパ
ッド１６）とゲート端子１７との間は、ボンディングワ
イヤ１８によって接続される構成となる。これにより、
外部からゲート制御用の信号がゲート端子１７に与えら
れると、その信号は良品のセルブロック１２のゲート電
極８に与えられ、良品のセルブロック１２内の素子が動
作するようになる。
【００２６】これに対して、不良品のセルブロック１２
のゲート電極８に接続されているゲートパッド１６（１
６ｃ）は、図３に示すように、チップの外部のグランド
端子１９に例えばワイヤボンディングにより接続されて
いる。これにより、ゲートパッド１６とグランド端子１
９との間は、ボンディングワイヤ１８によって接続され
る構成となる。この結果、不良品のセルブロック１２の
ゲート電極８（ゲートパッド１６ｃ）は、グランド電位
（ＧＮＤ電位）に固定される構成となる。これにより、
不良品のセルブロック１２のゲート電極８には、ゲート
制御用の信号が与えられることがないから、不良品のセ
ルブロック１２内の素子が動作することはない。
のゲート電極８に接続されているゲートパッド１６（１
６ｃ）は、図３に示すように、チップの外部のグランド
端子１９に例えばワイヤボンディングにより接続されて
いる。これにより、ゲートパッド１６とグランド端子１
９との間は、ボンディングワイヤ１８によって接続され
る構成となる。この結果、不良品のセルブロック１２の
ゲート電極８（ゲートパッド１６ｃ）は、グランド電位
（ＧＮＤ電位）に固定される構成となる。これにより、
不良品のセルブロック１２のゲート電極８には、ゲート
制御用の信号が与えられることがないから、不良品のセ
ルブロック１２内の素子が動作することはない。
【００２７】尚、ＩＧＢＴ１のチップを配線基板に取り
付ける場合は、上記ゲート端子１７及び上記グランド端
子１９は、配線基板に設けられた電極で構成される。ま
た、ＩＧＢＴ１のチップをリードフレームに取り付ける
場合は、上記ゲート端子１７及び上記グランド端子１９
は、リードフレームに設けられたリード部で構成され
る。
付ける場合は、上記ゲート端子１７及び上記グランド端
子１９は、配線基板に設けられた電極で構成される。ま
た、ＩＧＢＴ１のチップをリードフレームに取り付ける
場合は、上記ゲート端子１７及び上記グランド端子１９
は、リードフレームに設けられたリード部で構成され
る。
【００２８】さて、複数個のセルブロック１２の各良否
の判定は、ウエハプロセス終了後の各チップのダイシン
グ前あるいはダイシング後に、ゲート・エミッタ間の耐
圧を測定する周知の検査装置を使用して行う。具体的に
は、上述したようにＩＧＢＴ１のエミッタパッド１５及
びゲートパッド１６を形成する工程まで完了した後、即
ち、半導体ウエハプロセスを終了した後、上記検査装置
の検査用針を１番目のセルブロック１２のエミッタパッ
ド１５及びゲートパッド１６に立てて（接続して）、ゲ
ート電極８とエミッタ電極１０との間の耐圧を測定す
る。
の判定は、ウエハプロセス終了後の各チップのダイシン
グ前あるいはダイシング後に、ゲート・エミッタ間の耐
圧を測定する周知の検査装置を使用して行う。具体的に
は、上述したようにＩＧＢＴ１のエミッタパッド１５及
びゲートパッド１６を形成する工程まで完了した後、即
ち、半導体ウエハプロセスを終了した後、上記検査装置
の検査用針を１番目のセルブロック１２のエミッタパッ
ド１５及びゲートパッド１６に立てて（接続して）、ゲ
ート電極８とエミッタ電極１０との間の耐圧を測定す
る。
【００２９】このとき、例えば２０Ｖ以上の耐圧があれ
ば、そのセルブロック１２は良品であると判定し、そう
でなければ（２０Ｖ未満の耐圧であれば）、そのセルブ
ロック１２は不良品であると判定するように構成されて
いる。続いて、２番目以降のセルブロック１２について
も、同様にして、ゲート電極８とエミッタ電極１０との
間の耐圧を順に測定していく。
ば、そのセルブロック１２は良品であると判定し、そう
でなければ（２０Ｖ未満の耐圧であれば）、そのセルブ
ロック１２は不良品であると判定するように構成されて
いる。続いて、２番目以降のセルブロック１２について
も、同様にして、ゲート電極８とエミッタ電極１０との
間の耐圧を順に測定していく。
【００３０】そして、全てセルブロック１２について、
ゲート電極８とエミッタ電極１０間の耐圧を測定して、
良否の判定を完了したら、上述したように、良品のセル
ブロック１２のゲート電極８に接続されているゲートパ
ッド１６を、チップの外部のゲート端子１７にワイヤボ
ンディングにより接続すると共に、不良品のセルブロッ
ク１２のゲート電極８に接続されているゲートパッド１
６を、チップの外部のグランド端子１９にワイヤボンデ
ィングにより接続する。この後、上記した構成のＩＧＢ
Ｔ１のチップをパッケージに組み込む工程を実行する
と、ＩＧＢＴ１の製造が完了する。
ゲート電極８とエミッタ電極１０間の耐圧を測定して、
良否の判定を完了したら、上述したように、良品のセル
ブロック１２のゲート電極８に接続されているゲートパ
ッド１６を、チップの外部のゲート端子１７にワイヤボ
ンディングにより接続すると共に、不良品のセルブロッ
ク１２のゲート電極８に接続されているゲートパッド１
６を、チップの外部のグランド端子１９にワイヤボンデ
ィングにより接続する。この後、上記した構成のＩＧＢ
Ｔ１のチップをパッケージに組み込む工程を実行する
と、ＩＧＢＴ１の製造が完了する。
【００３１】このような構成の本実施例においては、１
個のＩＧＢＴ１のチップ（半導体基板）の表面に複数個
のセルブロック１２を設け、これらセルブロック１２に
互いに独立する複数個のゲート電極８をそれぞれ設け、
そして、ＩＧＢＴ１のチップに各ゲート電極８にそれぞ
れ接続されたボンディング用の複数個のゲートパッド１
６を設けた。この構成によれば、複数個のゲートパッド
１６を利用することにより、周知の検査装置を使用し
て、複数個のセルブロック１２の各良否の判定を容易に
行うことができる。
個のＩＧＢＴ１のチップ（半導体基板）の表面に複数個
のセルブロック１２を設け、これらセルブロック１２に
互いに独立する複数個のゲート電極８をそれぞれ設け、
そして、ＩＧＢＴ１のチップに各ゲート電極８にそれぞ
れ接続されたボンディング用の複数個のゲートパッド１
６を設けた。この構成によれば、複数個のゲートパッド
１６を利用することにより、周知の検査装置を使用し
て、複数個のセルブロック１２の各良否の判定を容易に
行うことができる。
【００３２】そして、この構成の場合、良品のセルブロ
ック１２のゲートパッド１６だけを、外部のゲート端子
１７に接続することが可能になる。このため、複数個の
セルブロック１２の中に不良品がある場合でも、良品の
セルブロック１２だけでＩＧＢＴ１（半導体装置）を構
成することができ、ＩＧＢＴ１が正常に動作するように
なる。これにより、ＩＧＢＴ１のチップサイズを大形化
した場合でも、良品率が低下することを防止できる。
ック１２のゲートパッド１６だけを、外部のゲート端子
１７に接続することが可能になる。このため、複数個の
セルブロック１２の中に不良品がある場合でも、良品の
セルブロック１２だけでＩＧＢＴ１（半導体装置）を構
成することができ、ＩＧＢＴ１が正常に動作するように
なる。これにより、ＩＧＢＴ１のチップサイズを大形化
した場合でも、良品率が低下することを防止できる。
【００３３】しかも、上記構成の場合、多層配線構成と
する必要がないため、半導体ウエハプロセスの工程数
は、通常のＩＧＢＴの構成と同じで済む。というのは、
ゲートパッド１６をセルブロック１２毎に設けること
は、フォトマスクのパターン設計の変更で実現すること
ができるためである。従って、ＩＧＢＴ１のチップサイ
ズを大形化した場合でも、良品率が低下することを防止
でき（即ち、歩留りを高くすることができ）、しかも、
特開平８−１９１１４５号公報に提案された構成とは異
なり、半導体ウエハプロセスが複雑になることを防止で
きる。
する必要がないため、半導体ウエハプロセスの工程数
は、通常のＩＧＢＴの構成と同じで済む。というのは、
ゲートパッド１６をセルブロック１２毎に設けること
は、フォトマスクのパターン設計の変更で実現すること
ができるためである。従って、ＩＧＢＴ１のチップサイ
ズを大形化した場合でも、良品率が低下することを防止
でき（即ち、歩留りを高くすることができ）、しかも、
特開平８−１９１１４５号公報に提案された構成とは異
なり、半導体ウエハプロセスが複雑になることを防止で
きる。
【００３４】また、上記実施例では、ＩＧＢＴ１のチッ
プを矩形状に構成すると共に、複数個のゲートパッド１
６をＩＧＢＴ１のチップの一辺部に一列に並べて配置す
るように構成したので、ゲートパッド１６を外部のゲー
ト端子１７に接続する接続形態を設計し易くなる。尚、
上記実施例では、不良セルブロック１２のゲート電極８
をグランド端子１９にワイヤボンディングする例を示し
たが、外部のエミッタ端子（図示しない）にワイヤボン
ディングするようにしても良い。また、グランド端子１
９とエミッタ端子を共通端子としても良い。
プを矩形状に構成すると共に、複数個のゲートパッド１
６をＩＧＢＴ１のチップの一辺部に一列に並べて配置す
るように構成したので、ゲートパッド１６を外部のゲー
ト端子１７に接続する接続形態を設計し易くなる。尚、
上記実施例では、不良セルブロック１２のゲート電極８
をグランド端子１９にワイヤボンディングする例を示し
たが、外部のエミッタ端子（図示しない）にワイヤボン
ディングするようにしても良い。また、グランド端子１
９とエミッタ端子を共通端子としても良い。
【００３５】尚、上記実施例においては、ＩＧＢＴ１の
チップに、複数個のセルブロック１２の各エミッタ電極
１０にそれぞれ接続された複数個のエミッタパッド１５
を設けるようにしているが、ゲート電極８のみブロック
別に独立とし、全セルブロック共通、あるいは、複数の
セルブロック毎に共通のエミッタパッド１５を設けるよ
うにしても良い。また、Ｐベース層５は、各セルブロッ
ク共通のシングルベースとしても良いし、各セルブロッ
ク毎あるいは複数のセルブロック毎に設定された島状ベ
ースとしても良い。尚、島状ベースとした場合、ゲート
オフ時に隣合う島状ベースからｎ−ドリフト層４側へ延
びる空乏層が互いに連結するようにベース間距離を設定
すれば、耐圧に優れた構成となる。
チップに、複数個のセルブロック１２の各エミッタ電極
１０にそれぞれ接続された複数個のエミッタパッド１５
を設けるようにしているが、ゲート電極８のみブロック
別に独立とし、全セルブロック共通、あるいは、複数の
セルブロック毎に共通のエミッタパッド１５を設けるよ
うにしても良い。また、Ｐベース層５は、各セルブロッ
ク共通のシングルベースとしても良いし、各セルブロッ
ク毎あるいは複数のセルブロック毎に設定された島状ベ
ースとしても良い。尚、島状ベースとした場合、ゲート
オフ時に隣合う島状ベースからｎ−ドリフト層４側へ延
びる空乏層が互いに連結するようにベース間距離を設定
すれば、耐圧に優れた構成となる。
【００３６】図４は本発明の第２の実施例を示すもので
あり、第１の実施例と異なるところを説明する。尚、第
１の実施例と同一部分には同一符号を付している。第２
の実施例では、不良品のセルブロック１２のゲート電極
８に接続されているゲートパッド１６（１６ｃ）を、図
４に示すように、チップの内部のエミッタパッド１５
（１５ｃ）に例えばワイヤボンディングにより接続する
ように構成した。これにより、ゲートパッド１６とエミ
ッタパッド１５との間は、ボンディングワイヤ１８によ
って接続される構成となる。この結果、不良品のセルブ
ロック１２のゲート電極８（ゲートパッド１６ｃ）は、
エミッタパッド１５の電位に固定される構成となる。
尚、エミッタパッド１５は、通常、グランドに接続され
るため、上記エミッタパッド１５の電位はグランド電位
となる。これにより、不良品のセルブロック１２のゲー
ト電極８には、ゲート制御用の信号が与えられることが
ないから、不良品のセルブロック１２内の素子が動作す
ることはない。
あり、第１の実施例と異なるところを説明する。尚、第
１の実施例と同一部分には同一符号を付している。第２
の実施例では、不良品のセルブロック１２のゲート電極
８に接続されているゲートパッド１６（１６ｃ）を、図
４に示すように、チップの内部のエミッタパッド１５
（１５ｃ）に例えばワイヤボンディングにより接続する
ように構成した。これにより、ゲートパッド１６とエミ
ッタパッド１５との間は、ボンディングワイヤ１８によ
って接続される構成となる。この結果、不良品のセルブ
ロック１２のゲート電極８（ゲートパッド１６ｃ）は、
エミッタパッド１５の電位に固定される構成となる。
尚、エミッタパッド１５は、通常、グランドに接続され
るため、上記エミッタパッド１５の電位はグランド電位
となる。これにより、不良品のセルブロック１２のゲー
ト電極８には、ゲート制御用の信号が与えられることが
ないから、不良品のセルブロック１２内の素子が動作す
ることはない。
【００３７】図５は本発明の第３の実施例を示すもので
あり、第１の実施例と異なるところを説明する。尚、第
１の実施例と同一部分には同一符号を付している。第３
の実施例では、ゲートパッド１６と外部のゲート端子と
の接続、並びに、ゲートパッド１６と外部のグランド端
子との接続を、半田接合により行うように構成してい
る。
あり、第１の実施例と異なるところを説明する。尚、第
１の実施例と同一部分には同一符号を付している。第３
の実施例では、ゲートパッド１６と外部のゲート端子と
の接続、並びに、ゲートパッド１６と外部のグランド端
子との接続を、半田接合により行うように構成してい
る。
【００３８】具体的には、図５に示すように、ＩＧＢＴ
１のチップを取り付ける配線基板２０の上面に、ゲート
パッド１６を接続するためのゲート端子２１と、エミッ
タパッド１５を接続するためのエミッタ端子２２とを予
め形成しておく。上記ゲート端子２１及び上記エミッタ
端子２２は、配線基板２０上に形成された例えば導体パ
ターン等からなる電極で構成されている。
１のチップを取り付ける配線基板２０の上面に、ゲート
パッド１６を接続するためのゲート端子２１と、エミッ
タパッド１５を接続するためのエミッタ端子２２とを予
め形成しておく。上記ゲート端子２１及び上記エミッタ
端子２２は、配線基板２０上に形成された例えば導体パ
ターン等からなる電極で構成されている。
【００３９】そして、ＩＧＢＴ１のチップのゲートパッ
ド１６及びエミッタパッド１５は、配線基板２０のゲー
ト端子２１及びエミッタ端子２２の上に半田層２３を介
してフェースダウン接合されるように構成されている。
尚、上述した以外の第３の実施例の構成は、第１の実施
例の構成と同じ構成としたが、コレクタ電極１１をエミ
ッタ電極１０と同一面側としたいわゆるｕｐ−ドレイン
タイプの構造とするように構成しても良い。
ド１６及びエミッタパッド１５は、配線基板２０のゲー
ト端子２１及びエミッタ端子２２の上に半田層２３を介
してフェースダウン接合されるように構成されている。
尚、上述した以外の第３の実施例の構成は、第１の実施
例の構成と同じ構成としたが、コレクタ電極１１をエミ
ッタ電極１０と同一面側としたいわゆるｕｐ−ドレイン
タイプの構造とするように構成しても良い。
【００４０】従って、第３の実施例においても、第１の
実施例とほぼ同じ作用効果を得ることができる。特に、
第３の実施例では、ＩＧＢＴ１のチップのゲートパッド
１６及びエミッタパッド１５を配線基板２０のゲート端
子２１及びエミッタ端子２２に半田接合により接続する
ように構成したので、ＩＧＢＴ１のチップの冷却性能を
向上させることができる。
実施例とほぼ同じ作用効果を得ることができる。特に、
第３の実施例では、ＩＧＢＴ１のチップのゲートパッド
１６及びエミッタパッド１５を配線基板２０のゲート端
子２１及びエミッタ端子２２に半田接合により接続する
ように構成したので、ＩＧＢＴ１のチップの冷却性能を
向上させることができる。
【００４１】また、上記第３の実施例では、ＩＧＢＴ１
のチップのゲートパッド１６及びエミッタパッド１５を
配線基板２０のゲート端子２１及びエミッタ端子２２に
半田接合により接続したが、これに代えて、ＩＧＢＴ１
のチップのゲートパッド１６及びエミッタパッド１５を
基板２０のゲート端子２１及びエミッタ端子２２に直接
圧接（圧着）することにより接続する構成としても良
い。
のチップのゲートパッド１６及びエミッタパッド１５を
配線基板２０のゲート端子２１及びエミッタ端子２２に
半田接合により接続したが、これに代えて、ＩＧＢＴ１
のチップのゲートパッド１６及びエミッタパッド１５を
基板２０のゲート端子２１及びエミッタ端子２２に直接
圧接（圧着）することにより接続する構成としても良
い。
【００４２】尚、上記各実施例では、複数個のゲートパ
ッド１６をＩＧＢＴ１のチップの一辺部に並べて配置す
るように構成したが、これに限られるものではなく、複
数個のゲートパッド１６の配置位置は、ゲートパッド１
６を外部のゲート端子に接続する接続形態に対応するよ
うに設計すれば良い。また、上記各実施例では、ｎチャ
ネルタイプのＩＧＢＴに適用した例を示したが、勿論、
ｐチャネルタイプのものに適用しても良く、不良品のセ
ルブロックのゲート電極８の電位もグランド電位に限ら
ず、各セルのチャネルが反転しない電位に固定できれば
良い。
ッド１６をＩＧＢＴ１のチップの一辺部に並べて配置す
るように構成したが、これに限られるものではなく、複
数個のゲートパッド１６の配置位置は、ゲートパッド１
６を外部のゲート端子に接続する接続形態に対応するよ
うに設計すれば良い。また、上記各実施例では、ｎチャ
ネルタイプのＩＧＢＴに適用した例を示したが、勿論、
ｐチャネルタイプのものに適用しても良く、不良品のセ
ルブロックのゲート電極８の電位もグランド電位に限ら
ず、各セルのチャネルが反転しない電位に固定できれば
良い。
【００４３】更に、上記各実施例では、本発明をＩＧＢ
Ｔに適用したが、これに限られるものではなく、半導体
基板の表面に電流制御用のゲート電極を備えた半導体装
置、例えばＭＯＳＦＥＴに適用しても良い。尚、本発明
をＭＯＳＦＥＴに適用した場合には、上記各実施例のエ
ミッタパッド１５がソースパッドに代わる。
Ｔに適用したが、これに限られるものではなく、半導体
基板の表面に電流制御用のゲート電極を備えた半導体装
置、例えばＭＯＳＦＥＴに適用しても良い。尚、本発明
をＭＯＳＦＥＴに適用した場合には、上記各実施例のエ
ミッタパッド１５がソースパッドに代わる。
【図１】本発明の第１の実施例を示すＩＧＢＴの部分平
面模式図
面模式図
【図２】ＩＧＢＴの縦断面模式図
【図３】ゲートパッドとゲート端子またはグランド端子
とをワイヤボンディングにより接続した状態を示す図１
相当図
とをワイヤボンディングにより接続した状態を示す図１
相当図
【図４】本発明の第２の実施例を示す図３相当図
【図５】本発明の第３の実施例を示すゲートパッドとゲ
ート端子とを並びにエミッタパッドとエミッタ端子とを
半田接合により接続した状態を示す部分断面図
ート端子とを並びにエミッタパッドとエミッタ端子とを
半田接合により接続した状態を示す部分断面図
１はＩＧＢＴ（半導体装置）、２はｐ＋基板（半導体基
板）、６はトレンチ、７はゲート絶縁膜、８はゲート電
極、９はｎ＋エミッタ層、１０はエミッタ電極、１１は
コレクタ電極、１２はセルブロック、１３は配線層、１
４は配線層、１５はエミッタパッド、１６はゲートパッ
ド、１７はゲート端子、１８はボンディングワイヤ、１
９はグランド端子、２０は基板、２１はゲート端子、２
２はエミッタ端子を示す。
板）、６はトレンチ、７はゲート絶縁膜、８はゲート電
極、９はｎ＋エミッタ層、１０はエミッタ電極、１１は
コレクタ電極、１２はセルブロック、１３は配線層、１
４は配線層、１５はエミッタパッド、１６はゲートパッ
ド、１７はゲート端子、１８はボンディングワイヤ、１
９はグランド端子、２０は基板、２１はゲート端子、２
２はエミッタ端子を示す。
Claims (8)
- 【請求項１】 １個の半導体基板と、 この半導体基板の表面に設けられた複数個のセルブロッ
クと、 これらセルブロックにそれぞれ設けられ、互いに独立す
る複数個のゲート電極と、 前記半導体基板に設けられ、前記各ゲート電極にそれぞ
れ接続された複数個のゲートパッドとを備えて成る半導
体装置。 - 【請求項２】 前記半導体基板が矩形状に構成されてい
ると共に、 前記複数個のゲートパッドが前記半導体基板の一辺部に
並べて配置されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記半導体基板の外部に設けられたゲー
ト端子と、 前記半導体基板の外部に設けられたグランド端子とを備
え、 前記複数個のセルブロックのうちの良品のセルブロック
のゲート電極に接続されたゲートパッドを前記ゲート端
子に接続すると共に、 前記複数個のセルブロックのうちの不良品のセルブロッ
クのゲート電極に接続されたゲートパッドを前記グラン
ド端子に接続したことを特徴とする請求項１または２記
載の半導体装置。 - 【請求項４】 前記半導体基板の外部に設けられゲート
端子と、 前記半導体基板に設けられたエミッタパッドまたはソー
スパッドとを備え、 前記複数個のセルブロックのうちの良品のセルブロック
のゲート電極に接続されたゲートパッドを前記ゲート端
子に接続すると共に、 前記複数個のセルブロックのうちの不良品のセルブロッ
クのゲート電極に接続されたゲートパッドを前記エミッ
タパッドまたは前記ソースパッドに接続したことを特徴
とする請求項１または２記載の半導体装置。 - 【請求項５】 前記ゲートパッドと前記ゲート端子とを
ワイヤボンディングにより接続すると共に、 前記ゲートパッドと、前記グランド端子または前記エミ
ッタパッドまたは前記ソースパッドとをワイヤボンディ
ングにより接続することを特徴とする請求項３または４
記載の半導体装置。 - 【請求項６】 前記ゲートパッドと前記ゲート端子とを
半田接合により接続すると共に、 前記ゲートパッドと、前記グランド端子または前記エミ
ッタパッドまたは前記ソースパッドとを半田接合により
接続することを特徴とする請求項３または４記載の半導
体装置。 - 【請求項７】 前記ゲートパッドと前記ゲート端子とを
圧接により接続すると共に、 前記ゲートパッドと、前記グランド端子または前記エミ
ッタパッドまたは前記ソースパッドとを圧接により接続
することを特徴とする請求項３または４記載の半導体装
置。 - 【請求項８】 １個の絶縁ゲート型バイポーラトランジ
スタチップと、 この絶縁ゲート型バイポーラトランジスタチップに設け
られた複数個のセルブロックと、 これらセルブロックにそれぞれ設けられ、互いに独立す
る複数個のゲート電極と、 前記絶縁ゲート型バイポーラトランジスタチップに設け
られ、前記各ゲート電極にそれぞれ接続された複数個の
ゲートパッドとを備えて成る絶縁ゲート型バイポーラト
ランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28825099A JP4186346B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体装置 |
| US09/675,209 US6809348B1 (en) | 1999-10-08 | 2000-09-29 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28825099A JP4186346B2 (ja) | 1999-10-08 | 1999-10-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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