JP7394944B2 - スイッチング素子およびスイッチング電源回路 - Google Patents
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Description
、接続点15から出力端子4へと向かう電流を保とうとするので、ダイオード12を通って電流が流れ、出力端子4に導出される電圧が保持される。チョークコイル16の出力端子4側に現れる電圧が電解コンデンサ17によって平滑されることにより、出力端子4には安定した電圧が導出される。このような動作により、電源端子2,3の間に供給される直流電圧がスイッチング素子10のゲートに与えられる制御信号のデューティ比に応じて降圧され、その降圧された直流電圧が出力端子4,5の間に導出される。
シリコンゲート50は、図4には表れていない場所で、エピタキシャル層41の表面上へと引き出され、ゲート電極23に接続されている。ドレイン電極25は、SiC基板40の裏面(エピタキシャル層41とは反対側の表面)にオーミック接触するように形成されている。
下降時間が制限されていない場合でも、ブリッジ回路でFETを動作させるときに必須であるデッドタイム(ブリッジ内全てのFETをオフさせておく時間)の制御を容易にできるメリットもある。
フ遅延時間および下降時間が著しく短縮されていることがわかる。すなわち、スイッチング素子10は、Siスーパージャンクション型MOSFETよりもはるかに高速なスイッチングが可能なスイッチング素子である。Siスーパージャンクション型MOSFETでは、Ronを犠牲にしてチップを小さくして高速化を図っているにも拘わらず、SiCデバイスを用いたスイッチング素子10の方がより電圧変化速度が速いのである。
Tチップ20のゲート電極23に対向する位置に達している。この先端部に、はんだ等のダイボンディング材を用いてゲート電極23がダイボンディングされている。
の構成を有し、SiC半導体を活性領域に用いたトレンチゲート型MOSFETチップ20を内蔵している。このスイッチング素子80は、nチャネル型電界効果トランジスタであって、ドレインが高周波トランス79の1次側巻線79pに接続され、そのソースが電気抵抗94を介して整流回路77へと接続されている。この実施形態では、一次側巻線79pは、スイッチング素子80に接続されたチョークコイルと見なすことができる。
で、電力を供給するための装置である。ワイヤレス給電装置111は、高周波回路113と、駆動回路114と、共振回路115(115A,115B)とを含む。
ドライン145との間に接続された整流素子としてのダイオード148と、トランジスタ146と負荷143との間に接続されたチョークコイル149と、チョークコイル149と負荷143との間においてグランドライン145との間に接続された平滑コンデンサ150とを含む。
供給されることになる。
112への効率的なワイヤレス給電が可能となる。とくに、第1および第2スイッチング素子121,122にSiC半導体のMOSFETを適用して、大電力を高周波で伝達するには、共振回路115における共振を保証することが重要であり、この観点から、多数対の入力電極133を受電機器112に備えることが好ましい。
ド177,178が形成されている。ランド177は多層プリント配線基板167の厚さ方向に層間を貫通するビア179によって第1グランドパターン175に接続されている。もう1つのランド178は、多層プリント配線基板167の厚さ方向に層間を貫通するビア180によって第2グランドパターン176に接続されている。共振インダクタ124の一対の端子は、ランド177,178にはんだ付けされ、これによって多層プリント配線基板167上に共振インダクタ124が実装されている。こうして、第1グランドパターン175と第2グランドパターン176との間に共振インダクタ124が電気的に介装されることになる。
Field-Effect-Transistor)で構成されたスイッチング素子を有し、前記スイッチング素子が1MHz以上の駆動周波数で駆動され、かつスイッチング時の電圧変化速度が5×109V/秒以上である、高速スイッチング動作回路。
記載の高速スイッチング動作回路。
り、前記電極保持板の裏面側に前記コイルが保持されており、前記出力電極の裏面側に前記コイルの前記一端が直付けされている。
活性領域がSiC半導体からなるスイッチング素子と、
前記スイッチング素子を400kHz以上の駆動周波数で駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給する平滑回路と、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有するMISFETであり、
前記MISFETは、オン抵抗Ronとゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、スイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項43~45のいずれか一項に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記MISFETを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項45に記載のスイッチング電源回路。
前記SiC基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成され、その側面がテーパーを有するように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
平面視において、前記ゲートトレンチから前記ゲート上絶縁膜の端部までの領域よりも広く形成されたソース領域と、を含む、スイッチング素子であって、
前記スイッチング素子のオン抵抗Ronとゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、スイッチング素子。
活性領域がSiC半導体からなるスイッチング素子と、
前記スイッチング素子を駆動(好ましくは400kHz以上の駆動周波数で駆動)する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するMISFET(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、
前記MISFETは、オン時において、面積で規格化したオン抵抗が4mΩcm2以下であり、
前記MISFETは、入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項61~63のいずれか一項に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記MISFETを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項63に記載のスイッチング電源回路。
前記SiC半導体層の表面側に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
前記スイッチング素子のオン時において、面積で規格化したオン抵抗が4mΩcm2以下であり、
入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング素子。
活性領域がSiC半導体からなるスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するMISFETであり、
前記MISFETは、入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング電源回路。
前記SiC基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング素子。
前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成されたソース電極と、前記半導体層の他方表面側に形成されたドレイン電極とを含むMISFETであり、
前記MISFETは、入力容量および出力容量がいずれも1000pF未満である、スイッチング素子。
前記スイッチング素子は、一方表面および他方表面を有するSiC半導体からなる半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記半導体層に対向するゲート電極と、前記ゲート電極によりスイッチングされるソース領域およびドレイン領域にそれぞれ電気的に接続されたソース電極およびドレイン電極とを含むMISFETであり、
前記MISFETは、オン抵抗Ronとゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、スイッチング素子。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項86~88のいずれか一項に記載のスイッチング素子。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記ソース電極が接合されている、項88に記載のスイッチング素子。
6 直流電源
7 負荷
10 スイッチング素子
11 駆動回路
12 ダイオード(整流用素子)
13 平滑回路
14 電解コンデンサ
16 チョークコイル
17 電解コンデンサ
20 MOSFETチップ
21 リードフレーム
22 モールド樹脂
23 ゲート電極
24 ソース電極
25 ドレイン電極
26 ゲートリード
27 ソースリード
28 ドレインリード
29 チップ支持部
30 ゲートワイヤ
31 ソースワイヤ
35 ゲートトレンチ
40 n+型SiC基板
41 SiCエピタキシャル層
42 n-型ドレイン領域
43 p型ボディ領域
44 n+型ソース領域
46 ゲート絶縁膜
47 底面被覆部
48 側壁被覆部
50 ポリシリコンゲート
51 層間絶縁膜
61 リードフレーム
62 ゲートリード
63 ソースリード
64 ドレインリード
65 ドレインワイヤ
66 チップ支持部
71 AC/DC電源回路
76 交流電源
77 整流回路
78 平滑コンデンサ
79 高周波トランス
79p 一次側巻線
79s 二次側巻線
80 スイッチング素子
81 駆動回路
82 スナバ回路
83 ダイオード(整流素子)
84 電解コンデンサ
111 ワイヤレス給電装置
112 受電機器
113 高周波回路
114 駆動回路
115 共振回路
116 直流電源
119 電源電圧ライン
119A 第1分岐ライン
119B 第2分岐ライン
120 グランドライン
121 第1スイッチング素子
122 第2スイッチング素子
123 高周波トランス
124 共振インダクタ
125 平滑コンデンサ
127 第1一次側巻線
128 第2一次側巻線
129 二次側巻線
131 コイル
132 出力電極
133 入力電極
135 コンデンサ
140 整流回路
141 平滑コンデンサ
142 DC/DCコンバータ
143 負荷
146 npnトランジスタ
147 スイッチング駆動回路
148 ダイオード
149 チョークコイル
150 平滑コンデンサ
155 電極保持板
156 凹所
157 シート体
158 ケーブル
159 電源ケーブル
160 信号ケーブル
161 貫通孔
167 多層プリント配線基板
171 第1配線層
172 第2配線層
173 第3配線層
175 第1グランドパターン
176 第2グランドパターン
181 第1電源電圧パターン
182 第2電源電圧パターン
220 電極保持板
Claims (24)
- 一方表面および他方表面を有するとともにSiCからなる半導体層に形成され、ゲート電極に入力される信号に応じて、第1電極および第2電極の間のスイッチング動作を行うスイッチング素子であって、オン抵抗Ronとゲート電荷量Qgとの積で表される性能Ron・Qgが5ΩnC未満であり、400kHz以上の駆動周波数で駆動される、スイッチング素子。
- 入力容量および出力容量がいずれも1000pF未満である、請求項1に記載のスイッチング素子。
- オン時において、面積で規格化したオン抵抗が4mΩcm2以下であり、
入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、請求項1または2に記載のスイッチング素子。 - 前記スイッチング素子がMISFETであり、前記入力容量は、ゲート-ソース間寄生容量とゲート-ドレイン間寄生容量との和であり、前記出力容量は、ドレイン-ソース間寄生容量と前記ゲート-ドレイン間寄生容量との和である、請求項3に記載のスイッチング素子。
- 寄生ゲート抵抗が30Ω以下である、請求項1~4のいずれか一項に記載のスイッチング素子。
- オン抵抗が4mΩcm2以下である、請求項1~5のいずれか一項に記載のスイッチング素子。
- スイッチング時の電圧変化速度が5×109V/秒以上である、請求項1~6のいずれか一項に記載のスイッチング素子。
- 前記スイッチング素子がMISFETであり、前記第1電極はソース電極であり、前記第2電極はドレイン電極である、請求項1~7のいずれか一項に記載のスイッチング素子。
- 前記MISFETの動作電圧が100V~300Vであり、前記MISFETの破壊電圧が900V以上である、請求項8に記載のスイッチング素子。
- 前記半導体層の一方表面側に前記ゲート電極および前記第1電極を有し、前記半導体層の他方表面側に前記第2電極を有するチップと、
前記ゲート電極が電気的に接続されるゲートリードと、
前記第1電極が電気的に接続される第1電極リードと、
前記第2電極が電気的に接続される第2電極リードと、
前記チップと前記各リードの一部を封止する封止樹脂と、を含む、請求項1~9のいずれか一項に記載のスイッチング素子。 - 前記ゲートリード、前記第1電極リードおよび前記第2電極リードは、同一平面上に配置されている、請求項10に記載のスイッチング素子。
- 前記ゲート電極に、直径100μm以上、長さ5mm以下のゲートワイヤが接続されており、
前記第1電極に、直径300μm以上、長さ5mm以下のワイヤが接続されている、請求項1~11のいずれか一項に記載のスイッチング素子。 - 前記スイッチング素子は、前記第2電極を支持する支持基板に接合するフェースアップ方式で前記支持基板に実装されている、請求項1~12のいずれか一項に記載のスイッチング素子。
- 前記スイッチング素子は、前記第1電極を支持する支持基板に接合するフェースダウン方式で前記支持基板に実装されている、請求項1~11のいずれか一項に記載のスイッチング素子。
- 前記半導体層の一方表面側に前記ゲート電極および前記第1電極を有し、前記半導体層の他方表面側に前記第2電極を有するチップと、
前記ゲート電極が電気的に接続されるゲートリードと、
前記第1電極が電気的に接続される第1電極リードと、
前記第2電極が電気的に接続される第2電極リードと、
前記チップと前記各リードの一部を封止する封止樹脂と、を含み、
前記第1電極リードは、前記第1電極を支持するための支持部を一体的に有しており、前記支持部に接合材を用いて前記第1電極が接合されている、請求項14に記載のスイッチング素子。 - 前記支持部には、前記ゲートリードから前記ゲート電極に至る経路に対応した切り欠き部が形成されている、請求項15に記載のスイッチング素子。
- 前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、請求項16に記載のスイッチング素子。
- 前記ゲートリード延長部の先端部は、前記ゲート電極に対向する位置に達している、請求項17に記載のスイッチング素子。
- 前記先端部に、接合材を用いて前記ゲート電極が接合されている、請求項18に記載のスイッチング素子。
- 前記半導体層の一方表面側から形成されたトレンチと、
前記トレンチの底面および壁面を覆う絶縁膜と、
前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、をさらに含み、
前記ゲート電極が、前記埋込ゲートと電気的に接続されており、
前記第1電極が、前記ゲート上絶縁膜を覆うように形成されており、
前記第2電極が、前記半導体層の他方表面側に形成されている、請求項1~19のいずれか一項に記載のスイッチング素子。 - 前記ゲート上絶縁膜は、前記半導体層の前記一方表面に対して傾斜したテーパーを有する側面を有し、前記第1電極は、前記ゲート上絶縁膜の前記側面を覆っている、請求項20に記載のスイッチング素子。
- 前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、請求項20または21に記載のスイッチング素子。
- 前記スイッチング素子がMISFETであり、前記第1電極はソース電極であり、前記第2電極はドレイン電極であり、
平面視において、前記半導体層に、前記ソース電極に接続された複数のソース領域が前記トレンチに沿って配列されている、請求項20~22のいずれか一項に記載のスイッチング素子。 - 請求項1~23のいずれか一項に記載のスイッチング素子を含み、負荷に電力を供給するスイッチング電源回路。
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