JP2007318062A - 高耐圧半導体スイッチング素子 - Google Patents

Abstract

【課題】軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を提供する。
【解決手段】基板表面部にリサーフ領域３０２が形成されている。リサーフ領域３０２と隣り合うようにベース領域が形成されている。ベース領域上にはゲート電極３１０が形成されている。ベース領域内にはリサーフ領域３０２と離隔してエミッタ／ソース領域３０６が形成されている。リサーフ領域３０２内にベース領域とは離隔して第１コレクタ領域３０３、第２コレクタ領域３１４及びドレイン領域３１３が形成されている。第１コレクタ領域３０３は長さＸ１を有する複数の部分からなり、第２コレクタ領域３１４は長さＸ１よりも短い長さＸ２を有する複数の部分からなる。コレクタ領域３０３及び３１４の各部分の間にドレイン領域３１３が介在する。
【選択図】図６

Description

本発明は、スイッチング電源装置に使用され且つ主電流を繰り返し開閉する高耐圧半導体スイッチング素子に関するものである。

近年、地球温暖化防止対策の見地から、家電製品等のスタンバイ電力の削減が注目されており、スタンバイ時における消費電力がより低いスイッチング電源装置が強く要求されている。

以下に従来のスイッチング電源装置について説明する。

図１５は従来のスイッチング電源装置の回路構成の一例を示している。図１５に示すように、従来のスイッチング電源装置は、一次側整流平滑回路１１１と、本体回路１１２と、トランス１０４と、二次側整流平滑回路１２１とを有している。

具体的には、一次側整流平滑回路１１１の入力端子１１６及び１１７間に入力された交流電圧は、一次側整流平滑回路１１１によって整流平滑され、入力直流電圧として本体回路１１２に供給される。ここで、一次側整流平滑回路１１１は、ダイオードブリッジ１３１と入力コンデンサ１３２とを有しており、ダイオードブリッジ１３１によって全波整流された電圧が、入力コンデンサ１３２によって平滑されて本体回路１１２に供給されている。

本体回路１１２内には、半導体スイッチング素子１１３と電圧制御回路１１４とが設けられている。この半導体スイッチング素子１１３と電圧制御回路１１４とはワンチップに集積化可能である。トランス１０４内には一次巻線１４１が設けられており、当該一次巻線１４１と半導体スイッチング素子１１３とは直列接続されており、当該直列接続回路に一次側整流平滑回路１１１からの入力直流電圧が供給されている。

半導体スイッチング素子１１３の制御端子は電圧制御回路１１４に接続されており、電圧制御回路１１４が出力するゲート信号によって半導体スイッチング素子１１３の導通と遮断とが制御されるように構成されている。

トランス１０４内には、一次巻線１４１と磁気結合した二次巻線１４２と、一次巻線１４１及び二次巻線１４２と磁気結合した補助巻線１４３が設けられている。半導体スイッチング素子１１３がスイッチング動作し、一次巻線１４１に断続的に電流が流れると、二次巻線１４２と補助巻線１４３とに電圧が誘起される。

二次側整流平滑回路１２１は、二次巻線１４２に誘起された電圧を整流平滑して直流出力電圧を生成し、出力端子１２６及び１２７から出力する。具体的には、二次側整流平滑回路１２１は、ダイオード１２２と、チョークコイル１２３と、第１及び第２の出力コンデンサ１２４及び１２５とを有している。チョークコイル１２３と、第１及び第２の出力コンデンサ１２４及び１２５とはπ型接続されており、二次巻線１４２に誘起された電圧は、ダイオード１２２によって半波整流されると共にチョークコイル１２３と第１及び第２の出力コンデンサ１２４及び１２５とによって平滑されるようになっている。

補助巻線１４３の両端に生じる電圧は、電圧制御回路１１４を介して、半導体スイッチング素子１１３の制御端子に入力されている。すなわち、図１５に示すスイッチング電源装置は、リンギングチョークコンバータ（ＲＣＣ）方式であり、半導体スイッチング素子１１３は補助巻線１４３に生じた電圧によって、自励でスイッチング動作するようになっている。

出力端子１２６及び１２７間の電圧は、フォトカプラ１２９を介して電圧制御回路１１４にフィードバックされている。例えば出力端子１２６及び１２７間の電圧が低下した場合には、電圧制御回路１１４は、半導体スイッチング素子１１３の導通期間を強制的に長くし、逆に、出力端子１２６及び１２７間の電圧が上昇した場合には、電圧制御回路１１４は、スイッチング素子１１３の導通期間を強制的に短くする。これにより、出力端子１２６及び１２７に現れる電圧が一定値に維持されるようになっている。

電圧制御回路１１４の内部では、補助巻線１４３に誘起された電圧を利用して補助的な直流電圧が生成されているので、電圧制御回路１１４はスイッチング電源装置の始動時を除き、その補助的な直流電圧によって動作するようになっている。

尚、スイッチング電源装置の始動時、つまり入力端子１１６及び１１７間に交流電圧を投入した時には、半導体スイッチング素子１１３がスイッチング動作をしていないために、補助巻線１４３への電圧の誘起がなく、電圧制御回路１１４は無電源の状態である。従って、半導体スイッチング素子１１３にスイッチングを開始させるために、一次側整流平滑回路１１１から外付けの抵抗１５１（高耐圧、高電力）を通して、電圧制御回路１１４を起動させるのに見合う低電圧を供給する。

上記のようなスイッチング電源では、損失は主として半導体スイッチング素子１１３で生じる。このスイッチング素子１１３には、通常ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor ）が用いられている。一般に、バイポーラトランジスタでは、導通状態から遮断状態に切り替わるときのスイッチング損失が大きいが、ＭＯＳＦＥＴでは、スイッチング速度が速いためにスイッチング損失は小さい。その反面、ＭＯＳＦＥＴは、バイポーラトランジスタとは異なり、導通抵抗が大きいために導通損失が無視できない。従って、ＭＯＳＦＥＴに大電流が流れると、損失が大きくなってしまう。

近年では、スイッチング電源の技術分野においても、ユニポーラ型のＭＯＳＦＥＴに対して、ドリフト層に少数キャリアを注入するバイポーラ型のＩＧＢＴ（Insulated Gate Bipolar Transistor ）が注目されている。図１５に示す従来のスイッチング電源装置において、ＩＧＢＴをスイッチング素子１１３に用いた場合、バイポーラトランジスタと同様に伝導度変調が生じるため、導通抵抗は小さくなるものの、少数キャリアを利用するため、スイッチング速度が遅くなってスイッチング損失が大きくなる。

ところで、上記のようなＲＣＣ方式のスイッチング電源では、出力端子１２６及び１２７に接続される負荷が重い場合には、スイッチング素子１１３のスイッチング周波数が低下すると共にスイッチング素子１１３の導通期間が長くなり、その結果、一次巻線１４１に大電流が流れることによって出力端子１２６及び１２７間の電圧が一定値に維持される。逆に、待機モードのような軽負荷時には、スイッチング素子１１３のスイッチング周波数が高くなると共に導通期間が短くなり、その結果、一次巻線１４１に流れる電流が減少することによって出力端子１２６及び１２７間の電圧が一定値に維持される。

従って、スイッチング損失及び導通損失の両方を総合的にみた場合、重負荷の場合には、低周波・大電流になるため、ＭＯＳＦＥＴが不利になり、ＩＧＢＴが有利になる。逆に、待機モードのような軽負荷時には、高周波・低電流になるため、ＭＯＳＦＥＴが有利になり、ＩＧＢＴが不利になる。

図１６は、ＭＯＳＦＥＴ（横型、ドリフト領域はリサーフ構造）及びＩＧＢＴ（横型）をそれぞれスイッチング電源に使用した場合における負荷と損失との関係を比較した結果を示す図である。図１６に示すように、低出力（軽負荷）側ではスイッチング周波数が高くなるためにＩＧＢＴの損失が大きくなっており、高出力（重負荷）側ではスイッチング周波数が低くなるためにＭＯＳＦＥＴの損失が大きくなっている。
特開平７−１５３９５１号公報 特開２００２−３４５２４２号公報 特公平６−５２７９１号公報（米国特許第５０７２２６８号明細書） D.S.Byeon 他、The separated shorted-anode insulated gate bipolar transistor with the suppressed negative differntial resistance regime、Microelectronics Journal 30、1999年、p.571-575

前述のように、スイッチング素子としてＭＯＳＦＥＴを用いた場合、重負荷での導通損失が大きくなる一方、スイッチング素子としてＩＧＢＴを用いた場合、待機時や軽負荷時でのスイッチング損失が増えるので、軽負荷から重負荷までの全域にわたって損失を低減することは、従来の半導体スイッチング素子では困難であった。

前記に鑑み、本発明は、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を提供することを目的とする。

前記の目的を達成するために、つまり、軽負荷から重負荷までの全域にわたって損失を低減するために、本願発明者らは、ひとつのスイッチング電源においてＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることを検討してみた。

ところで、特許文献１には、スイッチング素子１チップ内に縦型ＩＧＢＴと縦型パワーＭＯＳＦＥＴとを共存させる構成が提案されている。しかしながら、この構成では縦型ＩＧＢＴの駆動能力に対して縦型パワーＭＯＳＦＥＴの電流能力が小さすぎ、その結果、軽負荷時にパワーＭＯＳＦＥＴを駆動させることは実用的に難しい。さらに、当該構成においては、半導体基板裏面に段差を形成しなければならないので、作製プロセスが困難である。

また、特許文献２には、スイッチング素子としてショットキー接合型のＩＧＢＴを用いる構成が提案されている。しかし、このショットキー接合型ＩＧＢＴにおいては、軽負荷時の損失はパワーＭＯＳＦＥＴよりも大きく、また、重負荷時の損失も従来のＩＧＢＴよりも大きいため、特許文献２の構成は必ずしも低損失化を進展させるものとは言えない。

さらに、特許文献１及び２のいずれのスイッチング素子も縦型構造であるため、例えば、図１５に示す従来のスイッチング電源装置の半導体スイッチング素子１１３として、これらの縦型構造のスイッチング素子を用いた場合には電圧制御回路１１４と半導体スイッチング素子１１３とのワンチップ化が困難になるという問題もある。

また、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類の使い分けを可能とすることを目的としているものではないが、非特許文献１や特許文献３に、ＭＯＳＦＥＴとＩＧＢＴとの中間的な働きをする半導体素子としてアノードショート構造の横型ＩＧＢＴが提案されている。

図１７は、特許文献３に開示されているアノードショート構造の横型ＩＧＢＴの一例を示す断面図である。図１７に示す構成においては、Ｐ⁺ 型ポケット５１４とＮ⁺ 型ポケット５１５とがドレイン電極５１３を介してショートしている。このアノードショート横型ＩＧＢＴにおいては、ドレイン電極５１３とソース電極５０５との間を正バイアスしてゲート電極５１２に正の電圧を印加すると、Ｎ⁺ 型ポケット５１５からＮ⁺ 型ソース領域５０７を経てソース電極５０５へと電流が流れ始める（ＭＯＳＦＥＴ動作）。そして、Ｐ⁺ 型ポケット５１４下側のＮ型ウエル領域５０３の電位がＰ⁺ 型ポケット５１４と比べて約０．６Ｖ下がると、Ｐ⁺ 型ポケット５１４からＮ型ウエル領域５０３へとホールが注入されようになってＩＧＢＴ動作となる。また、ゲート信号のターンオフ時には、電子がＮ型ウエル領域５０３からＮ⁺ 型ポケット５１５へと排出されるので、図１７に示すアノードショート横型ＩＧＢＴはスイッチングが速いという特徴を持つ。しかも、このスイッチング素子は横型構造であるため、このスイッチング素子を例えば図１５に示す半導体スイッチング素子１１３として用いた場合には電圧制御回路１１４と半導体スイッチング素子１１３とのワンチップ化も可能になる。

しかしながら、図１７に示すアノードショート横型ＩＧＢＴをスイッチング素子として用いても、軽負荷から重負荷までの全域にわたって損失を低減することは難しい。なぜなら、このスイッチング素子においては、Ｐ⁺ 型ポケット５１４の長さ５２３を大きくしない限り、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行しにくいため、本来ならＩＧＢＴ動作が好ましい負荷領域でもＭＯＳＦＥＴ動作してしまい、その結果、損失が増大するからである。一方、Ｐ⁺ 型ポケット５１４の長さ５２３を大きくすれば、Ｐ⁺ 型ポケット５１４とＮ型ウエル領域５０３との間に電位差が生じやすくなり、ＩＧＢＴ動作への移行が容易になる。しかし、Ｐ⁺ 型ポケット５１４の長さ５２３を大きくした場合には、素子の単位面積が大きくなり、その結果、ＭＯＳＦＥＴ動作時にもＩＧＢＴ動作時にも素子のオン抵抗が大きくなって損失が増大してしまう。

従って、図１７に示すようなアノードショート横型ＩＧＢＴをスイッチング電源装置に用いたとしても、実用的には、軽負荷から重負荷までの全域にわたって損失を低減することは難しい。

以上の知見に基づき、本願発明者らは、以下に述べるような、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類の使い分けが可能であり且つ軽負荷から重負荷までの全域にわたって損失を低減できるスイッチング素子であって、制御回路等ともワンチップ化が可能である横型の高耐圧半導体スイッチング素子を発明するに至った。

すなわち、本発明に係る高耐圧半導体スイッチング素子は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域上から前記ベース領域をまたいで少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備えている。

本発明の高耐圧半導体スイッチング素子によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。

また、本発明の高耐圧半導体スイッチング素子によると、延長ドレイン領域（例えば第１の実施形態のＮ型リサーフ領域２０２に相当し、主に耐圧を保持する領域）がリサーフ構造であるため、高不純物濃度のリサーフ層によってＭＯＳＦＥＴ動作時の抵抗を低くすることができる。このため、従来の横型素子と比較してＭＯＳＦＥＴ動作においてより大きなコレクタ（ドレイン）電流を流すことができる。

また、本発明の高耐圧半導体スイッチング素子は、コレクタ電極（コレクタ／ドレイン電極）とエミッタ電極（エミッタ／ソース電極）とが基板の同じ主面上に設けられた横型素子であるので、ゲート信号制御回路等ともワンチップ化することが可能である。

本発明の高耐圧半導体スイッチング素子において、前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることが好ましい。

このようにすると、例えばコレクタ領域の各部分とドレイン領域の各部分とが、コレクタ領域からエミッタ／ソース領域へと向かう方向に沿って配置されている場合と比べて、コレクタ領域の各部分の長さを変えることによって、素子面積を増大させることなく、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと容易に移行できる。

また、本発明に係る他の高耐圧半導体スイッチング素子は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域上から前記ベース領域をまたいで少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型の第１コレクタ領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型の第２コレクタ領域と、前記半導体基板上に形成され且つ前記第１コレクタ領域、前記第２コレクタ領域及び前記ドレイン領域のそれぞれに電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備え、前記第１コレクタ領域、前記第２コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記第１コレクタ領域の各部分は、前記ドレイン領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において所定長さＸ１を有し、前記第２コレクタ領域の各部分は、前記垂直な方向において前記所定長さＸ１よりも短い所定長さＸ２を有し、前記第１コレクタ領域の各部分と前記第２コレクタ領域の各部分と前記ドレイン領域の各部分とは、前記垂直な方向において前記第１コレクタ領域の各部分及び前記第２コレクタ領域の各部分のそれぞれの間に前記ドレイン領域の各部分が介在し且つ当該ドレイン領域の各部分が前記第１コレクタ領域の各部分及び前記第２コレクタ領域の各部分のそれぞれと接触するように配置されている。

本発明の他の高耐圧半導体スイッチング素子によると、上記の本発明の高耐圧半導体スイッチング素子と同様の効果に加えて、次のような効果が得られる。すなわち、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるときのコレクタ電圧をＶｃｈとすると、Ｖｃｈについては、第２コレクタ領域の各部分の長さＸ２よりも長い第１コレクタ領域の各部分の長さＸ１によって決めることができる。また、第１コレクタ領域の各部分の長さＸ１よりも短い長さＸ２を有する各部分からなる第２コレクタ領域の存在によって、コレクタ領域のトータル面積を抑制することができるので、ターンオフ時のフォールタイムｔｆを短くできる。従って、Ｖｃｈ及びｔｆを共に抑制することが可能となって、Ｖｃｈとｔｆとのトレードオフを改善することができる。

本発明の他の高耐圧半導体スイッチング素子において、前記第１コレクタ領域となる部分の数は、前記第２コレクタ領域となる部分の数よりも少ないことが好ましい。

このようにすると、第１コレクタ領域を構成する相対的に長い部分の数を、第２コレクタ領域を構成する相対的に短い部分の数よりも少なくするので、コレクタ領域のトータル面積をより一層抑制することができるので、ターンオフ時のフォールタイムｔｆをより一層短くできる。

本発明の他の高耐圧半導体スイッチング素子において、前記第１コレクタ領域は、前記垂直方向において所定長さＺを有する複数の部分からなる第３コレクタ領域と、前記垂直方向において所定長さ（Ｘ１−Ｚ）を有する複数の部分からなる第４コレクタ領域とからなり、前記垂直方向において、前記第３コレクタ領域の各部分と前記第４コレクタ領域の各部分との間に前記コレクタ／ドレイン電極に接続されていない前記リサーフ領域の一部分が介在すると共に当該リサーフ領域の一部分は前記第３コレクタ領域の各部分及び前記第４コレクタ領域の各部分のそれぞれと接触することが好ましい。

このようにすると、第３コレクタ領域の各部分と第４コレクタ領域の各部分との間にコレクタ／ドレイン電極に接続されていないリサーフ領域の一部分を介在させることによって、当該リサーフ領域の一部分の上側に例えば多結晶シリコンからなる配線を形成することが可能となる。すなわち、素子性能を劣化させることなく、回路パターンの設計自由度を向上させることができる。

また、第３コレクタ領域の各部分と第４コレクタ領域の各部分との間にリサーフ領域の一部分を介在させる場合、前記コレクタ／ドレイン電極は、前記リサーフ領域上に形成された層間膜上に引き出されており、前記層間膜と前記リサーフ領域との間に形成され且つ前記コレクタ／ドレイン電極と電気的に接続されたドレイン電界緩和層をさらに備え、前記ドレイン電界緩和層の少なくとも一部分は、前記コレクタ／ドレイン電極のうち前記層間膜上に引き出されている部分の下側、及び前記第３コレクタ領域の各部分と前記第４コレクタ領域の各部分との間に介在する前記リサーフ領域の一部分の上側に配置されていることが好ましい。このようにすると、当該リサーフ領域の一部分の上側に例えば多結晶シリコンからなるドレイン電界緩和層を形成することによって、回路パターンの設計自由度を向上させることができると共にドレイン電界緩和層の配置面積を低減することができる。

さらに、第３コレクタ領域の各部分と第４コレクタ領域の各部分との間に介在するリサーフ領域の一部分の上側にドレイン電界緩和層が配置される場合、前記ドレイン電界緩和層は、前記第３コレクタ領域の各部分と前記第４コレクタ領域の各部分との間に介在する前記リサーフ領域の一部分の上側において前記コレクタ／ドレイン電極と接続されていることが好ましい。このようにすると、当該リサーフ領域の一部分においてドレイン電界緩和層とコレクタ／ドレイン電極とを接続することによって、回路パターンの設計自由度を向上させることができると共にドレイン電界緩和層とコレクタ／ドレイン電極との接続面積を低減することができる。

本発明によると、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を実現することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る横型高耐圧半導体スイッチング素子について、図面を参照しながら説明する。

図１〜図３はそれぞれ、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す図面であり、図２は平面図であり、図１は図２におけるＡ−Ａ’線の断面図であり、図３は図２におけるＢ−Ｂ’線の断面図である。尚、図２においては、一部の構成要素の図示を省略している。

図１〜図３に示す本実施形態の高耐圧半導体スイッチング素子においては、例えば濃度１×１０^１４／ｃｍ^３ 程度のＰ⁻ 型半導体基板２０１の表面部に、例えば濃度１×１０^１６／ｃｍ^３ 程度で深さ７μｍ程度のＮ型リサーフ領域２０２が形成されている。また、半導体基板２０１内にリサーフ領域２０２と隣り合うように例えば濃度１×１０^１７／ｃｍ^３ 程度のｐ型ベース領域２０４が形成されている。ベース領域２０４内にはリサーフ領域２０２と離隔して例えば濃度１×１０^１９／ｃｍ^３ 程度のＰ^＋ 型コンタクト領域２０５及び例えば濃度１×１０^２０／ｃｍ^３ 程度のＮ^＋ 型エミッタ／ソース領域２０６が互いに隣接するように形成されている。エミッタ／ソース領域２０６上からベース領域２０４をまたいで少なくともリサーフ領域２０２の端部上までゲート絶縁膜２０９が形成されている。ゲート絶縁膜２０９の上にはゲート電極２１０が形成されている。

また、図１に示すように、リサーフ領域２０２内にベース領域２０４とは離隔して例えば濃度１×１０^１９／ｃｍ^３ 程度のｐ^＋ 型コレクタ領域２０３が形成されていると共に、図３に示すように、リサーフ領域２０２内にベース領域２０４とは離隔して例えば濃度１×１０^２０／ｃｍ^３ 程度のＮ^＋ 型ドレイン領域２１３が形成されている。ここで、図２に示すように、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成されており、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向（以下、単に垂直方向と称する）において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されている。ここで、前記垂直方向におけるコレクタ領域２０３の各部分の長さをＸとすると、長さＸは例えば４０μｍ程度である。また、当該垂直方向におけるドレイン領域２１３の各部分の長さをＹとすると、長さＹは例えば１０μｍ程度である。

また、図１及び図３に示すように、半導体基板２０１上には、コレクタ領域２０３及びドレイン領域２１３の両方に電気的に接続されたコレクタ／ドレイン電極２１１が形成されていると共に、半導体基板２０１上には、ベース領域２０４及びエミッタ／ソース領域２０６の両方に電気的に接続されたエミッタ／ソース電極２１２が形成されている。尚、エミッタ／ソース電極２１２はコンタクト領域２０５を介してベース領域２０４と電気的に接続している。また、リサーフ領域２０２上にはフィールド絶縁膜２０７を介して層間膜２０８が形成されており、コレクタ／ドレイン電極２１１及びエミッタ／ソース電極２１２はそれぞれ層間膜２０８上に引き出されている。

本実施形態の高耐圧半導体スイッチング素子においては、コレクタ／ドレイン電極２１１とエミッタ／ソース電極２１２との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極２１０に正の電圧を印加すると、ドレイン領域２１３からリサーフ領域２０２、ベース領域２０４（チャネル領域となる部分）及びエミッタ／ソース領域２０６を通ってエミッタ／ソース電極２１２へと電流（以下、コレクタ電流と称することもある）が流れ始める（ＭＯＳＦＥＴ動作）。コレクタ電圧を大きくすることによりコレクタ電流がある程度大きくなり、コレクタ領域２０３周囲のリサーフ領域２０２の電位がコレクタ領域２０３と比べて例えば０．６Ｖ程度下がると、コレクタ領域２０３からリサーフ領域２０２にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。このとき、コレクタ電流は、コレクタ領域２０３からリサーフ領域２０２（又は半導体基板２０１）、ベース領域２０４及びコンタクト領域２０５を通ってエミッタ／ソース電極２１２へ流れる。

図４は、本実施形態の高耐圧半導体スイッチング素子におけるコレクタ電圧とコレクタ電流との相関を示している。尚、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるときのコレクタ電圧をＶｃｈとすると、本実施形態ではＶｃｈを、図２に示すコレクタ領域２０３の長さＸ（以下、コレクタ領域長Ｘと称する）によって変えることができる。

図５は、本実施形態の高耐圧半導体スイッチング素子におけるコレクタ領域長Ｘとターンオフ時のフォールタイム（降下時間ｔｆ：ターンオフ後、コレクタ電流がピーク値の９０％から１０％まで小さくなる（変化する）のに要する時間）及びＶｃｈとの相関を示している。図５に示すように、コレクタ領域長Ｘを短くすると、ホールの注入効率が下がってｔｆが小さくなる。また、コレクタ領域長Ｘを短くすると、コレクタ領域２０３とその周囲のリサーフ領域２０２との間に電位差が生じにくくなるので、Ｖｃｈは大きくなる。逆に、コレクタ領域長Ｘを長くすると、Ｖｃｈは小さくなる。また、コレクタ領域長Ｘを短くするほどｔｆが減少し、スイッチング損失が小さくなる。尚、実用的な軽負荷時ＭＯＳＦＥＴ動作を実現するためには、Ｖｃｈは２Ｖ程度かそれよりも大きくする必要がある。従って、本実施形態の高耐圧半導体スイッチング素子においては、コレクタ領域長Ｘを４８μｍ以下に設計することが望ましい。

以上に説明した、本実施形態の高耐圧半導体スイッチング素子によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。

また、本実施形態の高耐圧半導体スイッチング素子によると、Ｎ型リサーフ領域２０２を用いているため、高不純物濃度のリサーフ領域２０２によってＭＯＳＦＥＴ動作時の導通抵抗を低くすることができる。このため、図４に示すＭＯＳＦＥＴ動作において、従来の横型素子と比較して、より大きなコレクタ（ドレイン）電流を流すことができる。

また、本実施形態の高耐圧半導体スイッチング素子によると、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成され、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されている。従って、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への移行を、素子面積を増大させることなく容易に行うことができる。具体的には、例えばコレクタ領域２０３の各部分とドレイン領域２１３の各部分とが、本実施形態と異なり、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に沿って配置されている場合には、コレクタ領域２０３におけるエミッタ／ソース領域２０６へと向かう方向の長さを大きくしない限り、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行しにくくなる。その結果、本来ならＩＧＢＴ動作が好ましい負荷領域でもＭＯＳＦＥＴ動作してしまい、損失が増大する。一方、コレクタ領域２０３におけるエミッタ／ソース領域２０６へと向かう方向の長さを大きくすれば、コレクタ領域２０３とリサーフ領域２０２との間に電位差が生じやすくなり、ＩＧＢＴ動作への移行が容易になる。しかし、この場合には素子１個当たりの面積が大きくなる結果、ＭＯＳＦＥＴ動作時にもＩＧＢＴ動作時にも素子のオン抵抗が大きくなって損失が増大してしまう。

それに対して、コレクタ領域２０３及びドレイン領域２１３の前述の構成を持つ本実施形態においては、コレクタ領域２０３の長さＸを変えることによって、素子面積を増大させることなく、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への容易な移行が可能となる。

また、本実施形態の高耐圧半導体スイッチング素子は、コレクタ／ドレイン電極２１１とエミッタ／ソース電極２１２とが半導体基板２０１の同じ主面上に設けられた横型素子であるので、ゲート信号制御回路等ともワンチップ化することが可能である。

尚、本実施形態の高耐圧半導体スイッチング素子において、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成され、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されていた。しかし、コレクタ領域２０３及びドレイン領域２１３の両方又は一方が単一領域であってもよい。また、コレクタ領域２０３及びドレイン領域２１３の各配置は、前述のようなＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換わりが容易に生じるような配置を除き、特に限定されるものではない。

また、本実施形態において、Ｎ型リサーフ領域２０２が形成されたＰ型半導体基板２０１に本発明の半導体スイッチング素子を設けたが、これに代えて、Ｐ型リサーフ領域が形成されたＮ型半導体基板に本発明の半導体スイッチング素子を設けてもよい。

（第２の実施形態）
以下、本発明の第２の実施形態に係る横型高耐圧半導体スイッチング素子について、図面を参照しながら説明する。

ところで、第１の実施形態に係る高耐圧半導体スイッチング素子においては、図５に示すように、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるコレクタ電圧Ｖｃｈと、ＩＧＢＴ動作におけるターンオフ時のフォールタイムｔｆとの間にはトレードオフの関係がある。すなわち、コレクタ領域長Ｘを短くすると、ホールの注入効率が下がってｔｆが短くなる。また、コレクタ領域長Ｘを短くすると、コレクタ領域２０３とその周囲のリサーフ領域２０２との間に電位差が生じにくくなるので、Ｖｃｈは大きくなる。逆に、コレクタ領域長Ｘを長くすると、Ｖｃｈは小さくなるが、ホールの注入効率が上がってｔｆが長くなる。従って、第１の実施形態においては、所望の小さいＶｃｈを得ようとすると、フォールタイムｔｆが長くなってしまい、重負荷時のＩＧＢＴ動作におけるスイッチング損失を十分には低減できない。

そこで、本実施形態に係る高耐圧半導体スイッチング素子は、（１）コレクタ電圧が所望の小さいＶｃｈに達すると、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行できること、及び（２）ＩＧＢＴ動作においてターンオフ時のフォールタイム（ｔｆ）を短くして重負荷時におけるより一層の損失低減を可能とすることの両立、つまりＶｃｈとｔｆとのトレードオフを改善した高耐圧半導体スイッチング素子の実現を目的とするものである。

図６及び図７（ａ）〜（ｃ）はそれぞれ、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す図面であり、図６は平面図であり、図７（ａ）は図６におけるＡ−Ａ’線の断面図であり、図７（ｂ）は図６におけるＢ−Ｂ’線の断面図であり、図７（ｃ）は図６におけるＣ−Ｃ’線の断面図である。尚、図６においては、一部の構成要素の図示を省略している。

図６及び図７（ａ）〜（ｃ）に示す本実施形態の高耐圧半導体スイッチング素子においては、例えば濃度１×１０^１４／ｃｍ^３ 程度のＰ⁻ 型半導体基板３０１の表面部に、例えば濃度１×１０^１６／ｃｍ^３ 程度で深さ７μｍ程度のＮ型リサーフ領域３０２が形成されている。また、半導体基板３０１内にリサーフ領域３０２と隣り合うように例えば濃度１×１０^１７／ｃｍ^３ 程度のｐ型ベース領域３０４が形成されている。ベース領域３０４内にはリサーフ領域３０２と離隔して例えば濃度１×１０^１９／ｃｍ^３ 程度のＰ^＋ 型コンタクト領域３０５及び例えば濃度１×１０^２０／ｃｍ^３ 程度のＮ^＋ 型エミッタ／ソース領域３０６が互いに隣接するように形成されている。エミッタ／ソース領域３０６上からベース領域３０４をまたいで少なくともリサーフ領域３０２の端部上までゲート絶縁膜３０９が形成されている。ゲート絶縁膜３０９の上にはゲート電極３１０が形成されている。

また、図７（ａ）及び（ｂ）に示すように、リサーフ領域３０２内にベース領域３０４とは離隔して例えば濃度１×１０^１９／ｃｍ^３ 程度のｐ^＋ 型第１コレクタ領域３０３及び例えば濃度１×１０^１９／ｃｍ^３ 程度のｐ^＋ 型第２コレクタ領域３１４が形成されていると共に、図７（ｃ）に示すように、リサーフ領域３０２内にベース領域３０４とは離隔して例えば濃度１×１０^２０／ｃｍ^３ 程度のＮ^＋ 型ドレイン領域３１３が形成されている。ここで、図６に示すように、第１コレクタ領域３０３、第２コレクタ領域３１４及びドレイン領域３１３はそれぞれ分離した複数の部分から構成されている。また、第１コレクタ領域３０３の各部分と第２コレクタ領域３１４の各部分とドレイン領域３１３の各部分とは、ドレイン領域３１３からエミッタ／ソース領域３０６へと向かう方向に対して垂直な方向（以下、単に垂直方向と称する）において第１コレクタ領域３０３の各部分及び第２コレクタ領域３１４の各部分のそれぞれの間にドレイン領域３１３の各部分が介在し且つドレイン領域３１３の各部分が第１コレクタ領域３０３の各部分及び第２コレクタ領域３１４の各部分のそれぞれと接触するように配置されている。

尚、本実施形態において、第１コレクタ領域３０３となる部分の数及び第２コレクタ領域３１４となる部分の数については任意に設計可能であるが、第１コレクタ領域３０３となる部分の数を、第２コレクタ領域３１４となる部分の数よりも少なくした場合には、コレクタ領域のトータル面積をより一層抑制することができるので、ターンオフ時のフォールタイムｔｆをより一層短くできる。また、前記垂直方向における第１コレクタ領域３０３の各部分の長さをＸ１とすると、長さＸ１は例えば４０μｍ程度である。また、前記垂直方向における第２コレクタ領域３１４の各部分の長さをＸ２とすると、長さＸ２は長さＸ１よりも短く、例えば２０μｍ程度である。さらに、当該垂直方向におけるドレイン領域３１３の各部分の長さをＹとすると、長さＹは例えば２０μｍ程度である。

また、図７（ａ）〜（ｃ）に示すように、半導体基板３０１上には、第１コレクタ領域３０３、第２コレクタ領域３１４及びドレイン領域３１３のそれぞれに電気的に接続されたコレクタ／ドレイン電極３１１が形成されていると共に、半導体基板３０１上には、ベース領域３０４及びエミッタ／ソース領域３０６の両方に電気的に接続されたエミッタ／ソース電極３１２が形成されている。尚、エミッタ／ソース電極３１２はコンタクト領域３０５を介してベース領域３０４と電気的に接続している。また、リサーフ領域３０２上にはフィールド絶縁膜３０７を介して層間膜３０８が形成されており、コレクタ／ドレイン電極３１１及びエミッタ／ソース電極３１２はそれぞれ層間膜３０８上に引き出されている。

本実施形態の高耐圧半導体スイッチング素子においては、コレクタ／ドレイン電極３１１とエミッタ／ソース電極３１２との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極３１０に正の電圧を印加すると、ドレイン領域３１３からリサーフ領域３０２、ベース領域３０４（チャネル領域となる部分）及びエミッタ／ソース領域３０６を通ってエミッタ／ソース電極３１２へと電流（以下、コレクタ電流と称することもある）が流れ始める（ＭＯＳＦＥＴ動作）。コレクタ電圧を大きくすることによりコレクタ電流がある程度大きくなり、第１コレクタ領域３０３周囲のリサーフ領域３０２の電位が第１コレクタ領域３０３と比べて例えば０．６Ｖ程度下がると、第１コレクタ領域３０３からリサーフ領域３０２にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。ここで、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるときのコレクタ電圧をＶｃｈとすると、本実施形態ではＶｃｈを、図１〜図３に示す第１の実施形態の高耐圧半導体スイッチング素子のコレクタ領域長Ｘに代えて、図６に示す第１コレクタ領域３０３の各部分の長さＸ１によって変えることができる。また、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への移行時には、大きなコレクタ電流が、第１コレクタ領域３０３からリサーフ領域３０２（又は半導体基板３０１）、ベース領域３０４及びコンタクト領域３０５を通ってエミッタ／ソース電極３１２へ流れる。さらに、当該コレクタ電流によって第２コレクタ領域３１４周囲のリサーフ領域３０２の電位が第２コレクタ領域３１４と比べて例えば０．６Ｖ程度下がると、第２コレクタ領域３１４からもリサーフ領域３０２にホールが注入され始める。

すなわち、本実施形態の高耐圧半導体スイッチング素子においては、第１コレクタ領域３０３の各部分の長さＸ１よりも短い第２コレクタ領域３１４の各部分の長さＸ２を調整することによって、図１〜図３に示す第１の実施形態の高耐圧半導体スイッチング素子と同等の電流駆動能力（つまりオン抵抗Ｒｏｎ）を得ることができる。

また、本実施形態の高耐圧半導体スイッチング素子においては、第１コレクタ領域３０３の各部分の長さＸ１よりも短い長さＸ２を有する各部分からなる第２コレクタ領域３１４の存在によって、コレクタ領域のトータル面積を抑制することができるので、ターンオフ時のフォールタイムｔｆを短くできる。

図８は、本願発明者らが比較例としての第１の実施形態の高耐圧半導体スイッチング素子と本実施形態の高耐圧半導体スイッチング素子とをそれぞれ実際に試作し、Ｖｃｈとフォールタイムｔｆとの相関を評価した結果示す図である。図８に示すように、比較例（コレクタ領域長Ｘの部分のみからなるコレクタ領域が設けられた第１の実施形態の高耐圧半導体スイッチング素子）においては、例えばＶｃｈが４Ｖであるときの条件で測定されたｔｆが３５０ｎｓｅｃである。それに対して、本実施形態の高耐圧半導体スイッチング素子においては、例えばＶｃｈが３．６Ｖであるときの条件で測定されたｔｆが１３０ｎｓｅｃである。また、図８に示すように、その他のデータについても、比較例と比べて本実施形態の方がＶｃｈ及びｔｆを共に抑制できていることから、本実施形態によってＶｃｈとｔｆとのトレードオフを改善できていると言える。

以上に説明したように、本実施形態によると、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるときのコレクタ電圧をＶｃｈとすると、Ｖｃｈについては、第２コレクタ領域３１４の各部分の長さＸ２よりも長い第１コレクタ領域３０３の各部分の長さＸ１によって決めることができる。また、第１コレクタ領域３０３の各部分の長さＸ１よりも短い長さＸ２を有する各部分からなる第２コレクタ領域３１４の存在によって、コレクタ領域のトータル面積を抑制することができるので、ターンオフ時のフォールタイムｔｆを短くできる。従って、Ｖｃｈ及びｔｆを共に抑制することが可能となって、Ｖｃｈとｔｆとのトレードオフを改善することができる。

従って、本実施形態の高耐圧半導体スイッチング素子をスイッチング電源装置に用いた場合には、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる。特に、従来のスイッチング電源装置と比べて、重負荷時におけるより一層の損失低減が可能である。

以下、本実施形態による効果（本実施形態のコレクタ／ドレイン領域構造の優位性）についてさらに詳しく説明する。

図９は、コレクタ領域（Ｐ^＋ 領域）が相対的に長い部分（長さ４０μｍ）と相対的に短い部分（長さ２０μｍ）とからなり且つコレクタ領域の各部分の間に配置されたドレイン領域（Ｎ^＋ 領域）の各部分が相対的に短い（長さ２０μｍ）本実施形態のコレクタ／ドレイン領域構造（以下、構造Ａ）を、他のコレクタ／ドレイン領域構造と比較して模式的に示している。ここで、他のコレクタ／ドレイン領域構造としては、コレクタ領域（Ｐ^＋ 領域）が相対的に長い部分（長さ４０μｍ）のみからなり且つコレクタ領域の各部分の間に配置されたドレイン領域（Ｎ^＋ 領域）の各部分が相対的に短い（長さ２０μｍ）構造Ｂと、コレクタ領域（Ｐ^＋ 領域）が相対的に長い部分（長さ４０μｍ）のみからなり且つコレクタ領域の各部分の間に配置されたドレイン領域（Ｎ^＋ 領域）の各部分が相対的に長い（長さ４０μｍ）構造Ｃと、コレクタ領域（Ｐ^＋ 領域）が相対的に短い部分（長さ２０μｍ）のみからなり且つコレクタ領域の各部分の間に配置されたドレイン領域（Ｎ^＋ 領域）の各部分が相対的に短い（長さ２０μｍ）構造Ｄとがある。

図１０は、上記構造Ａ〜Ｄのそれぞれを有する高耐圧半導体スイッチング素子の特性、具体的には、Ｐ^＋ 領域とＮ^＋ 領域との面積比及びＶｃｈ、並びにフォールタイムｔｆ及びオン抵抗Ｒｏｎ（電流駆動能力）を所定の条件で測定した結果を示している。

尚、フォールタイムｔｆは測定条件によって変化する。この測定条件としては、ドレイン電流Ｉｄとオンタイム（ゲート電圧をターンオンさせてからターンオフさせるまでの時間）とがある。Ｉｄを大きくすると、ｔｆも大きく（悪く）なる。また、オンタイムを大きくしても、ｔｆが大きく（悪く）なる。

一方、オン抵抗Ｒｏｎも測定条件によって変化する。この測定条件としては、ドレイン電流Ｉｄ（但し飽和領域に達する前の活性領域のＩｄ）がある。ＩＧＢＴ動作においては、Ｉｄが大きいときにＲｏｎを測定した方がＲｏｎが小さく求まる。

図１０に示すように、Ｖｃｈ、フォールタイムｔｆ及びオン抵抗Ｒｏｎ（電流駆動能力）のそれぞれについて、本実施形態の構造Ａの優位性は明らかである。尚、構造Ｃと比べて、本実施形態の構造Ａのｔｆ及びＲｏｎが共に改善される理由は以下のように推測される。
（１）構造Ａの方がＮ^＋ 領域の各部分が短いため、当該構造を上から見たときの電流密度を大きくできるので、Ｒｏｎを小さくできる。すなわち、ＩＧＢＴ動作時にはＰ^＋ 領域から大きな電流が流れるが、構造ＡのようにＰ^＋ 領域とＰ^＋ 領域との間隔が短いと、Ｐ^＋ 領域とＰ^＋ 領域との間隔が長い場合と比べて、当該構造を上から見たときの単位面積当たりの電流密度を大きくできるので、Ｒｏｎを小さくして電流駆動能力を高くできる。
（２）構造Ａと構造Ｃとを比較した場合、Ｐ^＋ 領域とＮ^＋ 領域との面積比はほぼ同じであるが、Ｎ^＋ 領域の各部分の個数については当該各部分がより短い構造Ａの方が構造Ｃよりも多いため、構造Ａのｔｆの方が短くなる。すなわち、ターンオフ時にはコレクタ／ドレイン電圧が上昇するに伴ってＮ^＋ 領域から電子が引き抜かれるが、このとき、構造Ａにおいては構造Ｃと比べてＮ^＋ 領域がより多く形成されているため、電子がより効率的にＮ^＋ 領域から引き抜かれので、構造Ａのｔｆの方が短くなる。

ところで、構造Ａにおいて、Ｐ^＋ 領域の長い部分の長さを４０μｍにしたまま、Ｐ^＋ 領域の短い部分の長さ及びＮ^＋ 領域の各部分の長さを１０μｍまで短くした場合にも、素子は動作可能であった。しかしながら、Ｐ^＋ 領域の短い部分の長さをさらに短くした場合には、Ｐ^＋ 領域の長い部分でＩＧＢＴ動作がオンしたとしても、Ｐ^＋ 領域の短い部分でＩＧＢＴ動作がオンしなくなるので、Ｐ^＋ 領域の短い部分の長さには下限値が存在する。但し、当該下限値はリサーフ領域３０２の濃度に依存して決まる。

また、構造Ａにおいて、Ｎ^＋ 領域の各部分の長さをより短くした場合には、（Ｐ^＋ 領域の面積）／（Ｎ^＋ 領域の面積）が１よりも大きくなってｔｆが大きくなる。一方、Ｎ^＋ 領域の各部分の長さをより長くした場合には、図１０に示す構造Ｂの特性と構造Ｃの特性との比較から分かるように、Ｒｏｎが大きくなってしまう。従って、Ｎ^＋ 領域の各部分の長さはＰ^＋ 領域の短い部分の長さと同程度であることが好ましい。

尚、図５に示す第１の実施形態の高耐圧半導体スイッチング素子の測定結果と図１０に示す構造Ｂ及びＣの測定結果とは異なる条件下で得られたものであるため、図５では例えばコレクタ領域長Ｘが約４０μｍのときにＶｃｈが約２Ｖ程度であるのに対して、図１０の構造Ｂ及びＣではコレクタ領域の各部分の長さが約４０μｍのときにＶｃｈが約４Ｖ程度となっている。第１の実施形態の素子構造と構造Ｂ及びＣの素子構造との主な違いは、第１の実施形態ではドレイン領域（Ｎ^＋ 領域）の各部分の長さを１０μｍとしているのに対して、構造Ｂ及びＣではＮ^＋ 領域の各部分の長さを２０μｍ又は４０μｍとしていることである。

（第３の実施形態）
以下、本発明の第３の実施形態に係る横型高耐圧半導体スイッチング素子について、図面を参照しながら説明する。

図１１及び図１２（ａ）〜（ｃ）はそれぞれ、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す図面であり、図１１は平面図であり、図１２（ａ）は図１１におけるＡ１−Ａ１’線の断面図であり、図１２（ｂ）は図１１におけるＡ２−Ａ２’線の断面図であり、図１２（ｃ）は図１１におけるＡ３−Ａ３’線の断面図である。尚、図１１においては、一部の構成要素の図示を省略している。また、図１１におけるＢ−Ｂ’線の断面図は第２の実施形態の図７（ｂ）と同様であり、図１１におけるＣ−Ｃ’線の断面図は第２の実施形態の図７（ｃ）と同様である。

本実施形態が、先に説明した第２の実施形態（図６及び図７（ａ）〜（ｃ）参照）と異なっている点は、図１１及び図１２（ａ）〜（ｃ）に示すように、第２の実施形態のｐ^＋ 型第１コレクタ領域３０３に代えて、ｐ^＋ 型第１コレクタ領域３３０が設けられていることである。ここで、第１コレクタ領域３３０は、ドレイン領域３１３からエミッタ／ソース領域３０６へと向かう方向に対して垂直な方向（以下、単に垂直方向と称する）において所定長さＺを有する複数の部分からなる第３コレクタ領域３１５と、前記垂直方向において所定長さ（Ｘ１−Ｚ）を有する複数の部分からなる第４コレクタ領域３２５とからなる。また、前記垂直方向において、第３コレクタ領域３１５の各部分と第４コレクタ領域３２５の各部分との間には、コレクタ／ドレイン電極３１１に接続されていないリサーフ領域３０２の一部分（以下、Ｎ型第２リサーフ領域３１６と称する）が介在すると共に当該第２リサーフ領域３１６は第３コレクタ領域３１５の各部分及び第４コレクタ領域３２５の各部分のそれぞれと接触する。尚、第２リサーフ領域３１６上にはフィールド絶縁膜３０７が形成されている。

上記の第２の実施形態との相違点を除くと、本実施形態の素子構造は、図６及び図７（ａ）〜（ｃ）に示す第２の実施形態と同様である。すなわち、図１１及び図１２（ａ）〜（ｃ）に示すように、第２リサーフ領域３１６を含む第１コレクタ領域３３０、第２コレクタ領域３１４及びドレイン領域３１３はそれぞれ分離した複数の部分から構成されている。ここで、第１コレクタ領域３３０の各部分は、第２リサーフ領域３１６を挟む第３コレクタ領域３１５の各部分及び第４コレクタ領域３２５の各部分からなる。また、第１コレクタ領域３３０の各部分と第２コレクタ領域３１４の各部分とドレイン領域３１３の各部分とは、前記垂直な方向において第１コレクタ領域３３０の各部分及び第２コレクタ領域３１４の各部分のそれぞれの間にドレイン領域３１３の各部分が介在し且つドレイン領域３１３の各部分が第１コレクタ領域３３０の各部分及び第２コレクタ領域３１４の各部分のそれぞれと接触するように配置されている。

尚、本実施形態においても、第１コレクタ領域３３０となる部分の数及び第２コレクタ領域３１４となる部分の数については任意に設計可能であるが、第１コレクタ領域３３０となる部分の数を、第２コレクタ領域３１４となる部分の数よりも少なくした場合には、コレクタ領域のトータル面積をより一層抑制することができるので、ターンオフ時のフォールタイムｔｆをより一層短くできる。また、前記垂直方向における第１コレクタ領域３３０の各部分の長さ（第２リサーフ領域３１６の長さは含まない）をＸ１（＝（第３コレクタ領域３１５の各部分の長さＺ）＋（第４コレクタ領域３２５の各部分の長さ（Ｘ１−Ｚ）））とすると、長さＸ１は例えば４０μｍ程度である。また、前記垂直方向における第２コレクタ領域３１４の各部分の長さをＸ２とすると、長さＸ２は長さＸ１よりも短く、例えば２０μｍ程度である。さらに、当該垂直方向におけるドレイン領域３１３の各部分の長さをＹとすると、長さＹは例えば２０μｍ程度である。

本実施形態の高耐圧半導体スイッチング素子の動作は第２の実施形態と同様であり、コレクタ／ドレイン電極３１１とエミッタ／ソース電極３１２との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極３１０に正の電圧を印加すると、ドレイン領域３１３からリサーフ領域３０２、ベース領域３０４（チャネル領域となる部分）及びエミッタ／ソース領域３０６を通ってエミッタ／ソース電極３１２へと電流（以下、コレクタ電流と称することもある）が流れ始める（ＭＯＳＦＥＴ動作）。コレクタ電圧を大きくすることによりコレクタ電流がある程度大きくなり、第３コレクタ領域３１５周囲又は第４コレクタ領域３２５周囲のリサーフ領域３０２の電位が当該第３コレクタ領域３１５又は第４コレクタ領域３２５と比べて例えば０．６Ｖ程度下がると、当該第３コレクタ領域３１５又は第４コレクタ領域３２５からリサーフ領域３０２にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。ここで、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるときのコレクタ電圧をＶｃｈとすると、本実施形態ではＶｃｈを、図６に示す第２の実施形態の高耐圧半導体スイッチング素子におけるの第１コレクタ領域３０３の長さＸ１に代えて、図１１に示す第３コレクタ領域３１５の各部分の長さＺと第４コレクタ領域３２５の各部分の長さ（Ｘ１−Ｚ）との和、つまり長さＸ１によって変えることができる。その理由は次の通りである。すなわち、第３コレクタ領域３１５の各部分と第４コレクタ領域３２５の各部分との間に設けられる第２リサーフ領域３１６は、コレクタ／ドレイン電極３１１には接続されていないため、ゲート電極３１０に正の電圧を印加しても第２リサーフ領域３１６からは電流が流れない。このため、ドレイン領域３１３から流れるコレクタ電流による第１コレクタ領域３３０周囲のリサーフ領域３０２の電位の変化の様子は、第２の実施形態のようにコレクタ領域長Ｘ１の部分から第１コレクタ領域３０３を構成しても（図６参照）、本実施形態のように長さＺを有する複数の部分からなる第３コレクタ領域３１５及び長さ（Ｘ１−Ｚ）を有する複数の部分からなる第４コレクタ領域３２５から第１コレクタ領域３３０を構成しても（図１１参照）、ほとんど同じである。従って、本実施形態ではＶｃｈを、第３コレクタ領域３１５の各部分の長さＺと第４コレクタ領域３２５の各部分の長さ（Ｘ１−Ｚ）との和、つまり長さＸ１によって変えることができる。

以上に説明したように、本実施形態によると、第２の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、第３コレクタ領域３１５の各部分と第４コレクタ領域３２５の各部分との間にコレクタ／ドレイン電極３１１に接続されていない第２リサーフ領域３１６を介在させることによって、当該第２リサーフ領域３１６の上側に例えば多結晶シリコンからなる配線を形成することが可能となる。すなわち、素子性能を劣化させることなく、回路パターンの設計自由度を向上させることができる。

尚、本実施形態において、第３コレクタ領域３１５の各部分の長さＺは、コレクタ／ドレイン領域構造を上から見たときの電流分布を一様にするため、第４コレクタ領域３２５の各部分の長さ（Ｘ１−Ｚ）と同程度であること、つまりＺはＸ１／２程度であることが好ましい。具体的には、ＩＧＢＴ動作の場合、局所的な電流集中が起こると、当該箇所の温度が著しく上昇して熱暴走が起こる一方、第３コレクタ領域３１５の各部分の長さＺをＸ１／２と比べて長くしても短くしても、コレクタ／ドレイン領域構造を上から見たときの電流の流れは一様にならなくなる。そこで、ＺをＸ１／２程度にすることが好ましい。

従って、本実施形態のように、Ｘ１を４０μｍ程度に設定する場合、Ｚは２０μｍ程度であることが好ましい。このようにすると、第２の実施形態の高耐圧半導体スイッチング素子と同等の素子性能が得られる。また、第２の実施形態で述べたように、第３コレクタ領域３１５の各部分の長さＺ及び第４コレクタ領域３２５の各部分の長さ（Ｘ１−Ｚ）はそれぞれ１０μｍ程度まで短くすることが可能である。

また、本実施形態において、前記垂直方向における第２リサーフ領域３１６の長さとしては、当該第２リサーフ領域３１６の上側での配線形成を考慮して、１０μｍ程度は必要である。また、第２リサーフ領域３１６の長さを長くすると、つまりＮ型の第２リサーフ領域３１６の面積を大きくすると、Ｒｏｎ（電流駆動能力）が劣化するので、第２リサーフ領域３１６の長さは２０μｍ程度以下であることが好ましい。

（第４の実施形態）
以下、本発明の第４の実施形態に係る横型高耐圧半導体スイッチング素子について、図面を参照しながら説明する。

図１３及び図１４（ａ）〜（ｅ）はそれぞれ、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す図面であり、図１３は平面図であり、図１４（ａ）は図１３におけるＡ１−Ａ１’線の断面図であり、図１４（ｂ）は図１３におけるＡ２−Ａ２’線の断面図であり、図１４（ｃ）は図１３におけるＡ３−Ａ３’線の断面図であり、図１４（ｄ）は図１３におけるＢ−Ｂ’線の断面図であり、図１４（ｅ）は図１３におけるＣ−Ｃ’線の断面図である。尚、図１３においては、一部の構成要素の図示を省略している。また、図１３及び図１４（ａ）〜（ｅ）はそれぞれ、説明を分かりやすくするため、例えば図６及び図７（ａ）〜（ｃ）等に示す１つのセル構造をＤ−Ｄ’線で折り返すことによって得られる２つのセル構造を示している。

本実施形態が、先に説明した第３の実施形態（図１１及び図１２（ａ）〜（ｃ）参照）と異なっている点は、図１３及び図１４（ａ）〜（ｅ）に示すように、層間膜３０８とリサーフ領域３０２との間に、例えば多結晶シリコンからなるドレイン電界緩和層３２０が形成されていることである。ここで、ドレイン電界緩和層３２０の少なくとも一部分は、コレクタ／ドレイン電極３１１のうち層間膜３０８上に引き出されている部分の下側に層間膜３０８を挟んで配置されていると共に、第３コレクタ領域３１５の各部分と第４コレクタ領域３２５の各部分との間の第２リサーフ領域３１６の上側にフィールド絶縁膜３０７を挟んで配置されている。また、図１４（ｃ）に示すように、ドレイン電界緩和層３２０は、第２リサーフ領域３１６の上側においてコレクタ／ドレイン電極３１１と接続されている。尚、フィールド絶縁膜３０７が形成されていないリサーフ領域３０２とドレイン電界緩和層３２０との間にはゲート絶縁膜３０９が介在する。

上記の第３の実施形態との相違点を除くと、本実施形態の素子構造は、図１１及び図１２（ａ）〜（ｃ）に示す第３の実施形態と同様である。すなわち、図１３及び図１４（ａ）〜（ｅ）に示すように、第２リサーフ領域３１６を含む第１コレクタ領域３３０、第２コレクタ領域３１４及びドレイン領域３１３はそれぞれ分離した複数の部分から構成されている。ここで、第１コレクタ領域３３０の各部分は、第２リサーフ領域３１６を挟む第３コレクタ領域３１５の各部分及び第４コレクタ領域３２５の各部分からなる。また、第１コレクタ領域３３０の各部分と第２コレクタ領域３１４の各部分とドレイン領域３１３の各部分とは、ドレイン領域３１３からエミッタ／ソース領域３０６へと向かう方向に対して垂直な方向（以下、単に垂直方向と称する）において第１コレクタ領域３３０の各部分及び第２コレクタ領域３１４の各部分のそれぞれの間にドレイン領域３１３の各部分が介在し且つドレイン領域３１３の各部分が第１コレクタ領域３３０の各部分及び第２コレクタ領域３１４の各部分のそれぞれと接触するように配置されている。

また、本実施形態の高耐圧半導体スイッチング素子の動作も第３の実施形態と同様である。

以上に説明したように、本実施形態によると、第３の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、層間膜３０８とリサーフ領域３０２との間にドレイン電界緩和層３２０を設けていることによって、第３の実施形態と比較してコレクタ耐圧をより高くすることができる。また、ドレイン電界緩和層３２０の一部分を第２リサーフ領域３１６の上側に配置し且つ当該配置箇所にてコレクタ／ドレイン電極３１１に接続するため、回路パターンの設計自由度を向上させることができると共に、ドレイン電界緩和層の配置面積及びドレイン電界緩和層とコレクタ／ドレイン電極との接続面積を低減することができる。それに対して、例えば図６に示す第２の実施形態のドレイン領域３１３の上側又は第２コレクタ領域３１４の上側にドレイン電界緩和層を配置しようとした場合には、ドレイン領域３１３又は第２コレクタ領域３１４をコレクタ／ドレイン電極３１１に接続するスペースが小さくなって、当該接続が困難になる。

尚、第２〜第４の実施形態において、Ｎ型リサーフ領域３０２が形成されたＰ型半導体基板３０１に本発明の半導体スイッチング素子を設けたが、これに代えて、Ｐ型リサーフ領域が形成されたＮ型半導体基板に本発明の半導体スイッチング素子を設けてもよい。

本発明は、高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置に関し、軽負荷から重負荷までの全域にわたって損失を低減できるという特別の効果が得られ、非常に有用である。

図１は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図２は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の平面図である。 図３は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図４は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子におけるコレクタ電圧とコレクタ電流との相関を示す図である。 図５は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子におけるコレクタ領域長Ｘとフォールタイムｔｆ及びＩＧＢＴ動作に切り替わるコレクタ電圧Ｖｃｈとの相関を示す図である。 図６は本発明の第２の実施形態に係る高耐圧半導体スイッチング素子の平面図である。 図７（ａ）〜（ｃ）は本発明の第２の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図８は本発明の第２の実施形態に係る高耐圧半導体スイッチング素子におけるＩＧＢＴ動作に切り替わるコレクタ電圧Ｖｃｈとフォールタイムｔｆとの相関を示す図である。 図９は本発明の第２の実施形態に係る高耐圧半導体スイッチング素子におけるコレクタ／ドレイン領域構造を、他のコレクタ／ドレイン領域構造と比較して模式的に示した図である。 図１０は本発明の第２の実施形態に係る高耐圧半導体スイッチング素子の特性の測定結果を、他の高耐圧半導体スイッチング素子の特性の測定結果と比較して模式的に示した図である。 図１１は本発明の第３の実施形態に係る高耐圧半導体スイッチング素子の平面図である。 図１２（ａ）〜（ｃ）は本発明の第３の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図１３は本発明の第４の実施形態に係る高耐圧半導体スイッチング素子の平面図である。 図１４（ａ）〜（ｅ）は本発明の第４の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図１５は従来のスイッチング電源装置の回路構成の一例を示す図である。 図１６はＭＯＳＦＥＴ（横型、ドリフト領域はリサーフ構造）及びＩＧＢＴ（横型）をそれぞれスイッチング電源に使用した場合における負荷と損失との関係を比較した結果を示す図である。 図１７は従来のアノードショート横型ＩＧＢＴの一例を示す断面図である。

符号の説明

２０１ Ｐ⁻ 型半導体基板
２０２ Ｎ型リサーフ領域
２０３ ｐ^＋ 型コレクタ領域
２０４ ｐ型ベース領域
２０５ Ｐ^＋ 型コンタクト領域
２０６ Ｎ^＋ 型エミッタ／ソース領域
２０７ フィールド絶縁膜
２０８ 層間膜
２０９ ゲート絶縁膜
２１０ ゲート電極
２１１ コレクタ／ドレイン電極
２１２ エミッタ／ソース電極
２１３ Ｎ^＋ 型ドレイン領域
３０１ Ｐ⁻ 型半導体基板
３０２ Ｎ型リサーフ領域
３０３ ｐ^＋ 型第１コレクタ領域
３０４ ｐ型ベース領域
３０５ Ｐ^＋ 型コンタクト領域
３０６ Ｎ^＋ 型エミッタ／ソース領域
３０７ フィールド絶縁膜
３０８ 層間膜
３０９ ゲート絶縁膜
３１０ ゲート電極
３１１ コレクタ／ドレイン電極
３１２ エミッタ／ソース電極
３１３ Ｎ^＋ 型ドレイン領域
３１４ ｐ^＋ 型第２コレクタ領域
３１５ ｐ^＋ 型第３コレクタ領域
３１６ Ｎ型第２リサーフ領域
３２０ ドレイン電界緩和層
３２５ ｐ^＋ 型第４コレクタ領域
３３０ ｐ^＋ 型第１コレクタ領域

Claims (5)

1. 第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
   前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
   前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
   前記エミッタ／ソース領域上から前記ベース領域をまたいで少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型の第１コレクタ領域と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型の第２コレクタ領域と、
   前記半導体基板上に形成され且つ前記第１コレクタ領域、前記第２コレクタ領域及び前記ドレイン領域のそれぞれに電気的に接続されたコレクタ／ドレイン電極と、
   前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備え、
   前記第１コレクタ領域、前記第２コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、
   前記第１コレクタ領域の各部分は、前記ドレイン領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において所定長さＸ１を有し、
   前記第２コレクタ領域の各部分は、前記垂直な方向において前記所定長さＸ１よりも短い所定長さＸ２を有し、
   前記第１コレクタ領域の各部分と前記第２コレクタ領域の各部分と前記ドレイン領域の各部分とは、前記垂直な方向において前記第１コレクタ領域の各部分及び前記第２コレクタ領域の各部分のそれぞれの間に前記ドレイン領域の各部分が介在し且つ当該ドレイン領域の各部分が前記第１コレクタ領域の各部分及び前記第２コレクタ領域の各部分のそれぞれと接触するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
2. 請求項１に記載の高耐圧半導体スイッチング素子において、
   前記第１コレクタ領域となる部分の数は、前記第２コレクタ領域となる部分の数よりも少ないことを特徴とする高耐圧半導体スイッチング素子。
3. 請求項１又は２に記載の高耐圧半導体スイッチング素子において、
   前記第１コレクタ領域は、前記垂直方向において所定長さＺを有する複数の部分からなる第３コレクタ領域と、前記垂直方向において所定長さ（Ｘ１−Ｚ）を有する複数の部分からなる第４コレクタ領域とからなり、
   前記垂直方向において、前記第３コレクタ領域の各部分と前記第４コレクタ領域の各部分との間に前記コレクタ／ドレイン電極に接続されていない前記リサーフ領域の一部分が介在すると共に当該リサーフ領域の一部分は前記第３コレクタ領域の各部分及び前記第４コレクタ領域の各部分のそれぞれと接触することを特徴とする高耐圧半導体スイッチング素子。
4. 請求項３に記載の高耐圧半導体スイッチング素子において、
   前記コレクタ／ドレイン電極は、前記リサーフ領域上に形成された層間膜上に引き出されており、
   前記層間膜と前記リサーフ領域との間に形成され且つ前記コレクタ／ドレイン電極と電気的に接続されたドレイン電界緩和層をさらに備え、
   前記ドレイン電界緩和層の少なくとも一部分は、前記コレクタ／ドレイン電極のうち前記層間膜上に引き出されている部分の下側、及び前記第３コレクタ領域の各部分と前記第４コレクタ領域の各部分との間に介在する前記リサーフ領域の一部分の上側に配置されていることを特徴とする高耐圧半導体スイッチング素子。
5. 請求項４に記載の高耐圧半導体スイッチング素子において、
   前記ドレイン電界緩和層は、前記第３コレクタ領域の各部分と前記第４コレクタ領域の各部分との間に介在する前記リサーフ領域の一部分の上側において前記コレクタ／ドレイン電極と接続されていることを特徴とする高耐圧半導体スイッチング素子。

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