JP2003218348A - 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 - Google Patents

二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置

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Abstract

(57)【要約】 【課題】 Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうこと
なく、また素子面積の増大を招くことなく、高い静電破
壊耐量を得ることができるＬ−ＤＭＯＳＦＥＴを提供す
る。 【解決手段】 半導体基板１１上に形成されたＮ型半導
体層からなるドレイン領域１３と、ドレイン領域１３内
に形成されたＰ型半導体領域からなるボディ領域１５
と、ボディ領域１５内に形成されたＮ型ソース領域１６
と、ボディ領域１５表面に形成されたゲート電極２１と
を含み、ドレイン領域１３内に、Ｎ＋型ドレインコンタ
クト領域１８とＰ＋型領域１９とを同電位となるように
形成してなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、横型二重拡散型Ｍ
ＯＳＦＥＴおよびこれを用いた半導体装置にか係り、特
に、静電破壊耐量が高く、オン抵抗の低い横型二重拡散
型ＭＯＳＦＥＴの構造に関する。
【０００２】
【従来の技術】100ボルト以下の比較的低い電圧領域で
一般的に用いられる、ＩＣやディスクリートのＦＥＴと
して、横型二重拡散ＭＯＳＦＥＴ、いわゆるＬ−ＤＭＯ
Ｓがある。これは通常の拡散工程で形成でき、縦形二重
拡散ＭＯＳＦＥＴと異なり、すべての端子がチップ上面
から取り出せることから、ＩＣ化に好適であり、特に低
いオン抵抗が求められる用途で、広く用いられている。
図５に従来の横型二重拡散ＭＯＳＦＥＴの斜視的断面図
を示す。この横型二重拡散ＭＯＳＦＥＴ（以下、Ｌ−Ｄ
ＭＯＳＦＥＴと記す。）は、Ｐ型半導体基板１０１上
に、Ｎ＋型埋込領域１０２を介して、Ｎ型半導体層をエ
ピタキシャル成長させることによりドレイン領域１０３
が形成されている。そして、ドレイン領域１０３に、Ｎ
型不純物を拡散することによりＮ＋型ドレインコンタク
ト領域１０４が形成され、Ｐ型不純物を拡散することに
よりボディ領域１０５が形成されている。ボディ領域１
０５の表面部には、ボディ領域１０５の外縁から一定の
間隙を隔ててＮ＋型ソース領域１０６が形成され、さら
にＮ＋型ソース領域１０６の内側にはＰ＋型領域１０７
が形成されている。Ｎ＋型ソース領域１０６とＮ＋型ド
レインコンタクト領域１０４との間にはドリフトチャネ
ル領域が形成されている。そして、Ｎ＋型ソース領域１
０６の外縁部からドリフトチャネル領域の内縁部にかけ
ての表面部分を覆うようにしてゲート酸化膜を介してゲ
ート電極が設けられている。
【０００３】この種のＬ−ＤＭＯＳＦＥＴは、通常のＭ
ＯＳＦＥＴと比較して高耐圧な割にオン抵抗（動作抵
抗）が低いため、数ボルト〜１００ボルトまでの幅広い
電圧域でよく用いられ、とくに電源ＩＣやモータドライ
バーなどに広く用いられている。
【０００４】しかしながら、図６に等価回路図を示すよ
うに、Ｌ−ＤＭＯＳＦＥＴには、寄生ＮＰＮトランジス
タ（ドレイン領域１０３とボディ領域１０５とＮ＋型ソ
ース領域１０６とからなるＮＰＮ構造）が存在し、この
寄生ＮＰＮトランジスタが、本来の種々の正常動作を阻
む原因となることがある。
【０００５】とくに、このＬ−ＤＭＯＳＦＥＴをオープ
ンドレインで使用する場合、出力端子（ドレイン）に外
部より静電気が印加されると、この静電気は逃げ場が無
いため、すべてＬ−ＤＭＯＳＦＥＴ内部を電流が流れる
ことになる。このとき寄生ＮＰＮトランジスタが温度に
対して正帰還をかけるように動作するため、製造上のば
らつきにより出来た弱い部分に電流が集中することにな
り、容易にデバイスが破壊されてしまう。
【０００６】この破壊耐量を向上させるために、寄生Ｎ
ＰＮトランジスタの利得を下げたり、保護回路を付加し
たりすることが試みられている。しかし、寄生ＮＰＮト
ランジスタの利得を下げるとＬ−ＤＭＯＳＦＥＴの特性
の悪化を招くことになり、保護回路を付加するとチップ
面積の増大を招くことになる。
【０００７】一方、静電気に極めて強い素子として、図
７に示すような構造の絶縁ゲート型バイポーラトランジ
スタ（以下、ＩＧＢＴと記す。）がよく知られている。
図７に示すようにＩＧＢＴは、図５に示したＬ−ＤＭＯ
ＳＦＥＴのＮ＋型ドレインコンタクト領域１０４を、Ｐ
＋型ドレインコンタクト領域１１０に置き換えた構造に
なっている。
【０００８】ＩＧＢＴには、図８に示すように寄生サイ
リスタ（ドレイン領域１０３とボディ領域１０５とＮ＋
型ソース領域１０６とからなるＮＰＮトランジスタ、お
よびボディ領域１０５とドレイン領域１０３とＰ＋型ド
レインコンタクト領域１１０とからなるＰＮＰトランジ
スタ）が存在している。静電気のような過大な電流が流
れるとき、寄生サイリスタがオンし、極めて低い動作抵
抗で膨大な電流を処理することができるため、ＩＧＢＴ
は極めて高い静電破壊耐量を有する。
【０００９】ＩＧＢＴは、ドレイン領域（コレクタ）１
０３にＰ型不純物を拡散させて形成したＰ＋型ドレイン
コンタクト領域１１０からドレイン領域１０３に注入さ
れる正孔によりドレイン領域１０３の伝導度を変化させ
て抵抗成分を下げるため、ドリフト長（ｄ）の比較的長
い１００ボルト以上の高耐圧素子として使用されること
が多いが、逆にパンチスルーデバイスであるため、ドリ
フト長をあまり小さくすることができず、１００ボルト
以下の比較的低圧の領域ではほとんど使用されない。と
くにＩＣとして集積するにはＬ−ＤＭＯＳＦＥＴに対し
てメリットが見出せないため、ＩＧＢＴが使用されるこ
とはまず無い。
【００１０】また、ＩＧＢＴは、立ち上がり初期のＶｆ
（順方向電圧）値のロスが大きいため、低電流域ではＬ
−ＤＭＯＳＦＥＴよりもオン抵抗が高く、不利な場合が
多い。しかも大電流域では寄生サイリスタのラッチアッ
プが起こりやすいため、使用条件に注意が必要である。
さらに、小数キャリアが動作上介在することにより、Ｌ
−ＤＭＯＳＦＥＴより周波数特性が悪いということも、
ＩＧＢＴの大きな欠点として認識されている。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のＬ−ＤＭＯＳＦＥＴは、高耐圧化しやすく、かつ、オ
ン抵抗が低いという利点を有する反面、静電気破壊耐量
が低いという欠点を有していた。一方、ＩＧＢＴは、静
電気破壊耐量が極めて高い反面、Ｌ−ＤＭＯＳＦＥＴと
比較して高集積化に適さない、低電流域でオン抵抗が高
い、周波数特性が悪いというような種々の欠点を有して
いる。
【００１２】本発明は前記実情に鑑みてなされたもの
で、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、
また素子面積の増大を招くことなく、高い静電破壊耐量
を得ることができるＬ−ＤＭＯＳＦＥＴおよびこれを用
いた半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＬ−ＤＭＯＳＦＥＴは、半導体基板上に形
成されたＮ型半導体層からなるドレイン領域と、前記ド
レイン領域内に形成されたＰ型半導体領域からなるボデ
ィ領域と、前記ボディ領域内に形成されたＮ型ソース領
域と、前記ボディ領域表面にゲート絶縁膜を介して形成
されたゲート電極とを含み、前記ドレイン領域内に、ド
レイン領域表面に形成されたＮ＋型ドレインコンタクト
領域、および前記Ｎ＋型ドレインコンタクト領域と同電
位となるように電気的に接続されたＰ型領域とを具備し
てなることを特徴とする。
【００１４】この構成によれば、ドレイン領域内に、Ｎ
＋型ドレインコンタクト領域とＰ＋型領域とを同電位す
ることで、Ｌ−ＤＭＯＳＦＥＴにＰＮＰトランジスタが
寄生することになり、このＰＮＰトランジスタが、元々
存在している寄生ＮＰＮトランジスタとともに寄生サイ
リスタ構造を構成するようになる。
【００１５】この構成によれば、Ｎ＋型ドレインコンタ
クト領域とＰ＋型領域とが互いに同電位となるので、通
常動作時に寄生サイリスタがターンオンしないようにす
ることができる。したがって、本発明のＬ−ＤＭＯＳＦ
ＥＴによれば、寄生ＮＰＮトランジスタの利得を下げる
必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損な
うことなく、また破壊耐量を向上させるために保護回路
等を設ける必要がないため、素子面積の増大を招くこと
なく、高い静電破壊耐量を得ることができる。
【００１６】本発明によるＬ−ＤＭＯＳＦＥＴにおい
て、前記Ｎ＋型ドレインコンタクト領域にコンタクトす
るように形成されるドレイン電極は、前記Ｐ型領域表面
まで延在しており、前記Ｎ＋型ドレインコンタクト領域
とＰ型領域とが電気的に接触するように構成される。こ
の構成によれば、このドレイン電極により前記Ｎ＋型ド
レインコンタクト領域とＰ型領域とが電気的に接触せし
められ、電極のひきまわしのみで容易に同電位とするこ
とが可能となる。
【００１７】望ましくは、前記Ｎ＋型ドレインコンタク
ト領域は、くし歯状に形成されており、前記Ｐ型領域は
前記くし歯間の領域に形成されている。すなわち、前記
Ｎ＋型ドレインコンタクト領域を前記Ｎ型ソース領域に
沿って等間隔に複数カ所切り欠き、その切り欠いた部分
に前記Ｐ＋型領域を設けることが望ましい。さらに望ま
しくは、前記Ｎ＋型ドレインコンタクト領域は、ゲート
側に歯が位置するように形成された、くし歯状をなすよ
うに形成する。この構成によれば、Ｎ＋型ドレインコン
タクト領域内にＰ＋型領域を設けて、容易にサイリスタ
を寄生させることができる。
【００１８】前記Ｐ＋型領域の前記ボディ領域側の端部
は、前記Ｎ＋型ドレインコンタクト領域の前記ボディ領
域側の端部よりも前記ボディ領域から離間（セットバッ
ク）していることが望ましい。この構成によれば、従来
のＬ−ＤＭＯＳＦＥＴと同じドリフト長でも十分高いパ
ンチスルー降伏耐圧を確保することができる。したがっ
て、素子面積の増大を招くことなく、従来のＬ−ＤＭＯ
ＳＦＥＴ特性を維持したまま、静電破壊耐圧を大幅に向
上させることができる。
【００１９】前記Ｐ＋型領域は、前記Ｎ＋型ドレインコ
ンタクト領域に囲まれた領域に形成されてもよい。この
構成によれば、容易にサイリスタを寄生させることがで
きるとともに、Ｐ＋型領域のボディ領域側の端部が、Ｎ
＋型ドレインコンタクト領域のボディ領域側の端部より
もボディ領域から離間（セットバック）した状態になる
ため、従来のＬ−ＤＭＯＳＦＥＴと同じドリフト長でも
十分高いパンチスルー降伏耐圧を確保することができ
る。したがって、素子面積の増大を招くことなく、従来
のＬ−ＤＭＯＳＦＥＴ特性を維持したまま、静電破壊耐
圧を大幅に向上させることができる。
【００２０】前記Ｐ＋型領域および前記Ｎ＋型ドレイン
コンタクト領域は、前記ドレイン領域内に形成されたＮ
−バッファ層内に形成されていることが望ましい。この
構成によれば、パンチスルー耐圧をさらに向上させ、オ
ン抵抗をさらに低くすることができる。
【００２１】また、本発明の半導体装置は、上記のよう
に構成された本発明のＬ−ＤＭＯＳＦＥＴを他の素子と
共に集積してなる。すなわち、半導体基板と、前記半導
体基板表面に形成されたN型半導体領域からなるドレイ
ン領域と、前記ドレイン領域内に形成されたP型半導体
領域からなるボディ領域と、前記ボディ領域内に形成さ
れたN型ソース領域と、前記ボディ領域表面にゲート絶
縁膜を介して形成されたゲート電極と、前記ドレイン領
域内に、ドレイン領域表面に形成されたＮ＋型ドレイン
コンタクト領域、および前記Ｎ＋型ドレインコンタクト
領域と同電位となるように電気的に接続されたＰ型領域
と、Ｎ＋型ドレインコンタクト領域から前記Ｐ型領域表
面まで延在せしめられたドレイン電極と、前記N型ソー
ス領域にコンタクトするように形成されたソース電極と
を含むことを特徴とする。望ましくは、ソース電極は、
前記Ｐ型ボディ領域表面まで延在するように形成されて
いることを特徴とする。この構成によれば、他の素子と
共に集積されるＬ−ＤＭＯＳＦＥＴのドリフト長やＰ＋
型領域のセットバック長を変更することにより、そのＬ
−ＤＭＯＳＦＥＴの降伏耐圧を容易に調整することがで
きるため、他の素子の耐圧に合わせた保護素子としてＬ
−ＤＭＯＳＦＥＴを備えた半導体装置を得ることができ
る。
【００２２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明のＬ−ＤＭＯＳＦＥＴについて説明する。
【００２３】図１は本発明の実施の形態の一例を示すＬ
−ＤＭＯＳＦＥＴの斜視的断面図である。このＬ−ＤＭ
ＯＳＦＥＴ１０は、Ｐ型半導体基板１１上に、Ｎ＋型埋
込領域１２を介して、Ｎ型半導体層をエピタキシャル成
長させることによりドレイン領域１３が形成されてい
る。そして、そのドレイン領域１３にＮ型不純物を拡散
することによりＮ−バッファ層１４が形成され、Ｐ型不
純物を拡散することによりボディ領域１５が形成されて
いる。
【００２４】ボディ領域１５の表面部には、ボディ領域
１５の外縁から一定の間隙を隔ててＮ＋型ソース領域１
６が形成され、さらにＮ＋型ソース領域１６の内側には
Ｐ＋型領域１７が形成されている。Ｎ−バッファ層１４
内には、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領
域１９とが互いに接触させて、Ｎ＋型ソース領域１６に
沿って交互に配置されている。Ｎ＋型ソース領域１６と
Ｎ−バッファ層１４との間にはドリフトチャネル領域２
０が形成されている。
【００２５】そして、Ｎ＋型ソース領域１６の外縁部か
らチャネル領域２０の内縁部にかけての表面部分を覆う
ようにして、ゲート酸化膜を介してゲート電極２１が設
けられている。Ｎ＋型ドレインコンタクト領域１８にコ
ンタクトするように形成されるドレイン電極２２は、Ｎ
＋型ドレインコンタクト領域１８とＰ＋型領域１９とが
互いに同電位となるように形成されている。ソース電極
２３は、Ｎ＋型ソース領域１６とＰ＋型領域１７の両方
にまたがって形成されている。
【００２６】Ｐ＋型領域１９は、Ｎ＋型ドレインコンタ
クト領域１８をＮ型ソース領域に沿って等間隔に複数カ
所切り欠き、その切り欠かれた部分に設けられている。
そして、Ｐ＋型領域１９は、そのボディ領域１５側の端
部が、Ｎ＋型ドレインコンタクト領域１８のボディ領域
１５側の端部よりもボディ領域１５から例えば１．０μ
ｍ程セットバックされるようにレイアウトされている。
【００２７】上記のように、ドレイン領域１３内に、Ｎ
＋型ドレインコンタクト領域１８とＰ＋型領域１９とを
互いに接触させて形成することで、Ｌ−ＤＭＯＳＦＥＴ
１０にＰＮＰトランジスタが寄生することになり、この
ＰＮＰトランジスタが、元々存在している寄生ＮＰＮト
ランジスタとともに寄生サイリスタを構成するようにな
る。
【００２８】したがって、このＬ−ＤＭＯＳＦＥＴ１０
によれば、寄生ＮＰＮトランジスタの利得を下げる必要
がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうこ
となく、また破壊耐量を向上させるために保護回路等を
設ける必要がないため、素子面積の増大を招くことな
く、高い静電破壊耐量を得ることができる。
【００２９】また、Ｐ＋型領域１９を、Ｎ＋型ドレイン
コンタクト領域１８よりもボディ領域１５から離れる側
にセットバックさせてレイアウトしたことにより、ソー
ス−ドレイン間に広がる空乏層がドレイン側のＰ＋型領
域１９に達することにより起こるパンチスルー降伏の耐
圧を向上させることができる。
【００３０】また、Ｎ＋型ドレインコンタクト領域１８
とＰ＋型領域１９とがＮ−バッファ層１４で覆われた構
造としたことにより、ドレイン側に延びる空乏層が徐々
に抑制されるため、ドレイン側のＰ＋型領域１９に対す
るパンチスルー降伏耐圧を更に向上させることができ
る。その上、ドレイン側のＮ＋型ドレインコンタクト領
域１８をくし歯状をなすように、間欠的に切り欠いた構
造としたことによる導電能力の欠落を、Ｎ＋型ドレイン
コンタクト領域１８がＮ−バッファ層１４で覆われた構
造により完全に補うことができる。
【００３１】このＬ−ＤＭＯＳＦＥＴ１０の等価回路を
図２に示す。図示するように、Ｌ−ＤＭＯＳＦＥＴ１０
の寄生サイリスタを構成するＰＮＰトランジスタはエミ
ッタとベースがショートされているため、通常は動作す
ることはない。したがって、このＬ−ＤＭＯＳＦＥＴ１
０は、オンしているときは、従来のＬ−ＤＭＯＳＦＥＴ
と何ら変わりなく動作することができ、大電流域でも寄
生サイリスタの存在を全く気にする必要はない。また、
同じ理由により、ＩＧＢＴのような立ち上がり時のＶｆ
損失もなく、低電流域でも低いオン抵抗を確保すること
ができる。
【００３２】また、ドレイン電極２２をＮ−バッファ層
１４表面まで延在させた構造により、ドレイン側のＰ＋
型領域１９とドレイン領域１３とが同一電位になるた
め、ＩＧＢＴのようにＰ＋型領域１９からの正孔注入が
無い。したがって、このＬ−ＤＭＯＳＦＥＴ１０は、ス
イッチングスピード（周波数特性）も従来のＬ−ＤＭＯ
ＳＦＥＴと何ら変わらない。
【００３３】しかし、このＬ−ＤＭＯＳＦＥＴ１０は、
ひとたび静電気が印加されると、その大電圧により寄生
サイリスタのＰＮＰトランジスタが無理やり降伏し、寄
生サイリスタが動作を開始するため、極めて低いオン抵
抗で非常に大きな電流を処理することができ、静電破壊
耐量が大幅に向上する。
【００３４】この実施の形態を示したＬ−ＤＭＯＳＦＥ
Ｔ１０の構成によれば、何ら新しい製造技術を用いるこ
となく、また従来のＬ−ＤＭＯＳＦＥＴの特性を損なう
ことなく、静電破壊耐量を例えば人体モデルで従来１．
５ｋＶ程度であったものを、３〜１０倍の４．５ｋＶ〜
１５ｋＶにまで大幅に向上させることができる。
【００３５】図３は本発明の他の実施の形態を示すＬ−
ＤＭＯＳＦＥＴの斜視的断面図である。この例では、ド
レイン側のＮ＋型ドレインコンタクト領域１８を等間隔
に所々切り欠いた構造とするのではなく、Ｎ＋型ドレイ
ンコンタクト領域１８を等間隔に所々くり抜いた構造と
し、そのくり抜いた部分にＰ＋型領域１９を埋め込むこ
とにより、Ｎ＋型ドレインコンタクト領域１８で囲まれ
た領域にＰ＋型領域１９を形成している。この図３の構
成によっても、図１に示した実施の形態のＬ−ＤＭＯＳ
ＦＥＴと同様の効果を得ることができる。
【００３６】図４は本発明にかかる半導体装置の構成例
を示す回路図である。この半導体装置２５は、上記のよ
うに構成されたＬ−ＤＭＯＳＦＥＴ１０を他の素子２６
と共に集積してなる。この構成によれば、他の素子２６
と共に集積されるＬ−ＤＭＯＳＦＥＴ１０のドリフト長
ｄやＰ＋型領域１９のセットバック長を変更することに
より、Ｌ−ＤＭＯＳＦＥＴ１０の降伏耐圧を簡単に調節
することができるため、Ｌ−ＤＭＯＳＦＥＴ１０を他の
素子２６の耐圧に合わせた保護素子として利用すること
ができる。
【００３７】
【発明の効果】以上説明したように、本発明の二重拡散
ＭＯＳＦＥＴによれば、そのドレイン領域内に、Ｎ＋型
ドレインコンタクト領域とＰ＋型領域とを互いに同電位
となるように形成したことにより、寄生サイリスタを有
することになり、寄生ＮＰＮトランジスタの利得を下げ
る必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損
なうことなく、また破壊耐量を向上させるために保護回
路等を設ける必要がないため、素子面積の増大を招くこ
となく、高い静電破壊耐量を得ることができる。
【００３８】また、本発明の半導体装置は、本発明の横
型二重拡散ＭＯＳＦＥＴを内部回路（又は内部素子）の
保護素子として用いることにより、高い静電破壊耐量を
得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す二重拡散ＭＯ
ＳＦＥＴの斜視的断面図である。
【図２】図１に示す二重拡散ＭＯＳＦＥＴの等価回路図
である。
【図３】本発明の別の実施の形態を示す二重拡散ＭＯＳ
ＦＥＴの斜視的断面図である。
【図４】本発明にかかる半導体装置の構成例を示す回路
図である。
【図５】従来の二重拡散ＭＯＳＦＥＴの斜視的断面図で
ある。
【図６】図５に示す従来の二重拡散ＭＯＳＦＥＴの等価
回路図である。
【図７】絶縁ゲート型バイポーラトランジスタの斜視的
断面図である。
【図８】図７に示す絶縁ゲート型バイポーラトランジス
タの等価回路図である。
【符号の説明】
１０ 横型二重拡散ＭＯＳＦＥＴ １１ Ｐ型半導体基板 １２ Ｎ＋型埋込領域 １３ ドレイン領域（Ｎ型半導体層） １４ Ｎ−バッファ層 １５ ボディ領域 １６ Ｎ＋型ソース領域 １７ Ｐ＋型領域 １８ Ｎ＋型ドレインコンタクト領域 １９ Ｐ＋型領域 ２２ ドレイン電極 ２３ ソース電極 ２５ 半導体装置 ２６ 素子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたＮ型半導体層
    からなるドレイン領域と、前記ドレイン領域内に形成さ
    れたＰ型半導体領域からなるボディ領域と、前記ボディ
    領域内に形成されたＮ型ソース領域と、前記ボディ領域
    表面にゲート絶縁膜を介して形成されたゲート電極とを
    含み、 前記ドレイン領域内に、ドレイン領域表面に形成された
    Ｎ＋型ドレインコンタクト領域、および前記Ｎ＋型ドレ
    インコンタクト領域と同電位となるように電気的に接続
    されたＰ型領域とを具備してなることを特徴とする二重
    拡散型ＭＯＳＦＥＴ。
  2. 【請求項２】 前記Ｎ＋型ドレインコンタクト領域にコ
    ンタクトするように形成されるドレイン電極は、前記Ｐ
    型領域表面まで延在していることを特徴とする請求項１
    に記載の二重拡散型ＭＯＳＦＥＴ。
  3. 【請求項３】 前記Ｎ＋型ドレインコンタクト領域は、
    くし歯状に形成されており、前記Ｐ型領域は前記くし歯
    間の領域に形成されていることを特徴とする請求項１ま
    たは２に記載の二重拡散型ＭＯＳＦＥＴ。
  4. 【請求項４】 前記Ｎ＋型ドレインコンタクト領域は、
    ゲート側に歯が位置するように形成された、くし歯状を
    なすように形成されており、前記Ｐ型領域は前記くし歯
    間の領域に形成されていることを特徴とする請求項１ま
    たは２に記載の二重拡散型ＭＯＳＦＥＴ。
  5. 【請求項５】 前記Ｐ型領域の前記ボディ領域側の端部
    は、前記Ｎ＋型ドレインコンタクト領域の前記ボディ領
    域側の端部よりも前記ボディ領域から離間していること
    を特徴とする請求項１乃至３のいずれかに記載の二重拡
    散型ＭＯＳＦＥＴ。
  6. 【請求項６】 前記Ｐ型領域は、前記Ｎ＋型ドレインコ
    ンタクト領域に囲まれた領域に形成されていることを特
    徴とする請求項１または２に記載の二重拡散型ＭＯＳＦ
    ＥＴ。
  7. 【請求項７】 前記Ｐ型領域および前記Ｎ＋型ドレイン
    コンタクト領域は、前記ドレイン領域内に形成されたＮ
    バッファ層内に形成されていることを特徴とする請求項
    １乃至６のいずれかに記載の二重拡散型ＭＯＳＦＥＴ。
  8. 【請求項８】半導体基板と、 前記半導体基板表面に形成されたN型半導体領域からな
    るドレイン領域と、 前記ドレイン領域内に形成されたP型半導体領域からな
    るボディ領域と、 前記ボディ領域内に形成されたN型ソース領域と、 前記ボディ領域表面にゲート絶縁膜を介して形成された
    ゲート電極と、 前記ドレイン領域内に、ドレイン領域表面に形成された
    Ｎ＋型ドレインコンタクト領域、および前記Ｎ＋型ドレ
    インコンタクト領域と同電位となるように電気的に接続
    されたＰ型領域と、 Ｎ＋型ドレインコンタクト領域から前記Ｐ型領域表面ま
    で延在せしめられたドレイン電極と、 前記N型ソース領域にコンタクトするように形成された
    ソース電極とを含むことを特徴とする半導体装置。
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