CN101771077B - 具静电放电保护的水平扩散金属氧化物半导体晶体管元件 - Google Patents
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Abstract
本发明提供一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管(LDMOS)元件，包括一半导体衬底，其上有一外延层。一图案化的隔离区设置于所述外延层上，定义一第一主动区及一第二主动区。一N-型双扩散区设置于所述第一主动区中，一N-型浓掺杂漏极区设置于所述N-型双扩散区中。一P-型体掺杂区于所述第二主动区中，其中所述N-型双扩散区和所述P-型体掺杂区相隔一特定距离，露出所述半导体衬底，一对相邻的一N-型和一P-型浓掺杂源极区设置于所述P-型体掺杂区中，以及一栅极结构于所述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间。一额外的浓掺杂区设置于所述半导体衬底与所述外延层的接口之间。
Description
技术领域
本发明有关于一种高压半导体装置，特别是有关于一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管(LDMOS)元件。
背景技术
在传统的集成电路中，LDMOS晶体管易于受到高压静电放电损伤，主要是因为LDMOS晶体管的栅极氧化层结构较靠近漏极端，且离源极/体扩散区较远，导致当ESD电流自漏极端流入时，其能量倾向朝着栅极氧化层分布，而非流向源极/体扩散区，致使栅极氧化层被永久性地击穿(zapped)。
在传统具有高压元件(HV device)的集成电路中，往往利用其他额外的ESD保护元件避免LDMOS晶体管元件被击穿，然而，额外的ESD保护元件增加整体集成电路的占据空间，且增加工艺的复杂度，导致高的制造成本。有鉴于此，业界极需一种改良式的水平扩散金属氧化物半导体晶体管(LDMOS)元件结构，使其具良好的静电放电保护能力。
发明内容
有鉴于此，为了克服上述已知技术的缺点，因而改良LDMOS晶体管的结构，以分别降低LDNMOS或LDPMOS元件的漏极和衬底之间的击穿电压(breakdown voltage)或贯穿电压(punch-through voltage)，使得ESD能量朝向衬底分布，而非流向栅极氧化层区域。
本发明的一实施例提供一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管(LDNMOS)元件，包括：一半导体衬底，其上有一外延层(epi-layer)；一图案化的隔离区设置于所述外延层上，定义一第一主动区及一第二主动区；一N-型双扩散区设置于所述第一主动区中；一N-型浓掺杂漏极区设置于所述N-型双扩散区中；一P-型体掺杂区于所述第二主动区中，其中所述N-型双扩散区和所述P-型体掺杂区相隔一特定距离，露出所述半导体衬底；一对相邻的一N-型和一P-型浓掺杂源极区设置于所述P-型体掺杂区中；以及一栅极结构于所述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间；其中一额外的浓掺杂区设置于所述半导体衬底与所述外延层的接口之间。
本发明另一实施例提供一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管(LDPMOS)元件，包括：一半导体衬底，其上有一外延层；一图案化的隔离区设置于所述外延层上，定义一主动区；一P-型双扩散区设置于所述主动区中；一P-型浓掺杂漏极区设置于所述P-型双扩散区中；一对相邻的一N-型和一P-型浓掺杂源极区设置于所述外延层中；以及一栅极结构于所述P-型浓掺杂源极区和所述P-型浓掺杂漏极区之间；其中一额外的浓掺杂区设置于所述半导体衬底与所述外延层的接口之间。
本发明另一实施例提供一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管(LDNMOS)元件，包括：一半导体衬底，其上有一外延层；一图案化的隔离区设置于所述外延层上，定义一主动区；一N-型双扩散区设置于所述主动区中；一N-型浓掺杂漏极区设置于所述N-型双扩散区中；一对相邻的一N-型和一P-型浓掺杂源极区设置于所述外延层中；以及一栅极结构于所述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间；其中一额外的浓掺杂区设置于所述半导体衬底与所述外延层的接口之间。
本发明又一实施例提供一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管(LDPMOS)元件，包括：一半导体衬底，其上有一外延层；一埋藏层设置于所述半导体衬底与所述外延层之间；一图案化的隔离区设置于所述外延层上，定义一第一主动区和一第二主动区；一P-型双扩散区设置于所述第一主动区中；一P-型浓掺杂漏极区设置于所述P-型双扩散区中；一N-型体掺杂区于所述第二主动区中，其中所述P-型双扩散区和所述N-型体掺杂区相隔一特定距离，露出所述半导体衬底；一对相邻的一P-型和一N-型浓掺杂源极区设置于所述N-型体掺杂区中；以及一栅极结构于所述P-型浓掺杂源极区和所述P-型浓掺杂漏极区之间；其中一额外的浓掺杂区设置于所述埋藏层与所述P-型井区的接口之间。
本发明的实施例提供的技术方案是一种改良式的水平扩散金属氧化物半导体晶体管元件结构，其具良好的静电放电保护能力。以分别降低LDNMOS或LDPMOS元件的漏极和衬底之间的击穿电压或贯穿电压，使得ESD能量朝向衬底分布，而非流向栅极氧化层区域。
附图说明
图1是显示根据本发明的一实施例的LDNMOS晶体管元件的剖面示意图；
图2是显示根据本发明另一实施例的LDPMOS晶体管元件的剖面示意图；
图3是显示根据本发明另一实施例的LDNMOS晶体管元件的剖面示意图；以及
图4是显示根据本发明另一实施例的LDPMOS晶体管元件的剖面示意图。
附图标号
100～LDNMOS晶体管元件；
110～半导体衬底；
115～额外的浓掺杂区；
120～外延层；
120A～高压N-型井区(HVNW)；
120B～高压P-型井区(HVPW)；
130a-130c～图案化的隔离区；
140～P-型浓扩散区；
150～N-型双扩散区(NDDD)；
155～N-型浓掺杂漏极区；
160～P-型体掺杂区；
165～N-型浓掺杂源极区；
170～P-型浓扩散区；
200～LDPMOS晶体管元件；
210～半导体衬底；
215～额外的浓掺杂区；
220～外延层；
220A～高压N-型井区(HVNW)；
220B～高压P-型井区(HVPW)；
230a、230b～图案化的隔离区；
240～P-型浓扩散区；
250～P-型双扩散区(PDDD)；
255～P-型浓掺杂漏极区；
265～P-型浓掺杂源极区；
270～N-型浓扩散区；
300～LDNMOS晶体管元件；
310～半导体衬底；
315～额外的浓掺杂区；
320～外延层；
320A～高压P-型井区(HVPW)；
320B～高压N-型井区(HVNW)；
330a、330b～图案化的隔离区；
340～N-型浓扩散区；
350～N-型双扩散区(NDDD)；
355～N-型浓掺杂漏极区；
365～N-型浓掺杂源极区；
370～P-型浓扩散区；
400～LDPMOS晶体管元件；
405～N-型埋藏层(NBL)；
410～半导体衬底；
415～额外的浓掺杂区；
420～外延层；
420A～高压P-型井区(HVPW)；
420B～高压N-型井区(HVNW)；
430a-430e～图案化的隔离区；
440～N-型浓扩散区；
450～P-型双扩散区(PDDD)；
455～P-型浓掺杂漏极区；
460～N-型体掺杂区；
465～P-型浓掺杂源极区；
470～N-型浓扩散区；
OD、OD1、OD2～主动区。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下：
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
图1是显示根据本发明的一实施例的LDNMOS晶体管元件的剖面示意图。于图1中，一种具静电放电保护能力的LDNMOS晶体管元件100包括一半导体衬底110，例如P-型硅衬底，其上有一外延层120。所述外延层120包括一高压N-型井区(HVNW)120A，被一高压P-型井区(HVPW)120B环绕。所述高压P-型井区120B的表面包括一P-型浓扩散区140。一额外的浓掺杂区115设置于所述半导体衬底110与所述外延层120(高压N-型井区(HVNW)120A)的接口之间。根据本发明的一实施例，所述额外的浓掺杂区115为一N-型浓掺杂区或一P-型浓掺杂区，其中所述额外的浓掺杂区115的位置对应N-型双扩散区(NDDD)150。
一图案化的隔离区130a-130c设置于所述外延层120上，定义一第一主动区OD1及一第二主动区OD2。一N-型双扩散区(NDDD)150设置于所述第一主动区OD1中。一N-型浓掺杂漏极区155设置于所述N-型双扩散区150中。一P-型体掺杂区160于所述第二主动区OD2中，其中所述N-型双扩散区150和所述P-型体掺杂区160相隔一特定距离，露出所述半导体衬底。一对相邻的一N-型和一P-型浓掺杂源极区165和170设置于所述P-型体掺杂区160中，以及一栅极结构于所述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间。
当ESD测试时或当实际ESD电涌击穿于漏极端时，浓掺杂区115能有效地降低N+/NDD/HVNW相对P-型衬底于漏极区域下方的击穿电压(breakdown voltage)，而使得ESD能量朝向衬底分布以增加对ESD的保护能力。
图2是显示根据本发明另一实施例的LDPMOS晶体管元件的剖面示意图。请参阅图2，一种具静电放电保护能力的LDPMOS元件200，包括一半导体衬底210，例如P-型硅衬底，其上有一外延层220。所述外延层220包括一高压N-型井区220A，被一高压P-型井区220B环绕。所述高压P-型井区220B的表面包括一P-型浓扩散区240。根据本发明的一实施例，一额外的浓掺杂区215设置于所述半导体衬底210与所述外延层220(高压N-型井区(HVNW)220A)的接口之间。所述额外的浓掺杂区215可为一N-型浓掺杂区或一P-型浓掺杂区，其中所述额外的浓掺杂区215的位置对应P-型双扩散区250。
一图案化的隔离区230a、230b设置于所述外延层220上，定义一主动区OD。一P-型双扩散区250设置于所述主动区OD中，一P-型浓掺杂漏极区255设置于所述P-型双扩散区250中。一对相邻的一P-型和一N-型浓掺杂源极区265、270设置于所述高压N-型井区(HVNW)220A中，以及一栅极结构于所述P-型浓掺杂源极区和所述P-型浓掺杂漏极区之间。
如同已知LDNMOS结构的实施例所述，对于水平式LDPMOS结构200而言，位于半导体衬底210与高压N-型井区(HVNW)220A的接口处的额外的浓掺杂区215(包括N-型浓掺杂区或P-型浓掺杂区)，能有效地降低P+/PDDD/HVNW相对P-型衬底于漏极区域下方的贯穿电压(punch-throughvoltage)或击穿电压(breakdown voltage)。由漏极端贡献的ESD能量也因而朝向P-型硅衬底210区域分布，而非朝向源极/体扩散区，因此能有效地避免栅极氧化层受到损伤。
图3是显示根据本发明另一实施例的LDNMOS晶体管元件的剖面示意图。于图3，一种具静电放电保护能力的LDNMOS元件300，包括一半导体衬底310，例如N-型硅衬底，其上有一外延层320。所述外延层320包括一高压P-型井区320A，被一高压N-型井区320B环绕。所述高压N-型井区320B的表面包括一N-型浓扩散区340。根据本发明的一实施例，一额外的浓掺杂区315设置于所述半导体衬底310与所述外延层320(高压P-型井区(HVPW)320A)的接口之间。所述额外的浓掺杂区315可为一N-型浓掺杂区或一P-型浓掺杂区，其中所述额外的浓掺杂区315的位置对应N-型双扩散区350。
一图案化的隔离区330a、330b设置于所述外延层320上，定义一主动区OD。一N-型双扩散区350设置于所述主动区OD中，一N-型浓掺杂漏极区355设置于所述N-型双扩散区350中。一对相邻的一N-型和一P-型浓掺杂源极区365、370设置于所述高压P-型井区(HVPW)320A中，以及一栅极结构于所述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间。对于水平式LDNMOS结构300而言，位于半导体衬底310与高压P-型井区(HVPW)320A的接口处的额外的浓掺杂区315(包括N-型浓掺杂区或P-型浓掺杂区)，能有效地降低N+/NDDD/HVPW相对N-型衬底于漏极区域下方的贯穿电压(punch-through voltage)或击穿电压(breakdown voltage)。由漏极端贡献的ESD能量也因而朝向N-型衬底分布，而非朝向源极/体扩散区，因此能有效地避免栅极氧化层受到损伤。
图4是显示根据本发明另一实施例的LDPMOS晶体管元件的剖面示意图。请参阅图4，一种具静电放电保护能力的LDPMOS元件400，包括一半导体衬底410，例如P-型硅衬底，其上有一外延层420。所述外延层420包括一高压P-型井区420A，被一高压N-型井区420B环绕。所述高压N-型井区420B的表面包括一N-型浓扩散区440。一埋N-型埋藏层(NBL)405设置于所述半导体衬底410与所述高压P-型井区420A之间。一额外的浓掺杂区415设置于所述N-型埋藏区405与所述高压P-型井区(HVPW)420A的接口之间。根据本发明的一实施例，所述额外的浓掺杂区415为一N-型浓掺杂区或一P-型浓掺杂区，其中所述额外的浓掺杂区415的位置对应P-型双扩散区450。
一图案化的隔离区430a-430e设置于所述外延层420上，定义一第一主动区OD1和一第二主动区OD2。一P-型双扩散区(PDDD)450设置于所述第一主动区OD1中。一P-型浓掺杂漏极区455设置于所述P-型双扩散区450中。一N-型体掺杂区460于所述第二主动区OD2中，其中所述P-型双扩散区450和所述N-型体掺杂区460相隔一特定距离，露出所述半导体衬底。一对相邻的一P-型和一N-型浓掺杂源极区465和470设置于所述N-型体掺杂区460中，以及一栅极结构于所述P-型浓掺杂源极区和所述P-型浓掺杂漏极区之间。
于图4中，水平式LDPMOS结构400利用相同的方法，位于N-型埋藏区(NBL)405与高压P-型井区(HVPW)420A的接口处的额外的浓掺杂区415(包括N-型浓掺杂区或P-型浓掺杂区)，能有效地降低P+/PDDD/HVPW相对P-型衬底于漏极区域下方的击穿电压(breakdown voltage)。更有甚者，其亦具有相同增加抗静电放电保护能力的效果。
在一集成电路中，无论使用上述何种LDMOS结构，通过在半导体衬底和外延层间的接口处，然非限定于此，增加额外的浓掺杂区(包括N-型浓掺杂区或P-型浓掺杂区)，皆能有效地降低位于漏极区域下方的击穿电压或贯穿电压，进而增加抗静电放电保护能力的效果。
应注意的是，上述各实施例中LDNMOS晶体管结构及LDPMOS晶体管结构，仅为举例说明本发明的增加静电放电保护能力的效果，然非用以限定本发明。其他变化例，例如就图2的LDPMOS晶体管而言，所述源极端用于集成电路的输出部分。因此，通过形成既有的或施以额外的离子植入步骤，例如在相对漏极区域的下方处，植入P+或N+于P-型半导体衬底和HVNW之间的接口，以降低击穿电压或贯穿电压。再者，击穿电压可通过改变植入P+或N+的掺杂剂量而调整改变，使其大于等于所述LDNMOS晶体管或LDPMOS晶体管本身的击穿电压。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求所界定范围为准。
Claims (3)
1.一种具静电放电保护能力的水平扩散金属氧化物半导体晶体管元件，其特征在于，所述水平扩散金属氧化物半导体晶体管元件包括：
一半导体衬底，其上有一外延层；
一埋藏层设置于所述半导体衬底与所述外延层之间；
一图案化的隔离区设置于所述外延层上，定义一第一主动区和一第二主动区；
一P-型双扩散区设置于所述第一主动区中；
一P-型浓掺杂漏极区设置于所述P-型双扩散区中；
一N-型体掺杂区于所述第二主动区中，其中所述P-型双扩散区和所述N-型体掺杂区相隔一特定距离，露出所述半导体衬底；
一对相邻的一P-型和一N-型浓掺杂源极区设置于所述N-型体掺杂区中；以及
一栅极结构于所述P-型浓掺杂源极区和所述P-型浓掺杂漏极区之间；
其中一额外的浓掺杂区设置于所述埋藏层与所述外延层的接口之间，且所述额外的浓掺杂区的位置对应于所述P-型双扩散区，其中所述埋藏层和所述的额外的浓掺杂区导电型态相同。
2.如权利要求1所述的具静电放电保护能力的水平扩散金属氧化物半导体晶体管元件，其特征在于，所述半导体衬底为一P-型半导体衬底，且所述外延层包括一高压P-型井区，被一高压N-型井区环绕。
3.如权利要求1所述的具静电放电保护能力的水平扩散金属氧化物半导体晶体管元件，其特征在于，所述额外的浓掺杂区与埋藏层或外延层接口的击穿电压大于等于所述晶体管本身的击穿电压。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |