CN103855212B - 一种横向扩散半导体器件 - Google Patents
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Abstract
本发明涉及一种横向扩散半导体器件，包括：半导体衬底；第一阱区，其具有第一导电类型，设置于所述半导体衬底之中；漏极区域，设置于所述第一阱区中；第二阱区，其具有第二导电类型，设置于所述第一阱区外侧的所述半导体衬底之中；源极区域，设置于所述漏极区域外侧，位于所述第二阱区中；栅极结构，位于所述漏极区域和所述源极区域之间的衬底上；其中，所述第一阱区和所述第二阱区之间设有空隙，为不连续的结构。本发明所述的半导体器件，通过在所述第一阱区和所述第二阱区之间设置空隙，使其成为不连续的阱区，以此来提高器件的源漏击穿电压，使器件的性能进一步提高，而且所述器件中并没有额外增加掩膜层，不会造成成本的提高。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种横向扩散半导体器件。
背景技术
横向扩散金属氧化物半导体晶体管（Lateral Diffusion MetalOxideSemiconductor，LDMOS）在集成电路涉及以及制造中有着重要的地位，例如横向扩散金属氧化物半导体晶体管（HV LDMOS）便被广泛使用在薄膜晶体管液晶显示屏的驱动芯片中。一般而言，LDMOS晶体管在使用上需要具有较高的源漏击穿电压（Breakdown Voltagebetween Drain and Source，BVDS）与低的开启电阻，以提高元件的效能。
现有技术中的LDMOS如图1所示，所述器件包括衬底（图中未示出），在衬底上形成至少两个P阱10和位于所述两个P阱10之间的N阱11，在所述P阱和N阱11的上方形成两个栅极结构12，并在栅极结构上形成间隙壁，在所述P阱中分别形成N+区域作为源极S，在所述N阱中形成N+区域作为漏极D，并在所述漏极上形成接触孔，进而形成接触塞，用于电连接。
所述结构的LDMOS满足耐高压、实现功率控制等方面的要求，与常规晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，而且LDMOS由于更容易与CMOS工艺兼容而被广泛采用。但是所述结构的LDMOS仍然存在源漏击穿电压（Breakdown Voltage between Drain and Source，BVDS）仍然较低，达不到器件进一步发展的需要，当所述源漏击穿电压（Breakdown Voltage between DrainandSource，BVDS）超过12V时，所述源漏被击穿，造成器件损坏。
因此，虽然LDMOS具有很多常规晶体管所不具备的特性，但是由于其击穿电压较低，在很大程度上限制了所述LDMOS的发展和应用，所以需要对现有LDMOS的结构进行改进，以进一步提高LDMOS的源漏击穿电压，进一步提高LDMOS晶体管的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种横向扩散半导体器件，包括：
半导体衬底；
第一阱区，其具有第一导电类型，设置于所述半导体衬底之中；
漏极区域，设置于所述第一阱区中；
第二阱区，其具有第二导电类型，设置于所述第一阱区外侧的所述半导体衬底之中；
源极区域，设置于所述漏极区域外侧，位于所述第二阱区中；
栅极结构，位于所述漏极区域和所述源极区域之间的衬底上；
其中，所述第一阱区和所述第二阱区之间设有空隙，为不连续的结构。
作为优选，所述空隙大小根据所述器件击穿电压的提高程度进行设置。
作为优选，所述空隙小于所述器件中沟道的长度。
作为优选，所述源极区域环绕设置于所述漏极区域外侧。
作为优选，所述源极区域对称的设置于所述漏极区域外侧。
作为优选，所述栅极结构对称的设置于所述漏极区域两侧。
作为优选，所述器件还包括位于所述漏极区域上的接触塞，用于形成电连接。
作为优选，所述器件还包括设置于所述衬底中所述源极区域外侧的隔离结构。
作为优选，所述隔离结构为浅沟槽隔离。
作为优选，所述器件尺寸为65nm工艺时，所述空隙大小为60nm。
本发明所述的半导体器件，通过在所述第一阱区和所述第二阱区之间设置空隙，使其成为不连续的阱区，以此来提高器件的源漏击穿电压（BreakdownVoltage betweenDrain and Source，BVDS），使器件的性能进一步提高，而且所述器件中并没有额外增加掩膜层，因此和现有方法能够更好的兼容，而且所述器件不会造成成本的提高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中LDMOS晶体管的结构示意图；
图2为本发明中LDMOS晶体管的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述含高度可控鳍片的半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
图2为本发明所述LDMOS下面结合图2对本发明所述LDMOS晶体管做进一步的说明：
参照图2，本发明所述半导体器件包括半导体衬底（图中位示出），所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，其中所述顶部的半导体材料层为单晶硅层、多晶硅层、SiC或SiGe。由于SOI被制成器件有源区下方具有氧化物绝缘层，该氧化物绝缘层埋置于半导体基底层，从而使器件具有更加优异的性能，但并不局限于上述示例。
在本发明中所述衬底可以为P型或者N型，在一具体实施方式中所述衬底为P型衬底。
所述器件还包括设置于所述衬底中的第一阱区21，其具有第一导电型式，在本发明中的一具体实施方式中，所述第一阱区为N+掺杂，例如将N型掺质（例如磷）注入到所述半导体基底中，并利用热处理工艺驱入掺质，从而形成所述N型阱区。
所述半导体器件还包括第二阱区，所述第二阱区20具有第二导电型式，所述第二阱区设置于所述半导体衬底中，在本发明的一具体实施方式中所述第二阱区为P型阱区，在所述衬底中掺杂有P型掺质，例如硼，例如可以通过离子注入工艺将硼注入与所述第二阱区区域中，然后利用热处理工艺驱入掺质，以形成P型掺质。
其中上述第一阱区和所述第二阱区可以通过多种方式形成，并不仅仅局限于上述示例。
在本发明中所述第二阱区20位于所述第一阱区21的两侧，其中图2为所述器件的剖面图，作为优选，所述第二阱区对称的分布于所述第一阱区两侧。
所述器件还包括漏极区域，所述漏极区域设置于所述第一阱区中，所述漏极区域为N型重度掺杂区域，形成所述重度掺杂的方法可以选用本领域常用的方法。
所述器件还进一步包含源极区域，所述源极区域环绕所述漏极区域设置，位于所述第二阱区中，所述源极区域对称的分布于所述漏极区域的外侧，并且为P型重度掺杂，所述源极区域的形成方法可以选用常规方法，在此不再赘述。
在本发明中所述第一阱区和所述第二阱区并不是连续的，而是所述第一阱区和所述第二阱区之间设置有空隙，所述空隙可以进一步提高所述器件的源漏击穿电压（Breakdown Voltage between Drain and Source，BVDS），所述空隙的大小可以根据器件源漏击穿电压（Breakdown Voltage between Drain andSource，BVDS）提高的要求进行设置，其最小值为将所述源漏击穿电压（Breakdown Voltage between Drain and Source，BVDS）提高的目标值，其最大值受限于器件的尺寸，特别是受限于所述器件中沟道长度，例如在本发明的一具体实施例中，所述器件为65nm，则所述空隙可以设置为60nm或者以下。因此，可以根据需要提高的击穿电压的数字来设置所述空隙，并不局限于某一值。
此外，本发明还进一步包括栅极结构22，所述栅极结构位于所述衬底上，位于所述漏极区域和所述源极区域之间，作为优选，所述栅极结构对称设置于所述漏极区域的两侧，位于所述第一阱区和所述第二阱区上，所述栅极结构还进步包含栅极间隙壁。
在制备所述器件的过程中，先形成栅极以及栅极间隙壁，然后在对所述第一阱区和第二阱区进行重度掺杂，形成所述源极区域和所述漏极区域，以降低短沟道效应。
所述器件进一步包含接触塞，所述接触塞位于所述漏极区域的上方，作为优选，位于所述漏极区域的正上方，用于形成连接。
所述器件还进一步包含隔离结构，所述隔离结构设置于所述源极区域的外侧，作为优选，所述隔离结构对称的分布于所述源极区域的外侧，其中所述隔离结构可以为浅沟槽隔离（STI）或者局部氧化层，在本发明的一具体实施方式中优选为浅沟槽隔离结构，所述隔离结构的制备方法可以选用常规方法。
本发明所述的半导体器件，通过在所述第一阱区和所述第二阱区之间设置空隙S，使其成为不连续的阱区，以此来提高器件的源漏击穿电压（Breakdown Voltage betweenDrain and Source，BVDS），使器件的性能进一步提高，而且所述器件中并没有额外增加掩膜层，因此和现有方法能够更好的兼容，而且所述器件不会造成成本的提高。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种横向扩散半导体器件，包括：
半导体衬底；
第一阱区，其具有第一导电类型，设置于所述半导体衬底之中；
漏极区域，设置于所述第一阱区中；
第二阱区，其具有第二导电类型，设置于所述第一阱区外侧的所述半导体衬底之中；
源极区域，设置于所述漏极区域外侧，位于所述第二阱区中；
栅极结构，位于所述漏极区域和所述源极区域之间的衬底上；
其中，所述第一阱区和所述第二阱区之间设有空隙，为不连续的结构，所述空隙小于所述器件中沟道的长度。
2.根据权利要求1所述的器件，其特征在于，所述空隙大小根据所述器件击穿电压的提高程度进行设置。
3.根据权利要求1所述的器件，其特征在于，所述源极区域环绕设置于所述漏极区域外侧。
4.根据权利要求1或3所述的器件，其特征在于，所述源极区域对称的设置于所述漏极区域外侧。
5.根据权利要求1所述的器件，其特征在于，所述栅极结构对称的设置于所述漏极区域两侧。
6.根据权利要求1所述的器件，其特征在于，所述器件还包括位于所述漏极区域上的接触塞，用于形成电连接。
7.根据权利要求1所述的器件，其特征在于，所述器件还包括设置于所述衬底中所述源极区域外侧的隔离结构。
8.根据权利要求7所述的器件，其特征在于，所述隔离结构为浅沟槽隔离。
9.根据权利要求1所述的器件，其特征在于，所述器件尺寸为65nm工艺时，所述空隙大小为60nm。
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105514160B (zh) * | 2014-09-26 | 2019-05-07 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其制造方法 |
| CN105529263B (zh) * | 2014-09-30 | 2019-01-25 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管的形成方法及ldmos晶体管 |
| CN105529264B (zh) * | 2014-09-30 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管的形成方法及ldmos晶体管 |
| CN105826189B (zh) * | 2015-01-06 | 2019-08-27 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管的形成方法及ldmos晶体管 |
| CN106972047B (zh) * | 2016-01-13 | 2020-01-31 | 无锡华润上华科技有限公司 | 一种ldmos器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101026159A (zh) * | 2006-02-22 | 2007-08-29 | 崇贸科技股份有限公司 | 具有辐射结构和隔离效果的高电压和低导通电阻晶体管 |
| CN101771077A (zh) * | 2008-12-30 | 2010-07-07 | 世界先进积体电路股份有限公司 | 具静电放电保护的水平扩散金属氧化物半导体晶体管元件 |
| CN102088022A (zh) * | 2009-12-03 | 2011-06-08 | 上海华虹Nec电子有限公司 | Ldmos及其制造方法 |
| CN102130168A (zh) * | 2010-01-20 | 2011-07-20 | 上海华虹Nec电子有限公司 | 隔离型ldnmos器件及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999318B2 (en) * | 2007-12-28 | 2011-08-16 | Volterra Semiconductor Corporation | Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same |
| CN101673763B (zh) * | 2008-09-09 | 2011-06-22 | 上海华虹Nec电子有限公司 | Ldmos晶体管及其制备方法 |
| CN101877315B (zh) * | 2009-04-29 | 2011-09-28 | 上海华虹Nec电子有限公司 | 提高ldmos器件的崩溃电压的方法 |
| US8174070B2 (en) * | 2009-12-02 | 2012-05-08 | Alpha And Omega Semiconductor Incorporated | Dual channel trench LDMOS transistors and BCD process with deep trench isolation |
| CN102403350A (zh) * | 2010-09-07 | 2012-04-04 | 上海华虹Nec电子有限公司 | Ldmos高压器件结构及制备方法 |
| CN102306661A (zh) * | 2011-09-20 | 2012-01-04 | 上海先进半导体制造股份有限公司 | Ldmos晶体管结构及其形成方法 |
| CN102623351B (zh) * | 2012-04-16 | 2014-11-26 | 清华大学 | 一种增强隧道穿透场效应晶体管的形成方法 |
| CN102623353A (zh) * | 2012-04-17 | 2012-08-01 | 上海华力微电子有限公司 | N-ldmos的制造方法 |
| CN102623354A (zh) * | 2012-04-17 | 2012-08-01 | 上海华力微电子有限公司 | P-ldmos的制造方法 |
| CN102623352A (zh) * | 2012-04-17 | 2012-08-01 | 上海华力微电子有限公司 | P-ldmos的制造方法 |
| CN102709190B (zh) * | 2012-05-24 | 2017-04-26 | 上海华虹宏力半导体制造有限公司 | Ldmos场效应晶体管及其制作方法 |
-
2012
- 2012-12-04 CN CN201210513695.4A patent/CN103855212B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101026159A (zh) * | 2006-02-22 | 2007-08-29 | 崇贸科技股份有限公司 | 具有辐射结构和隔离效果的高电压和低导通电阻晶体管 |
| CN101771077A (zh) * | 2008-12-30 | 2010-07-07 | 世界先进积体电路股份有限公司 | 具静电放电保护的水平扩散金属氧化物半导体晶体管元件 |
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