CN107146814B - 高压半导体装置及其制造方法 - Google Patents

高压半导体装置及其制造方法 Download PDF

Info

Publication number
CN107146814B
CN107146814B CN201610114910.1A CN201610114910A CN107146814B CN 107146814 B CN107146814 B CN 107146814B CN 201610114910 A CN201610114910 A CN 201610114910A CN 107146814 B CN107146814 B CN 107146814B
Authority
CN
China
Prior art keywords
doped region
region
conductivity type
high voltage
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610114910.1A
Other languages
English (en)
Other versions
CN107146814A (zh
Inventor
秦玉龙
林鑫成
林文新
吴政璁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201610114910.1A priority Critical patent/CN107146814B/zh
Publication of CN107146814A publication Critical patent/CN107146814A/zh
Application granted granted Critical
Publication of CN107146814B publication Critical patent/CN107146814B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种高压半导体装置。此装置包括具有一第一导电型的一半导体基底。具有一第二导电型的一第一掺杂区，位于半导体基底内。一外延层形成于半导体基底上。具有第一导电型的一基体区，位于第一掺杂区上的外延层内。具有第二导电型及相同掺杂浓度的一第二掺杂区及一第三掺杂区，分别位于基体区两相对侧的外延层内而邻接基体区。一源极区及一漏极区分别位于基体区及第二掺杂区内。一栅极结构位于外延层上，且局部覆盖位于源极区及漏极区之间的场绝缘层。本发明亦提供上述高压半导体装置的制造方法。本发明可降低或消除基体效应，提升或维持该装置的性能，可使该装置具有稳定的峰值电场，并且不需额外的制造成本。

Description

高压半导体装置及其制造方法
技术领域
本发明关于一种半导体技术，且特别是关于一种可降低或消除基体效应(bodyeffect)的高压半导体装置。
背景技术
高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如横向扩散金属-氧化物半导体场效应晶体管(Lateral diffused MOSFET,LDMOSFET)，主要用于高于或约为18V的元件应用领域。高压半导体装置技术的优点在于符合成本效益，且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。
图1绘示出已知的N型水平式扩散金属-氧化物半导体场效应晶体管(LDMOSFET)剖面示意图。N型水平式扩散金属-氧化物半导体场效应效晶体管10包括：一P型半导体基底100及位于其上的一P型外延层102。P型外延层102上具有栅极结构116及场绝缘层114。再者，栅极结构116两侧的P型外延层102内分别为一P型基体(body)区106及一N型漂移区104，其中漂移区104进一步延伸于下方的P型半导体基底100内。基体区106内具有P型接触区108及相邻的N型接触区110(二者或称为源极区)，而漂移区104内具有N型接触区112(或称为漏极区)。再者，一源极电极117电连接于P型接触区108及N型接触区110；一漏极电极119电连接于N型接触区112；及一栅极电极121电连接于栅极结构116。
然而，在上述N型水平式扩散金属-氧化物半导体场效应效晶体管10中，源极区经由基体区106与下方的P型半导体基底100电连接。因此，当源极区耦接至一内部电路或电阻时，会引发基体效应而改变晶体管10的阈值电压(threshold voltage)。如此一来，晶体管10的驱动电流会随着施加于源极区的电压的增加而下降，因而降低晶体管10的性能。
因此，有必要寻求一种高压半导体装置及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明一实施例提供一种高压半导体装置，包括：具有一第一导电型的一半导体基底；具有一第二导电型的一第一掺杂区，位于半导体基底内；一外延层，形成于半导体基底上；具有第一导电型的一基体区，位于第一掺杂区上的外延层内；具有第二导电型及相同掺杂浓度的一第二掺杂区及一第三掺杂区，分别位于基体区两相对侧的外延层内而邻接基体区；一源极区及一漏极区，分别位于基体区及第二掺杂区内；一场绝缘层位于源极区及漏极区之间的第二掺杂区内；以及一栅极结构，位于外延层上，且覆盖一部分的场绝缘层。
本发明另一实施例提供一种高压半导体装置的制造方法，包括：提供具有一第一导电型的一半导体基底；于半导体基底内形成具有一第二导电型的一第一掺杂区；于半导体基底上形成一外延层；于外延层内形成具有第一导电型的一基体区及具有第二导电型及相同掺杂浓度的一第二掺杂区及一第三掺杂区，其中基体区位于第一掺杂区上，且第二掺杂区及第三掺杂区分别位于基体区两相对侧并邻接基体区；于该第二掺杂区内形成一场绝缘层；于外延层上形成一栅极结构，其中栅极结构覆盖一部分的场绝缘层；以及于基体区内形成一源极区，且于第二掺杂区内形成一漏极区。
本发明实施例的高压半导体装置及其制造方法，基体区的两相对侧及底部形成了具有不同于基体区的导电型的掺杂区，这些掺杂区构成连续的隔离结构，以隔离高压半导体装置中具有相同导电型的基体区与基底。因此，当源极区耦接至一内部电路或电阻时，可降低或消除基体效应而避免驱动电流随着施加于源极区的电压的增加而下降，进而提升或维持高压半导体装置的性能。再者，这些掺杂区可具有相同的的掺杂浓度，因此可使高压半导体装置具有稳定的峰值电场(peak electric field)。另外，由于可采用高压半导体装置中的高压井区形成连续的隔离结构，因此不需额外的制造成本。
附图说明
图1绘示出已知的N型水平式扩散金属-氧化物半导体场效应效晶体管剖面示意图。
图2A至图2F绘示出根据本发明一实施例的高压半导体装置的制造方法的剖面示意图。
图3A至图3D分别绘示出根据本发明一实施例的高压半导体装置的剖面示意图。
附图标号：
10 晶体管；
20、30、40、50、60 高压半导体装置；
100 P型半导体基底；
102 P型外延层；
104 N型漂移区；
106 基体区；
108 P型接触区；
110、112 N型接触区；
114、220 场绝缘层；
116、233 栅极结构；
117 源极电极；
119 漏极电极；
121 栅极电极；
200 半导体基底；
202 第一掺杂区；
204 埋入层；
210 外延层；
212 高压井区；
212a 第二掺杂区；
212b 第三掺杂区；
216 场降区；
222 基体区；
224、226 掺杂区；
227 源极区；
228 漏极区；
230 栅极介电层；
232 栅极层；
240、242、244 内连结构；
250 内层介电层；
E1、E2 外侧边缘；
W 宽度。
具体实施方式
以下说明本发明实施例的高压半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
本发明的实施例提供一种高压半导体装置，例如横向扩散金属-氧化物半导体场效应效晶体管，其利用不同于基体区的导电型的掺杂区来隔离高压半导体装置中具有相同导电型的基体区与基底，进而降低或消除基体效应。
请参照图2E，其绘示出根据本发明一实施例的高压半导体装置20的剖面示意图。在本实施例中，半导体装置20可为一水平式扩散金属-氧化物半导体场效应效晶体管。高压半导体装置20包括一半导体基底200，例如为硅基底、锗化硅(SiGe)基底、块体半导体(bulksemiconductor)基底、化合物半导体(compound semiconductor)基底、绝缘层上覆硅(silicon on insulator,SOI)基底或其他常用的半导体基底，其具有一第一导电型。
再者，半导体基底200内具有一第一掺杂区202，例如一高压井区，其邻近于半导体基底200的上表面。第一掺杂区202具有不同于第一导电型的一第二导电型。举例来说，第一导电型为P型，而第二导电型为N型。在其他实施例中，第一导电型可为N型，而第二导电型为P型。
在本实施例中，高压半导体装置20更包括一外延层210，其形成于半导体基底200上，且具有第一导电型。外延层210内具有多个作为隔离结构的场绝缘层220。在一实施例中，场绝缘层220可为场氧化物(field oxide)。在一范例中，场绝缘层220为局部硅氧化层(local oxidation of silicon,LOCOS)。在其他实施例中，场绝缘层220可为浅沟槽隔离(shallow trench isolation,STI)结构。
在本实施例中，高压半导体装置20更包括具有第一导电型的一基体区222及具有第二导电型及相同掺杂浓度的一第二掺杂区212a及一第三掺杂区212b。基体区222位于第一掺杂区202上的外延层210内，且基体区222由外延层210的上表面延伸至其下表面，使基体区222的底部可邻接于第一掺杂区202。再者，第二掺杂区212a及第三掺杂区212b分别位于基体区222两相对侧的外延层210内而邻接基体区222。在本实施例中，第二掺杂区212a及第三掺杂区212b位于第一掺杂区202上方，且由外延层210的上表面延伸至其下表面，使第二掺杂区212a及第三掺杂区212b的底部可邻接于第一掺杂区202。在一实施例中，第三掺杂区212b的一外侧边缘E2对准于第一掺杂区202的一对应的外侧边缘E1。再者，第三掺杂区212b具有一宽度W在1至8微米的范围。
在一实施例中，第一掺杂区202与第二掺杂区212a及第三掺杂区212b具有相同的掺杂浓度。在此情形中，第一掺杂区202与第二掺杂区212a及第三掺杂区212b为高压井区。再者，第二掺杂区212a及第三掺杂区212b为基体区222所隔开的同一高压井区212或各自形成于外延层210内的高压井区。在一范例中，高压井区的掺杂浓度约在1.0×1015至1.0×1016ions/cm3的范围。在其他实施例中，第一掺杂区202的掺杂浓度不同于第二掺杂区212a及第三掺杂区212b。在此情形中，第一掺杂区202为高压井区，而第二掺杂区212a及第三掺杂区212b为井区，且井区(即，第二掺杂区212a及第三掺杂区212b)的掺杂浓度高于高压井区(即，第一掺杂区202)。再者，第二掺杂区212a及第三掺杂区212b为基体区222所隔开的同一井区或各自形成于外延层210内的井区。在一范例中，高压井区的掺杂浓度约在1.0×1015至1.0×1016ions/cm3的范围，而井区的掺杂浓度约在1.0×1016至1.0×1017ions/cm3的范围。在本实施例中，第一掺杂区202、第二掺杂区212a及第三掺杂区212b作为水平式扩散金属-氧化物半导体场效应效晶体管的一漂移区。
在本实施例中，高压半导体装置20更包括一源极区227、一漏极区228及一栅极结构233。源极区227及漏极区228分别位于基体区222及第二掺杂区212a内。源极区227由具有第二导电型的掺杂区226及具有第一导电型的掺杂区224(其作为一基体接触区)所构成。再者，漏极区228仅由具有第二导电型的掺杂区所构成。再者，栅极结构233位于外延层210上，且覆盖一部分的场绝缘层220，其中此场绝缘层220形成于源极区227及漏极区228之间的第二掺杂区212a内。栅极结构233通常包括一栅极介电层230及位于栅极介电层230上方的栅极层232。
在本实施例中，高压半导体装置20可包括具有第一导电型的一场降区(fieldreduction region)216，其位于第二掺杂区212a内且对应于栅极结构233下方的场绝缘层220下方，用以降低表面电场。在一实施例中，场降区216的掺杂浓度约为1.0×1017ions/cm3。
在本实施例中，高压半导体装置20更包括一内层介电(interlayer dielectric,ILD)层250及位于其中的多个内连结构240、242及244。在本实施例中，内连结构240电连接于源极区227，以作为一源极电极；内连结构242电连接于漏极区216，以作为一漏极电极；以及内连结构244电连接于栅极结构233，以作为一栅极电极。
请参照图3A及图3B，其分别绘示出根据本发明其他实施例的高压半导体装置30及40剖面示意图，其中相同于图2F的部件使用相同的标号并省略其说明。在图3A中，高压半导体装置30具有相似于高压半导体装置20(如图2F所示)的结构。不同之处在于高压半导体装置30中第三掺杂区212b的外侧边缘E2未对准于第一掺杂区202的对应的外侧边缘E1。举例来说，外侧边缘E2横向延伸而超越外侧边缘E1。
在图3B中，高压半导体装置40具有相似于高压半导体装置20(如图2F所示)的结构。不同之处在于高压半导体装置40中第三掺杂区212b的外侧边缘E2未对准于第一掺杂区202的对应的外侧边缘E1。举例来说，外侧边缘E1横向延伸而超越外侧边缘E2。
请参照图3C，其绘示出根据本发明其他实施例的高压半导体装置50剖面示意图，其中相同于图2F的部件使用相同的标号并省略其说明。在本实施例中，高压半导体装置50具有相似于高压半导体装置20(如图2F所示)的结构。不同之处在于高压半导体装置50中更包括具有第二导电型的一埋入层(buried layer)204，位于基体区222下方的第一掺杂区202内，使基体区222的底部邻接埋入层204的上表面。再者，埋入层204的掺杂浓度约在1.0×1018ions/cm3。在本实施例中，第二掺杂区212a及第三掺杂区212b可为井区或高压井区。在一范例中，第二导电型为N型，而埋入层204为N型埋入层(N+buried layer,NBL)。
请参照图3D，其绘示出根据本发明其他实施例的高压半导体装置60剖面示意图，其中相同于图2F的部件使用相同的标号并省略其说明。在本实施例中，高压半导体装置60具有相似于高压半导体装置20(如图2F所示)的结构。不同之处在于高压半导体装置60中使用具有第二导电型的一埋入层204取代高压半导体装置20中的第一掺杂区202设置于基体区222下方，使基体区222的底部邻接埋入层204的上表面。在本实施例中，第二掺杂区212a及第三掺杂区212b可为井区或高压井区。
接着，请参照图2A至图2F，其绘示出根据本发明一实施例的高压半导体装置20制造方法的剖面示意图。请参照图2A，提供一半导体基底200，其具有一第一导电型。在本实施例中，半导体基底200可为硅基底、锗化硅基底、块体半导体基底、化合物半导体基底、绝缘层上覆硅基底或其他常用的半导体基底。
接着，可通过离子注入工艺及热工艺，于半导体基底200内形成一第一掺杂区202，例如一高压井区，其邻近于半导体基底200的上表面。第一掺杂区202具有不同于第一导电型的一第二导电型。举例来说，第一导电型为P型，而第二导电型为N型。在其他实施例中，第一导电型可为N型，而第二导电型为P型。
接着，请参照图2B，可通过外延生长于半导体基底200上形成具有第一导电型的一外延层210。接着，可通过离子注入工艺及热工艺，于外延层210内形成具有第二导电型的一掺杂区，例如高压井区212。在本实施例中，高压井区212的掺杂浓度可相同于第一掺杂区202。举例来说，高压井区212及第一掺杂区202的掺杂浓度约在1.0×1015至1.0×1016ions/cm3的范围。在其他实施例中，具有第二导电型的掺杂区可为一井区，其掺杂浓度不同于第一掺杂区202。举例来说，井区的掺杂浓度约在1.0×1016至1.0×1017ions/cm3的范围，而第一掺杂区202的掺杂浓度约在1.0×1015至1.0×1016ions/cm3的范围。亦即，井区的掺杂浓度高于第一掺杂区202的掺杂浓度。
接着，请参照图2C，于外延层210内形成多个作为隔离结构的场绝缘层220，其中至少一场绝缘层形成于高压井区212内。在一实施例中，场绝缘层220可为场氧化物。在一范例中，场绝缘层220为局部硅氧化层(LOCOS)。在其他实施例中，场绝缘层220可为浅沟槽隔离(STI)结构。需注意的是在其他实施例中，可于形成场绝缘层220后，于外延层210内形成具有第二导电型的高压井区212或井区。
接着，请参照图2D，可通过离子注入工艺及热工艺，于外延层210的高压井区212或井区内形成具有第一导电型的一基体区222，以将高压井区212或井区分隔成具有第二导电型及相同掺杂浓度的一第二掺杂区212a及一第三掺杂区212b。如图2D所示，基体区222位于第一掺杂区202上的外延层210内，且基体区222由外延层210的上表面延伸至其下表面，使基体区222的底部可邻接于第一掺杂区202。再者，第二掺杂区212a及第三掺杂区212b分别位于基体区222两相对侧的外延层210内而邻接基体区222。在本实施例中，第二掺杂区212a及第三掺杂区212b位于第一掺杂区202上方，且由外延层210的上表面延伸至其下表面，使第二掺杂区212a及第三掺杂区212b的底部可邻接于第一掺杂区202。在一实施例中，第三掺杂区212b的一外侧边缘E2对准于第一掺杂区202的一对应的外侧边缘E1。再者，第三掺杂区212b具有一宽度W在1至8微米的范围。在其他实施例中，可在形成基体区222之前或之后，通过各自的离子注入工艺形成第二掺杂区212a及第三掺杂区212b。
接着，请再参照图2D，可选择性地于场绝缘层220下方的第二掺杂区212a内形成具有第一导电型的一场降区216，其用以降低表面电场。在一实施例中，场降区216的掺杂浓度约为1.0×1017ions/cm3。接着，可利用已知MOS工艺于外延层210上形成一栅极结构233，其中栅极结构233局部覆盖场降区216上方的场绝缘层220。栅极结构233通常包括一栅极介电层230及位于栅极介电层230上方的栅极层232。
接着，请参照图2E，可通过离子注入工艺，于基体区222内形成一源极区227，且于第二掺杂区212a内形成一漏极区228。源极区227由具有第二导电型的掺杂区226及具有第一导电型的掺杂区224(其作为一基体接触区)所构成。再者，漏极区228仅由具有第二导电型的掺杂区所构成。
接着，请参照图2F，可利用已知金属化工艺，于外延层210上形成一金属化层，并覆盖栅极结构233。如此一来，便形成高压半导体装置20。在本实施例中，金属化层可包括一内层介电(ILD)层250及位于其中的多个内连结构240、242及244。在本实施例中，内连结构240电连接于源极区227，以作为一源极电极；内连结构242电连接于漏极区216，以作为一漏极电极；以及内连结构244电连接于栅极结构233，以作为一栅极电极。
可以理解的是可采用相同或相似于图2A至图2F所示的方法来制作图3A至图3D分别所示的高压半导体装置30、40、50及60。
根据上述实施例，基体区的两相对侧及底部形成了具有不同于基体区的导电型的掺杂区，这些掺杂区构成连续的隔离结构，以隔离高压半导体装置中具有相同导电型的基体区与基底。因此，当源极区耦接至一内部电路或电阻时，可降低或消除基体效应而避免驱动电流随着施加于源极区的电压的增加而下降，进而提升或维持高压半导体装置的性能。再者，这些掺杂区可具有相同的的掺杂浓度，因此可使高压半导体装置具有稳定的峰值电场(peak electric field)。另外，由于可采用高压半导体装置中的高压井区形成连续的隔离结构，因此不需额外的制造成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种高压半导体装置，其特征在于，包括︰
具有一第一导电型的一半导体基底；
具有一第二导电型的一第一掺杂区，位于该半导体基底内；
一外延层，形成于该半导体基底上；
具有该第一导电型的一基体区，位于该第一掺杂区上的该外延层内；
具有该第二导电型及相同掺杂浓度的一第二掺杂区及一第三掺杂区，分别位于该基体区两相对侧的该外延层内而邻接该基体区，该第一掺杂区与该第二掺杂区及该第三掺杂区具有相同的掺杂浓度，且该第一掺杂区、该第二掺杂区及该第三掺杂区构成连续的隔离结构；
一源极区及一漏极区，分别位于该基体区及该第二掺杂区内；
一场绝缘层，位于该源极区及该漏极区之间的该第二掺杂区内；以及
一栅极结构，位于该外延层上，且覆盖一部分的该场绝缘层。
2.如权利要求1所述的高压半导体装置，其特征在于，更包括具有该第一导电型的一场降区，位于该场绝缘层下方的该第二掺杂区内。
3.如权利要求1所述的高压半导体装置，其特征在于，该第一掺杂区、该第二掺杂区及该第三掺杂区为高压井区。
4.如权利要求1所述的高压半导体装置，其特征在于，该第二掺杂区及该第三掺杂区为该基体区所隔开的同一高压井区。
5.如权利要求1所述的高压半导体装置，其特征在于，更包括具有该第二导电型的一埋入层，位于该基体区下方的该第一掺杂区内。
6.如权利要求1所述的高压半导体装置，其特征在于，该第一掺杂区为具有该第二导电型的一埋入层，而该第二掺杂区及该第三掺杂区为井区。
7.如权利要求1所述的高压半导体装置，其特征在于，该第一掺杂区为具有该第二导电型的一埋入层，而该第二掺杂区及该第三掺杂区为高压井区。
8.如权利要求1所述的高压半导体装置，其特征在于，该第二掺杂区及该第三掺杂区位于该第一掺杂区上方，且该第三掺杂区的一外侧边缘对准于该第一掺杂区的一对应的外侧边缘。
9.如权利要求1所述的高压半导体装置，其特征在于，该第二掺杂区及该第三掺杂区位于该第一掺杂区上方，且该第三掺杂区的一外侧边缘未对准于该第一掺杂区的一对应的外侧边缘。
10.如权利要求1所述的高压半导体装置，其特征在于，该第三掺杂区具有一宽度在1至8微米的范围。
11.一种高压半导体装置的制造方法，其特征在于，包括︰
提供具有一第一导电型的一半导体基底；
于该半导体基底内形成具有一第二导电型的一第一掺杂区；
于该半导体基底上形成一外延层；
于该外延层内形成具有该第一导电型的一基体区及具有该第二导电型及相同掺杂浓度的一第二掺杂区及一第三掺杂区，其中该基体区位于该第一掺杂区上，该第二掺杂区及该第三掺杂区分别位于该基体区两相对侧并邻接该基体区，该第一掺杂区与该第二掺杂区及该第三掺杂区具有相同的掺杂浓度，且该第一掺杂区、该第二掺杂区及该第三掺杂区构成连续的隔离结构；
于该第二掺杂区内形成一场绝缘层；
于该外延层上形成一栅极结构，其中该栅极结构覆盖一部分的该场绝缘层；以及
于该基体区内形成一源极区，且于该第二掺杂区内形成一漏极区。
12.如权利要求11所述的高压半导体装置的制造方法，其特征在于，更包括于该场绝缘层下方的该第二掺杂区内形成具有该第一导电型的一场降区。
13.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第一掺杂区、该第二掺杂区及该第三掺杂区为高压井区。
14.如权利要求11所述的高压半导体装置的制造方法，其中该第二掺杂区及该第三掺杂区为该基体区所隔开的同一高压井区。
15.如权利要求11所述的高压半导体装置的制造方法，其特征在于，更包括于该第一掺杂区内形成具有该第二导电型的一埋入层，其中该埋入层位于该基体区下方。
16.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第一掺杂区为具有该第二导电型的一埋入层，而该第二掺杂区及该第三掺杂区为井区。
17.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第一掺杂区为具有该第二导电型的一埋入层，而该第二掺杂区及该第三掺杂区为高压井区。
18.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第二掺杂区及该第三掺杂区位于该第一掺杂区上方，且该第三掺杂区的一外侧边缘对准于该第一掺杂区的一对应的外侧边缘。
19.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第二掺杂区及该第三掺杂区位于该第一掺杂区上方，且该第三掺杂区的一外侧边缘未对准于该第一掺杂区的一对应的外侧边缘。
20.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第三掺杂区具有一宽度在1至8微米的范围。
CN201610114910.1A 2016-03-01 2016-03-01 高压半导体装置及其制造方法 Active CN107146814B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610114910.1A CN107146814B (zh) 2016-03-01 2016-03-01 高压半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610114910.1A CN107146814B (zh) 2016-03-01 2016-03-01 高压半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN107146814A CN107146814A (zh) 2017-09-08
CN107146814B true CN107146814B (zh) 2020-09-11

Family

ID=59783059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610114910.1A Active CN107146814B (zh) 2016-03-01 2016-03-01 高压半导体装置及其制造方法

Country Status (1)

Country Link
CN (1) CN107146814B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI635611B (zh) * 2017-09-25 2018-09-11 新唐科技股份有限公司 高壓半導體元件
TWI691096B (zh) * 2019-01-28 2020-04-11 力晶積成電子製造股份有限公司 半導體元件及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270606A1 (en) * 2012-04-17 2013-10-17 Freescale Semiconductor, Inc. Semiconductor Device with Integrated Breakdown Protection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265752B1 (en) * 1999-05-25 2001-07-24 Taiwan Semiconductor Manufacturing, Co., Inc. Method of forming a HVNMOS with an N+ buried layer combined with N well and a structure of the same
US8461647B2 (en) * 2010-03-10 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multi-thickness gate dielectric
JP5898473B2 (ja) * 2011-11-28 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置
US8686500B2 (en) * 2012-05-21 2014-04-01 Richtek Technology Corporation Double diffused metal oxide semiconductor device and manufacturing method thereof
US9024380B2 (en) * 2012-06-21 2015-05-05 Freescale Semiconductor, Inc. Semiconductor device with floating RESURF region
US9059278B2 (en) * 2013-08-06 2015-06-16 International Business Machines Corporation High voltage lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) having a deep fully depleted drain drift region

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270606A1 (en) * 2012-04-17 2013-10-17 Freescale Semiconductor, Inc. Semiconductor Device with Integrated Breakdown Protection

Also Published As

Publication number Publication date
CN107146814A (zh) 2017-09-08

Similar Documents

Publication Publication Date Title
US9660074B2 (en) Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers
US9082846B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures
CN107017305B (zh) Soi电力ldmos装置
US7511319B2 (en) Methods and apparatus for a stepped-drift MOSFET
EP2860762B1 (en) High voltage junction field effect transistor
US9390983B1 (en) Semiconductor device and method for fabricating the same
KR20160001913A (ko) 전력용 전자 소자
US11081580B2 (en) High-voltage semiconductor devices and methods for manufacturing the same
US8482066B2 (en) Semiconductor device
US20140117416A1 (en) Semiconductor device and associated method for manufacturing
US20190081045A1 (en) High-voltage semiconductor device
US10256340B2 (en) High-voltage semiconductor device and method for manufacturing the same
TWI698017B (zh) 高壓半導體裝置以及其製作方法
TWI634660B (zh) 高壓半導體裝置及其製造方法
TWI447909B (zh) 高壓半導體元件裝置
TWI587402B (zh) 高壓半導體裝置及其製造方法
TWI447912B (zh) 半導體裝置及其製造方法
CN107146814B (zh) 高压半导体装置及其制造方法
CN108885999B (zh) 半导体装置及其制造方法
TWI575741B (zh) 高壓半導體裝置及其製造方法
US10128331B1 (en) High-voltage semiconductor device and method for manufacturing the same
CN111509044B (zh) 半导体结构及其形成方法
CN101577291B (zh) 高压半导体元件装置
US8643104B1 (en) Lateral diffusion metal oxide semiconductor transistor structure
TWI531064B (zh) 橫向擴散金屬氧化物半導體電晶體結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant