KR20160001913A - 전력용 전자 소자 - Google Patents

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KR20160001913A
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gate
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박주원
고광식
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에스케이하이닉스 주식회사
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Abstract

게이트(gate) 양측의 기판 부분에 상호 이격되어 위치하는 소스 영역(source region) 및 드레인 영역(drain region), 사이에 배치된 드리프트 영역(drift region), 및 드리프트 영역의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자를 제시한다. .

Description

전력용 전자 소자{Power electronic device}
본 출원은 전력용 전자 소자에 관한 것이다.
고전압 스마트 전력용 제품(high voltage smart power application)들과 같은 전자 제품은 전력용 전자 소자를 포함하여 구비될 수 있다. 전력용 전자 소자는 수십 V 또는 그 이상의 고전압에 견딜 수 있는 트랜지스터(MOS FET) 소자를 포함할 수 있다. 고전압용 모스 트랜지스터는 종종 수평형 디모스 트랜지스터(laterally diffused metal oxide semiconductor field effective transistor) 형태로 구비될 수 있다.
본 출원이 해결하고자 하는 과제는, 소자 동작 시 온 저항 특성과 항복저항 특성을 개선할 수 있는 전력용 전자 소자를 제시하고자 한다.
본 출원이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 출원의 일 관점은, 기판 상에 위치하는 게이트(gate); 상기 게이트 양측의 상기 기판 부분에 상호 이격되어 위치하는 소스 영역(source region) 및 드레인 영역(drain region); 상기 게이트와 상기 드레인 영역 사이의 상기 기판 부분에 배치된 드리프트 영역(drift region); 및 상기 드리프트 영역의 상기 기판 부분의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자를 제시한다.
본 출원의 다른 일 관점은, 제2도전형의 기판에 위치하는 제1도전형의 드리프트 영역(drift region) 및 제2도전형의 바디(body) 영역; 상기 바디 영역 내의 상측 일부 영역에 위치하는 제1도전형의 소스 영역(source region); 상기 바디 영역의 일부를 중첩하도록 배치되는 게이트(gate); 상기 드리프트 영역 내의 상측 일부 영역에 상기 게이트에 이격되게어 게이트와 이격되어 위치하는 제1도전형의 드레인 영역(drain region); 및 상기 드리프트 영역의 상기 기판 부분의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 상기 드레인 영역에 평행하게 연장되도록 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자를 제시한다.
본 출원의 다른 일 관점은, 제2도전형의 기판에 위치하는 제1도전형의 제1드리프트 영역(drift region) 및 제2도전형의 바디(body) 영역; 상기 제1드리프트 영역의 상측 부분에 형성된 반대 형성되어 상기 제 1도전형과반대되는 제2도전형의 탑층제2드리프트 영역; 상기 바디 영역 내의 상측 일부 영역에 위치하는 제1도전형의 소스 영역(source region); 상기 바디 영역의 일부를 중첩하도록 배치되는 게이트(gate); 상기 드리프트 영역 내의 상측 일부 영역에 상기 게이트에 이격되게 위치하는 제1도전형의 드레인 영역(drain region); 및 상기 제2드리프트 영역탑층의 상기 기판 부분의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 상기 드레인 영역에 평행하게 연장되도록 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자를 제시한다.
본 출원의 예에 따른 전력용 전자 소자는 소자 동작 시 온 저항 특성 및 항복 전압 특성을 개선할 수 있다.
도 1은 본 출원의 일 예에 따른 전력용 전자 소자를 보여주는 단면도이다.
도 2는 본 출원의 일 예에 따른 전력용 전자 소자를 보여주는 평면도이다.
도 3은 본 출원의 일 예에 따른 전력용 전자 소자의 변형예를 보여주는 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
본 출원은 드레인(drain)에 평행한 활성 스트라이프(parallel active stripe)를 제공하는 절연 스트라이프(insulating stripe)들의 구조를 드리프트 영역(drift region)에 배치함으로써, 온 저항 특성과 항복 전압 특성을 개선할 수 있는 전력용 전자 소자를 제시할 수 있다. 전력용 전자 소자는 수평형 디모스 트랜지스터 형태의 소자로 구현될 수 있다.
LDMOS 소자는 종종 낮은 동작 전압의 회로들을 구성하는 로직 트랜지스터(logic Tr)들과 동일한 칩(chip)에 함께 집적되기를 요구되고 있다. 예컨대, CMOS 공정 과정으로 로직 회로들을 구성하는 트랜지스터들을 형성할 때, CMOS 공정 과정에 의해 동일한 기판 상의 다른 영역 부분에 LDMOS 소자가 구현될 수 있다. LDMOS 소자는 동작 특성에 있어, 보다 낮은 온 저항(Ron)을 가지면서도 높은 항복전압(breakdown voltage)을 가지는 것을 요구하고 있다.
LDMOS 트랜지스터 소자의 안정성을 위해서 항복 전압을 이상적으로 높여야 하고, 소자의 동작 특성을 위해서 이상적으로 낮은 온 저항을 가져야 한다. 그런데, 항복전압 증가와 온 저항의 감소는 일반적으로 상호 간에 트레이드 오프(trade off) 관계에 있다. 이에 따라, 온 저항과 같은 소자의 다른 특성들을 열화시키지 않으면서, 항복전압을 개선시키고자 한다.
본 출원에서는 드레인(drain)에 평행한 활성스트라이프(parallel active stripe)를 제공하는 절연스트라이프(insulating stripe)가 교번적으로 반복 배치된 구조를 게이트와 드레인 사이의 영역, 예컨대, 드리프트 영역(drift region) 상측에 배치한 구조를 제시한다. 이에 따라, LDMOS 소자의 온 저항 특성과 항복 저항 특성을 개선할 수 있다.
본 출원에서 설명되는 전력용 전자 소자는 LDMOS 트랜지스터 소자를 포함하여 구성되거나 또는 LDMOS 트랜지스터 소자 형태로 구비될 수 있다. 본 출원에서 설명되는 전력용 전자 소자는 게이트와 드레인 사이의 반도체 영역 또는 정션 영역(junction region)의 상측에 활성 및 절연 스트라이프 구조가 구비되는 다양한 형태의 전력 소자로 변형될 수 있다.
도 1 및 도 2는 전력용 전자 소자를 보여주는 단면도 및 평면도이다. 전력용 전자 소자는 LDMOS 트랜지스터 소자 형태를 예로 들어 예시되고 있다. 도 1 및 도 2를 참조하면, 전력용 전자 소자를 구성하거나 또는 전력용 전자 소자의 일예로 제시될 수 있는 수평형 디모스 트랜지스터 소자(10)는 드리프트 영역(351, 353, 391)이 위치하는 기판(100) 부분의 표면에 활성 스트라이프(active stripe: 131, 133)들 및 절연 스트라이프들(insulating stripe: 211, 213, 215)들이 교번적으로 배치된 n 채널 LDMOS 트랜지스터로 예시된다.
도핑된 불순물의 도전형을 달리 할 경우, p 채널 LDMOS 트랜지스터 구조에도 활성 스트라이프(active stripe: 131, 133)들 및 절연 스트라이프들(insulating stripe: 211, 213, 215)들이 교번적으로 배치된 구조는 적용될 수 있다. 또한, LDMOS 트랜지스터 형태 이외에도 게이트(370)와 드레인(331) 사이가 이격되고, 그 사이에 정션 영역이 구비된 구조를 포함하는 트랜지스터 구조에 활성 스트라이프(active stripe: 131, 133)들 및 절연 스트라이프들(insulating stripe: 211, 213, 215)들이 교번적으로 배치된 구조는 적용될 수 있다.
활성 스트라이프(131, 133)들 및 절연 스트라이프들(211, 213, 215)들은 게이트(370) 또는 드레인 영역(331)에 실질적으로 평행하도록, 드레인 영역(331) 등이 연장되는 방향을 따라 연장된 스트라이프(stripe) 형상을 가질 수 있다. 활성 스트라이프(131, 133)들 및 절연 스트라이프들(211, 213, 215)들은 게이트(370)이 연장되는 게이트 연장 방향을 따라 길게 연장될 수 있다. 활성 스트라이프(131, 133)들 및 절연 스트라이프들(211, 213, 215)들은 드리프트 영역((351, 353, 391)이 연장되는 방향을 따라 따라 길게 연장될 수 있다. 개개의 활성 스트라이프들(131, 133) 또는 절연 스트라이프들(211, 213, 215)은 각각 이웃하는 다른 스트라이프들과 평행하도록 길게 연장될 수 있다.
기판(100)은 p 도전형이 도핑(doping)된 반도체 기판(101)을 포함하여구비될 수 있다. 기판(100)은 벌크 반도체 기판(bulk semiconductor substrate) 또는 단결정 실리콘 기판일 수 있으며, SOI(Semiconductor-On-Insulator) 형태 기판일 수 있다. 기판(100)은 반도체 물질을 포함하는 기판 형태로 구비될 수 있으며, 반도체 물질은 Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP를 포함하거나 또는 주기율표의 3족-5족 또는 2족-6족의 화합물 반도체를 포함할 수 있다. 또한 기판(100)은 반도체 물질의 층이 구비된 석영 기판, 세라믹 기판 또는 디스플레이용 유기 기판 형태로 구비될 수도 있다.
p형 반도체 기판(101) 상에 p형 웰(p-type well) 영역(105)을 제공하는 p형 에피택셜층(epitaxial layer)을 구비하고, p형 웰 영역(105)과 p형 반도체 기판(101)이 사이에 n 도전형이 도핑된 n형 매몰층(n type buried layer: 103)을 구비할 수 있다. n 도전형의 도핑 농도는 낮은 도핑 농도(n-)로부터 더 높은 도핑 농도(n), 보다 더 높은 도핑 농도(n+)로 변화될 수 있다. p 도전형의 도핑 농도는 낮은 도핑 농도(p-)로부터 더 높은 도핑 농도(p), 보다 더 높은 도핑 농도(p+)로 변화될 수 있다. 예컨대 웰 영역(105)은 p-의 도핑 농도를 가질 수 있고, 매몰층(103)은 n+의 도핑 농도를 가질 수 있다.
p형 웰 영역(105)내에 p형 바디 영역(body region: 311)이 구비되고, p형 바디 영역(311)에 이격되도록 드리프트 영역(351, 353, 391)이 구비될 수 있다. p형 바디 영역(311) 내의 표면 부분에 n+형 소스 영역(315)이 구비될 수 있다. N+형 소스 영역(315)은 더 낮은 n-형 노즈(nose)를, 게이트(370) 측으로 확장된 LDD 확장 영역으로 가지며 구비될 수 있다. n+형 소스 영역(315)에 둘러싸여 접하고 p형 바디 영역(311)에 연결되는 p+형 소스 콘택 영역(313)이 구비되고, n+형 소스 영역(315) 및 p+형 소스 콘택 영역(313)에 연결되는 바디 및 소스에 공통되는 소스 전극(310)이 구비된다.
게이트(370) 및 게이트 산화층(gate oxide layer: 375) 아래의 기판(100) 부분에 채널 영역(channel region: 108)이 n+형 소스 영역(315)과 드리프트 영역(351, 353, 391) 사이의 이격 부분에 해당되는 영역으로 설정될 수 있다. 예컨대, n+형 소스 영역(315)을 감싸는 부분이고 게이트(370) 아래에 중첩된 p형 바디 영역(body region: 311) 부분이 채널 영역(108)으로 설정될 수 있다. 게이트(370)의 측부에는 LDD 확장 영역에 중첩되는 게이트 스페이서(gate spacer: 373)가 구비될 수 있다.
드리프트 영역(351, 353, 391)은 p형 바디 영역(311)과 이격되어 p형 웰 영역(105)의 일부 부분이 게이트(370) 아래에 직접 중첩되도록 배치될 수 있으나, 실질적으로 채널 영역(108)이 p형 바디 영역(311)의 게이트(370)에 중첩되는 일부 부분으로 설정되므로, 드리프트 영역(351, 353, 391)이 p형 바디 영역(311)과 접하여 배치될 수 있다. 이 경우 n+형 소스 영역(315)과 드리프트 영역(351, 353, 391) 사이의 p형 바디 영역(311) 부분이 채널 영역(108)으로 구비될 수 있다.
드리프트 영역(351, 353, 391)은 n-형 드리프트층 (351) 영역을 포함하는 구조로 구비될 수 있으며, 도시된 바와 같이 다중 정션(multi junction) 구조로 구비될 수 있다. 예컨대, n형 드리프트층(351)을 n-형 웰 영역(353)이 감싸고, n형 드리프트층(351)의 상측 부분 또는 드리프트 영역(351, 353, 391)의 상측 부분에 반대 도전형이 도핑된 p형 탑층 (top layer: 391)으로 구비할 수 있다.
n형 드리프트층 영역(351)이 n-형 웰 영역(353) 내에 위치하도록 구비될 수도 있으나, n-형 웰 영역(353) 만으로도 드리프트 영역을 구비하도록 구현될 수도 있다. p형 탑층(391)은 이중 리서프(double REduced SUrface Field) 효과를 유도하여, 항복전압의 증가를 유도할 수 있다. p형 탑층 (391)은 n-형 웰 영역(353)이나 n형 드리프트 영역(351)과의 사이에 정션 디플리션(junction depletion)을 유도함으로써 항복 전압의 증가를 유도할 수 있다.
n-형 웰 영역(353)은 n형 드리프트층(351)의 n 도전형의 도핑 농도 보다 낮은 농도로 도핑된 고압용 n-웰(lightly doped high voltage N- well) 형태로 도입될 수 있다. n-형 웰 영역(353)은 n형 드리프트층(351) 아래에 위치하도록 도입되어 항복전압을 증가시키는 요소로 작용할 수 있다. n-형 웰 영역(353)은 n형 드리프트 영역(351) 및 p형 탑층 (391)을 아래에서 감싸도록 구비될 수 있다. 경우데 따라, n-형 웰 영역(353)이 p형 바디 영역(311)까지 감싸지도록 구비될 수 있다.
p형 탑층 (391)은 n형 드리프트층(351)을 벗어나도록 구비될 수 있다. 이때, p형 탑층 (391)은 게이트(370)에 인접하는 절연 스트라이프(211) 아래에 위치하도록 연장될 수 있지만, n-형 웰 영역(353)에 감싸지는 형태를 이루어, n-형 웰 영역(353) 내에 위치한다.
매몰층(103)은 바디 영역(311) 아래 및 p형 웰 영역(105) 아래 부분까지 연장되고 드래프트 영역의 n-형 웰 영역(353)에 중첩되거나 접속되도록 구비될 수 있다. 매몰층(103)은 단일층 영역으로 구비될 수 있지만 2번 또는 그 이상의 에피택셜 과정을 도입하여 다층 구조로 변형될 수도 있고, 서로 다른 도전형들이 도핑된 층들이 반복 적층된 구조로서 p-n 층 구조가 반복되는 다층 구조로도 도입될 수 있다.
n형 드리프트층(351)의 표면 영역 부분에 채널 영역(108)과 이격된 위치에 n+형 드레인 영역(331) 및 이에 접속되는 드레인 전극(330)이 구비될 수 있다. n+형 드레인 영역(331)을 감싸도록 n형 드리프트층(351)이 확장되어 구비될 수 있다. n+형 드레인 영역(331)에 접속되는 드레인 전극(330)이 게이트(370)에 이격되어 구비된다. n형 드리프트층(351)와 n+형 드레인 영역(331) 사이에 n+형 드레인 영역(331)의 도판트 농도보다 낮고 n형 드리프트 층(351)의 도판트 농도 보다 높은 도판트 농도를 가지는 중간 농도로 도핑된 n형 영역(도시되지 않음) 또는 중간 농도로 도핑된 n형 웰 영역이 더 구비될 수도 있다.
p형 바디 영역(311)을 중심으로 양측으로 n+형 소스 영역(315), 게이트(370), 드리프트 영역(351, 353, 391) 및 n+형 드레인 영역(331)을 포함하는 LDMOS 트랜지스터들(11, 13)이 미러(mirror) 형태로 위치하도록 구비될 수 있다. 우측의 제1 트랜지스터(11)와 좌측의 제2트랜지스터(13)는 p형 바디 영역(311)을 공통으로 공유하도록 구비되고, 제1트랜지스터(11)의 게이트(370)와 제2트랜지스터(13)의 게이트가 상호 이어지도록 공통으로 접속되어 하나의 트랜지스터로 동작할 수도 있다.
n+형 드레인 영역(331)과 채널 영역(106) 사이의 기판(100) 표면 부분에 스트라이프(stripe) 형태로 분할된 다수의 절연 스트라이프들(200: 211, 213, 215)의 구조가 구비된다. 도 2에 제시된 바와 같이 다수의 절연 스트라이프들(210)이 상호 간에 실질적으로 평행하게 연장되어 배치되고, 절연 스트라이프들(210) 사이에 개개의 활성 스트라이프들(131, 133)이 설정될 수 있다. 개개의 절연 스트라이프들(210) 및 활성 스트라이프들(131, 133)은 n+형 드레인 영역(331) 또는 게이트(370)에 실질적으로 평행하도록 연장되는 라인(line) 형상을 가지도록 구비될 수 있다. 절연 스트라이프들(210)은 n+형 드레인 영역(331)과 채널 영역(106) 사이의 반도체 기판(100) 부분에 상호 간에 실질적으로 평행하도록 배치될 수 있다.
절연 스트라이프들(210)의 구조와 구조 사이의 제1활성 영역(110)은 p+ 소스 콘택 영역(313), n+ 소스 영역(315) 및 채널 영역(106) 등이 구비될 영역으로 설정될 수 있다. 절연 스트라이프들(210)의 구조는 게이트(370) 또는 그 아래의 채널 영역(106)과 n+형 드레인 영역(331)을 분리시켜 이격되도록 설정하는 영역으로 구비될 수 있다. n+형 드레인 영역(331)은 절연 스트라이프들(210)의 구조와 소자분리층(230)의 사이의 제2활성 영역(150)에 위치하도록 설정된다.
소자분리층(230)은 얕은 트렌치 소자분리(STI: Shallow Trench Isolation) 구조로 구비된다. 절연 스트라이프들(210)은 상호 간에 실질적으로 평행하도록 구비되고 또한 상호 간에 분리된 제1 내지 제3절연 스트라이프들(211, 213, 215)를 포함하는 구조로 구비된다. n+형 드레인 영역(331)과 채널 영역(106) 사이의 이격 간격 내에서 허용되는 한 여러 개로 분할된 절연 스트라이프들(211, 213, 215)이 다수 구비될 수 있다. 절연 스트라이프들(210)의 구조는 유전 리서프(dielectric RESURF) 효과를 유도하여 항복전압의 개선을 유도할 수 있다.
절연 스트라이프들(210)은 STI 구조로 구비되므로, 드리프트 영역(351, 353) 내의 n형 도판트(dopant)들의 소모를 억제하여 온 저항의 증가를 유효하게 억제할 있다. STI 구조는 트렌치(trench)를 형성하고 트렌치 내에 유전물질을 채워 형성되므로, 드리프트 영역(351, 353) 내의 n형 도판트의 소모를 LOCOS 구조에 비해 억제할 수 있으므로, 온 저항을 상대적으로 낮은 상태로 유지하거나 온 저항의 증가를 억제할 수 있다.
절연 스트라이프들(210)의 구조는, 분할된 절연 스트라이프들(211, 213, 215) 사이에 활성 스트라이프들(131, 133)을 유지하도록 유도하므로, 활성 스트라이프들(131, 133) 내의 불순물 도판트들, 예컨대, n형 도판트들이 소모되지 않고 유지되도록 유도할 수 있다. 이에 따라, 드리프트 영역(351, 353) 내의 도판트들의 감소를 억제하여 온 저항의 증가가 억제되므로 상대적으로 낮은 온 저항을 구현할 수 있다.
게이트(370)에 인접하도록 위치한 제1절연 스트라이프(211) 상으로 게이트(370)의 일부가 중첩되도록 연장되어, 제1절연 스트라이프(211) 아래의 드리프트 영역 부분(353, 391)에 전계(electrical field)의 영향을 인가하는 필드 중첩 부분(379)으로 구비될 수 있다. 제1절연 스트라이프(211)의 채널 영역(106)에 인접하는 에지(edge) 부분에는 전계가 집중될 수 있는 데, 에지 부분을 중첩하여 연장된 필드 중첩 부분(379)에 의해 유도되는 전계가 에지 부분에 집중된 전계를 분산시키거나 보상하여 완화시킬 수 있다. 이에 따라, 전계 집중에 따른 항복전압의 특성 열화를 억제 또는 보상할 수 있다.
게이트(370)에 인접하게 배치된 제1절연 스트라이프(211)는 다른 제2 및 제3절연 스트라이프들(213, 215)에 비해 넓은 폭을 가지도록 구비되어, 게이트(370)의 일부가 필드 중첩 부분(379)을 제공하도록, 제1절연 스트라이프(211) 상측으로 연장되도록 허용할 수 있다. 제1절연 스트라이프(211)의 폭은 필드 중첩 부분(379)의 폭이 넓게 설정되는 정도에 비례하여 더 넓은 폭을 가지도록 형성될 수 있다. 그럼에도 불구하고, 제1절연 스트라이프(211)는 다른 스트라이프들과 대등하거나 실질적으로 동일한 폭 및 길이를 가지도록 형성될 수 있다.
절연 스트라이프들(211, 213, 215)은 제2드리프트 영역(391) 보다 얕은 깊이를 가지는 얕은 트렌치 소자분리(STI) 구조를 가질 수 있다. 절연 스트라이프들(211, 213, 215)은 p형 제2드리프트 영역(391) 내에 위치할 수 있으나, 절연 스트라이프들(211, 213, 215)들 중 일부는 탑층(391) 외측의 n-형 웰 영역(353)이나 또는 n형 드리프트층(351) 내에 위치할 수 있다.
p형 탑층 (391)은 절연 스트라이프들(211, 213, 215)들 사이의 활성 스트라이프들(131, 133) 부분들 중 어느 하나 또는 일부에 국부적으로 위치하도록 한정될 수도 있다. p형 탑층 (391)은 절연 스트라이프들(211, 213, 215)들 사이의 활성 스트라이프들(131, 133) 부분들 모두에 위치하도록 한정될 수도 있다. 활성 스트라이프들(131, 133) 표면에 노출된 p형 탑층 (391)에 그라운드(ground) 전극(130)이 접속되어 p형 탑층(391)을 접지할 수 있다. 그라운드 전극(130)은 p형 탑층(391)을 기판(100)의 p형 반도체 기판(101)이나 p형 웰 영역(105)에 연결시켜 접지하도록 구비될 수 있다.
도 1 및 도 2에서 다양한 구조, 정션이나 웰, 층이나 영역들은 단순화된 형상으로 묘사되고 있는 것으로 이해될 수 있다. 정션이나 웰, 층이나 영역들의 실제 프로파일(profile)은 그 형성 공정 과정에 따라 보다 곡선적인 프로파일로 바뀔 수 있다. 또한, 정션이나 웰, 층이나 영역들은 소자가 구현하고자 하는 내압 정도에 따라 상호 간에 미세한 위치 관계에 있어서의 변화를 가질 수 있다. 도판트의 농도 구배 정도를 완화하거나 또는 농도 프로파일을 변화시키기 위해서, 정션이나 웰, 층 내에 동일한 도전형의 정션, 웰 또는 층이 더 구비되거나 또는 중첩될 수도 있다.
절연 스트라이프들(210) 및 활성 스트라이프들(131, 133)의 구조가 적용되는 한, 기술한 바와 같은 n 채널 LDMOS 트랜지스터를 집적하는 데 적용될 수 있을 뿐만 아니라, 적어도 60V 이상의 고내압이 요구되는 여러 형태의 전력 소자에 응용될 수 있다. p 채널 LDMOS 트랜지스터나 드레인 확장형의 고내압 DEMOS 트랜지스터나 수평형 IGBT 소자 등에 적용할 수 있다. 또한, 절연 스트라이프들(210) 및 활성 스트라이프들(131, 133)의 구조는 매몰층을 가지거나 또는 도입하지 않은 경우의 LDMOS나 DEMOS 소자에도 적용될 수 있다.
도 3은 다른 일 예의 전력형 전자 소자를 보여준다. 전력형 전자 소자는 LDMOS 트랜지스터 형태로 구비될 수 있다.
도 3을 참조하면, 수평형 디모스 트랜지스터 소자(20)는 드리프트 영역(352, 354, 392)을 이루는 n형 드리프트층(352)이 p형 탑층 (392)의 아래를 감싸는 영역으로 구비할 수 있다. n-형 웰 영역(354)이 드리프트층(352)을 감싸며 게이트(370)의 아래까지 연장되도록 구비되어, n-형 웰 영역(354)이 p형 바디 영역(311)에 접하도록 확장될 수 있다. 채널 영역(108)은 n+형 소스 영역(315)과 n-형 웰 영역(354) 사이의 p형 바디 영역(311) 부분으로 구비된다.
수평형 디모스 트랜지스터 소자(20)는 드레인 영역(331)과 게이트(370) 사이의 기판(100) 표면 부분에 활성 스트라이프들(131, 133)을 설정하는 절연 스트라이프들(211, 213, 215)을 드레인 영역(331)이 확장되는 방향으로 실질적으로 평행하게 연장되는 형상을 가지도록 구비한다. 활성 스트라이프들(131, 133)에 도핑된 도판트들이 소모되지 않고 유지되므로, 전체 도판트 농도 또는 함량의 감소를 줄일 수 있어, 절연 스트라이프들(211, 213, 215)를 구비할 때 수반되는 도판트들의 감소를 상쇄하여 온 저항의 증가를 억제시킬 수 있다.
절연 스트라이프들(211, 213, 215)의 구조는 유전 리서프 효과를 유도하여 항복전압의 개선을 유도할 수 있다. 이와 함께, 활성 스트라이프들(131, 133)의 영역에 구비된 p형 탑층 (392)에 의해 p형 탑층(392)과 n형 드리프트층(352) 사이의 정션 디플리션에 의한 리서프 효과를 유도할 수 있어, 항복전압의 개선을 유도할 수 있다.
전력용 전자 소자의 LDMOS 트랜지스터 소자 (10, 20)는 로직(logic) 회로를 반도체 기판에 형성하는 공정 과정, 예컨대, CMOS 과정에서 함께 반도체 기판 상에 구현될 수 있다. LDMOS 트랜지스터 소자(10, 20)는 기판(100) 상에 위치하는 게이트(370)를 형성하기 이전에, 에피택셜 과정, 웰 또는 정션들을 형성하는 과정 등을 수행하여, 게이트(370) 양측의 기판(100) 부분에 상호 이격되어 위치하는 소스 영역(315), 바디 영역(311) 및 드레인 영역(331) 등을 형성하고, 그 이전에 게이트(370)와 드레인 영역(331) 사이의 기판(100) 부분에 드리프트 영역(351, 353, 391)을 형성하는 정션 형성을 위한 이온 주입과 같은 도핑 과정을 수행할 수 있다. 에피 영역, 정션들, 웰 등이 형성된 기판(100) 부분의 표면에 적어도 하나 또는 다수의 활성 스트라이프(131, 133) 를 설정하는 다수의 절연 스트라이프(211, 213, 215) 구조를 형성하는 STI 과정을 수행하고, 게이트(370)를 형성하는 과정 등의 배선 구조 형성 과정을 수행할 수 있다.
LDMOS 트랜지스터 소자(10, 20)는 드레인 영역(331)이 연장되는 방향으로 연장되고 드레인 영역(331) 또는 게이트(370)에 실질적으로 평행한 활성 스트라이프(131, 133) 및 절연 스트라이프(211, 213, 215)가 교번적으로 반복된 구조를 구비한다. 활성 스트라이프(131, 133)에 의해 도판트 소모를 억제하여 온 저항 증가를 억제시켜 특성을 개선하고, 절연 스트라이프(211, 213, 215) 구조에 의한 유전 리서프 효과로 항복전압 특성을 개선할 수 있다. 또한, 활성 스트라이프(131, 133) 영역에 드리프트층(351)에 반대되는 도전형의 탑층 (391)을 도입하여, 드리프트층(351)과 탑층 (391) 계면 사이에 정션 디플리션을 유도하고, 이에 따른 리서프 효과에 의한 항복전압 특성의 개선을 구현할 수 있다. 이와 같은 특성을 개선하여 전력용 전자 소자의 동작 신뢰성을 확보할 수 있다.
본 출원의 LDMOS 소자(10, 20)는 평행한 활성 스트라이프(131, 133) 및 절연 스트라이프(211, 213, 215)가 교번적으로 반복된 구조가 유지되는 한, 다양한 형상의 웰, 정션, 매몰층, 또는 에피층 구조를 구비하는 DMOS 소자 또는 DEMOS 소자, IGBT와 같은 전력 소자에 응용될 수 있다. 본 출원의 LDMOS 소자(10, 20)는 n 채널 LDMOS 소자를 예시하고 있으나, 정션이나 웰 등의 도전형을 반대 도전형으로 변경한 p 채널 LDMOS 소자에도 평행한 활성 스트라이프(131, 133) 및 절연 스트라이프(211, 213, 215)가 교번적으로 반복된 구조는 적용될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 기판, 131, 133: 활성 스트라이프,
211, 213, 215: 절연 스트라이프,
311: 바디 영역,
315: 소스 영역, 331: 드레인 영역,
351; 드리프트층, 391: 탑층.

Claims (37)

  1. 기판 상에 위치하는 게이트(gate);
    상기 게이트 양측의 상기 기판 부분에 상호 이격되어 위치하는 소스 영역(source region) 및 드레인 영역(drain region);
    상기 게이트와 상기 드레인 영역 사이의 상기 기판 부분에 배치된 드리프트 영역(drift region); 및
    상기 드리프트 영역의 상기 기판 부분의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자.
  2. 제1항에 있어서,
    상기 활성 스트라이프가 상기 드레인 영역에 평행하게 연장되도록 상기 절연 스트라이프들이 평행하게 연장되는 전력용 전자 소자.
  3. 제1항에 있어서,
    상기 활성 스트라이프 또는 상기 절연 스트라이프는 상기 드레인 영역이 연장되는 방향을 따라 길게 연장되는 전력용 전자 소자.
  4. 제1항에 있어서,
    상기 활성 스트라이프 또는 상기 절연 스트라이프는 상기 게이트가 연장되는 방향을 따라 길게 연장되는 전력용 전자 소자.
  5. 제1항에 있어서,
    상기 절연 스트라이프들은 상호 간에 평행한 전력용 전자 소자.
  6. 제1항에 있어서,
    상기 활성 스트라이프가 상기 게이트에 평행하게 연장되도록 상기 절연 스트라이프들이 평행하게 연장되는 전력용 전자 소자.
  7. 제1항에 있어서,
    상기 절연 스트라이프들은 상호 이격된 트렌치 소자분리 스트라이프(trench isolation stripe)들을 포함하는 전력용 전자 소자.
  8. 제1항에 있어서,
    상기 드리프트 영역은 제1도전형의 드리프트층을 포함하고,
    상기 드레인 영역은 상기 드리프트층의 상측 부분에 위치하는 상대적으로 더 높은 농도의 제1도전형의 반도체 영역을 포함하는 전력용 전자 소자.
  9. 제8항에 있어서,
    상기 드리프트 영역은
    상기 제1도전형의 드리프트층을 감싸는
    제1도전형의 웰(well) 영역을 더 포함하는 전력용 전자 소자.
  10. 제8항에 있어서,
    상기 드리프트층 영역은
    상기 드레인 영역 측부의 상기 드리프트 영역의 상측 부분에 위치하고 상기 제1도전형에 반대되는 제2도전형의 탑층을 포함하는 전력용 전자 소자.
  11. 제10항에 있어서,
    상기 탑층은 상기 드리프트층 보다 얕고 상기 드리프트층의 영역을 벗어나 상기 게이트 쪽으로 더 연장된 영역을 포함하는 전력용 전자 소자.
  12. 제10항에 있어서,
    상기 드리프트층은
    상기 탑층을 감싸도록 확장된 영역을 포함하는 전력용 전자 소자.
  13. 제10항에 있어서,
    상기 절연 스트라이프들 중 적어도 어느 하나는
    상기 탑층 내에 위치하는 전력용 전자 소자.
  14. 제10항에 있어서,
    상기 절연 스트라이프들은
    상기 탑층 보다 얕은 깊이를 가지는 얕은 트렌치 소자분리 스트라이프(shallow trench isolation stripe)들을 포함하는 전력용 전자 소자.
  15. 제10항에 있어서,
    상기 제1도전형은 n형이고 상기 제2도전형은 p형인 전력용 전자 소자.
  16. 제10항에 있어서,
    상기 제1도전형은 p형이고 상기 제2도전형은 n형인 전력용 전자 소자.
  17. 제1항에 있어서,
    상기 제1도전형의 상기 소스 영역을 감싸고 상기 제1도전형에 반대되는 제2도전형의 바디 영역(body region)을 더 포함하는 전력용 전자 소자.
  18. 제17항에 있어서,
    상기 기판은 상기 바디 영역 아래까지 연장되고 상기 드리프트 영역에 접속되는 상기 제1도전형의 매몰층을 더 포함하는 전력용 전자 소자.
  19. 제1항에 있어서,
    상기 활성 스트라이프에 접속된 그라운드(ground) 전극을 더 포함하는 전력용 전자 소자.
  20. 제1항에 있어서,
    상기 게이트는
    상기 절연 스트라이프들 중 인접하는 하나의 상측 일부 부분에 중첩되도록 연장된 전력용 전자 소자.
  21. 제2도전형의 기판에 위치하는 제1도전형의 드리프트 영역(drift region) 및 제2도전형의 바디(body) 영역;
    상기 바디 영역 내의 상측 일부 영역에 위치하는 제1도전형의 소스 영역(source region);
    상기 바디 영역의 일부를 중첩하도록 배치되는 게이트(gate);
    상기 드리프트 영역 내의 상측 일부 영역에 상기 게이트에 이격되어 위치하는 제1도전형의 드레인 영역(drain region); 및
    상기 드리프트 영역의 상기 기판 부분의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 상기 드레인 영역에 평행하게 연장되도록 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자.
  22. 제21에 있어서,
    상기 드리프트 영역의 상측 부분에 위치하고 상기 제1도전형에 반대되는 제2도전형의 탑층을 더 포함하는 전력용 전자 소자.
  23. 제21항에 있어서,
    상기 활성 스트라이프가 상기 드레인 영역에 평행하게 연장되도록 상기 절연 스트라이프들이 평행하게 연장되는 전력용 전자 소자.
  24. 제21항에 있어서,
    상기 활성 스트라이프 또는 상기 절연 스트라이프는 상기 드레인 영역이 연장되는 방향을 따라 길게 연장되는 전력용 전자 소자.
  25. 제21항에 있어서,
    상기 활성 스트라이프 또는 상기 절연 스트라이프는 상기 게이트가 연장되는 방향을 따라 길게 연장되는 전력용 전자 소자.
  26. 제21항에 있어서,
    상기 활성 스트라이프가 상기 게이트에 평행하게 연장되도록 상기 절연 스트라이프들이 평행하게 연장되는 전력용 전자 소자.
  27. 제21항에 있어서,
    상기 절연 스트라이프들은 상호 이격된 트렌치 소자분리 스트라이프(trench isolation stripe)들을 포함하는 전력용 전자 소자.
  28. 제21항에 있어서,
    상기 드리프트 영역은 제1도전형의 드리프트층을 포함하고,
    상기 드레인 영역은 상기 드리프트층의 상측 부분에 위치하는 상대적으로 더 높은 농도의 제1도전형의 반도체 영역을 포함하는 전력용 전자 소자.
  29. 제28항에 있어서,
    상기 드리프트 영역은
    상기 제1도전형의 드리프트층을 감싸는
    제1도전형의 웰(well) 영역을 더 포함하는 전력용 전자 소자.
  30. 제22항에 있어서,
    상기 탑층은 상기 드리프트층 보다 얕고 상기 드리프트층의 영역을 벗어나 상기 게이트 쪽으로 더 연장된 영역을 포함하는 전력용 전자 소자.
  31. 제30항에 있어서,
    상기 드리프트층은
    상기 탑층을 감싸도록 확장된 영역을 포함하는 전력용 전자 소자.
  32. 제30항에 있어서,
    상기 절연 스트라이프들 중 적어도 어느 하나는
    상기 탑층 내에 위치하는 전력용 전자 소자.
  33. 제30항에 있어서,
    상기 절연 스트라이프들은
    상기 탑층 보다 얕은 깊이를 가지는 얕은 트렌치 소자분리 스트라이프(shallow trench isolation stripe)들을 포함하는 전력용 전자 소자.
  34. 제21항에 있어서,
    상기 기판은 상기 바디 영역 아래까지 연장되고 상기 드리프트 영역에 접속되는 상기 제1도전형의 매몰층을 더 포함하는 전력용 전자 소자.
  35. 제21항에 있어서,
    상기 활성 스트라이프에 접속된 그라운드(ground) 전극을 더 포함하는 전력용 전자 소자.
  36. 제21항에 있어서,
    상기 게이트는
    상기 절연 스트라이프들 중 인접하는 하나의 상측 일부 부분에 중첩되도록 연장된 전력용 전자 소자.
  37. 제2도전형의 기판에 위치하는 제1도전형의 드리프트 영역(drift region) 및 제2도전형의 바디(body) 영역;
    상기 드리프트 영역의 상측 부분에 형성되어 상기 제 1도전형과반대되는 제2도전형의 탑층;
    상기 바디 영역 내의 상측 일부 영역에 위치하는 제1도전형의 소스 영역(source region);
    상기 바디 영역의 일부를 중첩하도록 배치되는 게이트(gate);
    상기 드리프트 영역 내의 상측 일부 영역에 상기 게이트에 이격되게 위치하는 제1도전형의 드레인 영역(drain region); 및
    상기 탑층의 상기 기판 부분의 표면에 배치되어 적어도 하나 또는 다수의 활성 스트라이프(active stripe)를 상기 드레인 영역에 평행하게 연장되도록 설정하는 다수의 절연 스트라이프(insulating stripe)들을 포함하는 전력용 전자 소자.

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