JP2978467B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JP2978467B2
JP2978467B2 JP10065115A JP6511598A JP2978467B2 JP 2978467 B2 JP2978467 B2 JP 2978467B2 JP 10065115 A JP10065115 A JP 10065115A JP 6511598 A JP6511598 A JP 6511598A JP 2978467 B2 JP2978467 B2 JP 2978467B2
Authority
JP
Japan
Prior art keywords
well
region
conductivity type
shallow
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP10065115A
Other languages
English (en)
Other versions
JPH11261021A (ja
Inventor
泰弘 谷口
章二 宿利
謙一 黒田
修二 池田
孝司 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP10065115A priority Critical patent/JP2978467B2/ja
Priority to TW088101585A priority patent/TW407307B/zh
Priority to SG1999001030A priority patent/SG76592A1/en
Priority to KR1019990008456A priority patent/KR100564180B1/ko
Priority to CNB991040155A priority patent/CN1142586C/zh
Priority to CNA2004100014852A priority patent/CN1516259A/zh
Priority to US09/270,685 priority patent/US6211003B1/en
Publication of JPH11261021A publication Critical patent/JPH11261021A/ja
Application granted granted Critical
Publication of JP2978467B2 publication Critical patent/JP2978467B2/ja
Priority to US09/818,566 priority patent/US6387744B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体基板に形成されたウ
エル（半導体領域）を半導体基板とは電気的に分離する
ために、そのウエルを取り囲むようにその底部および側
部側に他のウエルを設けるウエル分離技術に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】ウエル分離技術は、半導体基板に形成さ
れた第１ウエルをその周囲に形成された第２ウエルで電
気的に分離することで、半導体基板に印加される電圧と
は異なる所望の電圧を第１ウエルに印加することが可能
な技術である。
【０００３】この技術は、例えば第１ウエルにメモリセ
ルを形成し、このメモリセルのＭＩＳ・ＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor ）
にバックバイアス電圧を印加するＤＲＡＭ(Dynamic Ran
dom Access Memory)や第１ウエルに負電圧を印加するフ
ラッシュメモリ（ＥＥＰＲＯＭ；Electrically Erasabl
e Programmable ROM）等のような種々の半導体集積回路
装置に適用されている。
【０００４】ところで、本発明者が検討したウエル分離
構造を有する半導体集積回路装置は、例えば次の通りで
ある。
【０００５】すなわち、半導体基板においてウエル分離
領域では、第１導電型の深いウエルと、その深いウエル
の領域内に形成された第２導電型の浅いウエルとが設け
られている。この深いウエルは、半導体基板の主面から
半導体基板の深い位置まで不純物が拡散されて形成され
ており、浅いウエルの外周を取り囲み浅いウエルと半導
体基板とを電気的に分離している。これにより、浅いウ
エルには半導体基板に印加する電圧とは異なる電圧を印
加することが可能となっている。
【０００６】また、この半導体基板において他の領域に
は、通常の第１導電型のウエルおよび通常の第２導電型
のウエルがそれぞれ形成されている。この第１導電型の
ウエルおよび第２導電型のウエルは、半導体基板の主面
から半導体基板の所定の位置まで不純物が拡散されて形
成されている。
【０００７】特開平８−９７３７８号公報には、上述の
ようなウエルの構造を２枚のマスクで形成する技術が開
示されている。この技術では、第１導電型の深いウエル
および通常の第１導電型のウエルを形成するための不純
物導入工程に際して同じマスクを用い、また、第２導電
型の浅いウエルおよび通常の第２導電型のウエルを形成
するための不純物導入工程に際して同じマスクを用いる
ことで、２枚のマスクで上述のようなウエル構造を実現
している。
【０００８】
【発明が解決しようとする課題】ところが、上記した２
つのウエルを１つのマスクで形成する技術においては、
以下の課題があることを本発明者は見出した。
【０００９】すなわち、第１の問題は、第２導電型の浅
いウエルを第２導電型の不純物と第１導電型の不純物と
の補償で形成するため、実効の第２導電型の不純物濃度
がウエル分離を行わない通常の第２導電型のウエルにお
ける第２導電型の不純物濃度の約２倍に増加するため、
半導体基板の主面に形成されるトランジスタの特性、特
にしきい電圧が大きく異なってしまう。このしきい電圧
を調整するためには新たなマスクが必要となってしま
う。
【００１０】第２の問題は、第２導電型の浅いウエルの
トータルの不純物濃度がウエル分離を行わない第２導電
型の通常のウエルの不純物濃度に比較し、ほぼ３倍に増
加する点である。このため半導体基板の主面領域のキャ
リアの移動度が低下するので、その主面に形成されるト
ランジスタの特性、特にドレイン電流が低下する。
【００１１】上記した２つの問題点は、トランジスタの
微細化とともにウエル濃度が益々増加する傾向にあっ
て、トランジスタの高性能化を大きく阻害する要因とし
て顕著な問題となる。
【００１２】本発明の目的は、半導体集積回路装置にお
いて、製造工程の増加を招くことなく、ウエル分離領域
におけるウエルおよび通常のウエルの不純物濃度を最適
化することのできる技術を提供することにある。
【００１３】本発明の他の目的は、半導体集積回路装置
において、製造工程の増加を招くことなく、ウエル分離
領域におけるウエルおよび通常のウエルに形成される素
子特性を向上させることのできる技術を提供することに
ある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】本発明は、半導体集積回路装置の製造方法
であって、 （ａ）第１ウエル領域および第１ウエル領域から離間す
る位置に形成される第２ウエル領域が露出する第１マス
クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
て、前記半導体基板の深い位置に第１導電型の埋め込み
ウエルを形成するために、前記第１マスクを不純物導入
マスクとして不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
て、前記第１導電型の埋め込みウエル上に第２導電型の
浅いウエルを形成するために、前記第１マスクを不純物
導入マスクとして不純物を半導体基板に導入する工程
と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
ルと第２導電型の浅いウエルとの外周を取り囲む第３ウ
エル領域および前記第１ウエル領域から離間する位置に
形成される第４ウエル領域が露出し、かつ、前記第１マ
スクより薄い第２マスクを前記半導体基板の主面上にパ
ターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
域の第２導電型の浅いウエルの外周を取り囲み、第１ウ
エル領域の第１導電型の埋め込みウエルよりも浅く、か
つ、埋め込みウエルと電気的に接続される第１導電型の
浅いウエルを形成し、かつ、前記第４ウエル領域におい
て第１ウエル領域の第１導電型の埋め込みウエルよりも
浅い第１導電型の浅いウエルを形成するために、前記第
２マスクを不純物導入マスクとして不純物を半導体基板
に導入する工程とを含み、前記第１ウエル領域におい
て、その第１ウエル領域における第２導電型の浅いウエ
ルが前記第３ウエル領域に形成された第１導電型の浅い
ウエルおよび第１ウエル領域における第１導電型の埋め
込みウエルに取り囲まれ半導体基板から電気的に分離さ
れ、前記第２ウエル領域において、前記第２導電型の浅
いウエルが前記半導体基板と電気的に接続されるもので
ある。
【００１７】また、本発明は、前記第３ウエル領域にお
ける第１導電型の浅いウエルの少なくとも一部の不純物
濃度は、前記第１ウエル領域における第２導電型の浅い
ウエルの不純物濃度よりも高くなるように、前記工程
（ｅ）の不純物導入が行われるものである。
【００１８】また、本発明は、前記第１ウエル領域から
離間する位置に形成される第５ウエル領域が露出する第
３マスクを半導体基板の主面上にパターン形成する工程
と、前記第５ウエル領域に第１導電型の浅いウエルを形
成するために、前記第３マスクを不純物導入マスクとし
て不純物を半導体基板に導入する工程と、前記第５ウエ
ル領域に平面的に取り囲まれて形成される第６ウエル領
域が露出する第４マスクを半導体基板の主面上にパター
ン形成する工程と、前記第６ウエル領域に第２導電型の
浅いウエルを形成するために、前記第４マスクを不純物
導入マスクとして不純物を半導体基板に導入する工程
と、前記第５ウエル領域、第６ウエル領域および第５ウ
エル領域を取り囲む素子分離領域の一部が露出し、開口
端が素子分離領域上に配置される第５マスクを半導体基
板の主面上にパターン形成する工程と、前記第５ウエル
領域の第１導電型の浅いウエルおよび第６ウエル領域に
おける第２導電型の浅いウエル下に、前記第５ウエル領
域および第６ウエル領域の第１導電型の浅いウエルに電
気的に接続され、かつ、前記第５ウエル領域を取り囲む
素子分離領域下の一部にかかるように第１導電型の埋め
込みウエルを形成するために、前記第５マスクを不純物
導入マスクとして不純物を半導体基板に導入する工程と
を含み、前記第６ウエル領域において、その第６ウエル
領域における第２導電型の浅いウエルが、前記第５ウエ
ル領域の第１導電型の浅いウエルと第５ウエル領域およ
び第６ウエル領域の前記第１導電型の埋め込みウエルと
によって取り囲まれ半導体基板から電気的に分離される
ものである。
【００１９】本発明は、半導体集積回路装置の製造方法
であって、 （ａ）第１ウエル領域および第１ウエル領域から離間す
る位置に形成される第２ウエル領域が露出する第１マス
クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
て、前記半導体基板の深い位置に第１導電型の埋め込み
ウエルを形成するために、前記第１マスクを不純物導入
マスクとして不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
て、前記第１導電型の埋め込みウエル上に第２導電型の
浅いウエルを形成するために、前記第１マスクを不純物
導入マスクとして不純物を半導体基板に導入する工程
と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
ルと第２導電型の浅いウエルとの外周を取り囲む第３ウ
エル領域および前記第１ウエル領域から離間する位置に
形成される第４ウエル領域が露出する第２マスクを前記
半導体基板の主面上にパターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
域の第２導電型の浅いウエルの外周を取り囲み、かつ、
第１ウエル領域の第１導電型の埋め込みウエルと電気的
に接続される第１導電型の浅いウエルを形成し、かつ、
前記第４ウエル領域において第１導電型の浅いウエルを
形成するために、前記第２マスクを不純物導入マスクと
して不純物を半導体基板に導入する工程とを含み、前記
第１ウエル領域において、その第１ウエル領域における
第２導電型の浅いウエルが前記第３ウエル領域に形成さ
れた第１導電型の浅いウエルおよび第１ウエル領域にお
ける第１導電型の埋め込みウエルに取り囲まれ半導体基
板から電気的に分離され、前記第２ウエル領域におい
て、前記第２導電型の浅いウエルが前記半導体基板と電
気的に接続され、さらに、 （ｆ）前記第１ウエル領域において、第２導電型の浅い
ウエルの形成領域の一部が露出するような第６マスクを
半導体基板の主面上に形成する工程と、 （ｇ）前記第１ウエル領域における第２導電型の浅いウ
エルの導電型が打ち消され前記第１ウエル領域に第１導
電型の浅いウエルを形成するために、前記第６マスクを
不純物導入マスクとして不純物を前記第１ウエル領域に
導入する工程とを含み、前記第１ウエル領域において、
第１導電型の浅いウエルと第２導電型の浅いウエルとを
形成し、その第２導電型の浅いウエルがその第１導電型
の浅いウエル、前記第３ウエル領域に形成された第１導
電型の浅いウエルおよび第１ウエル領域における第１導
電型の埋め込みウエルに取り囲まれ半導体基板から電気
的に分離されるものである。
【００２０】本発明は、半導体集積回路装置の製造方法
であって、 （ａ）第１ウエル領域および第１ウエル領域から離間す
る位置に形成される第２ウエル領域が露出する第１マス
クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
て、前記半導体基板の深い位置に第１導電型の埋め込み
ウエルを形成するために、前記第１マスクを不純物導入
マスクとして不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
て、前記第１導電型の埋め込みウエル上に第２導電型の
浅いウエルを形成するために、前記第１マスクを不純物
導入マスクとして不純物を半導体基板に導入する工程
と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
ルと第２導電型の浅いウエルとの外周を取り囲む第３ウ
エル領域および前記第１ウエル領域から離間する位置に
形成される第４ウエル領域が露出し、かつ、前記第１マ
スクより薄い第２マスクを前記半導体基板の主面上にパ
ターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
域の第２導電型の浅いウエルの外周を取り囲み、第１ウ
エル領域の第１導電型の埋め込みウエルよりも浅く、か
つ、埋め込みウエルと電気的に接続される第１導電型の
浅いウエルを形成し、かつ、前記第４ウエル領域におい
て第１ウエル領域の第１導電型の埋め込みウエルよりも
浅い第１導電型の浅いウエルを形成するために、前記第
２マスクを不純物導入マスクとして不純物を半導体基板
に導入する工程と、 （ｆ）前記半導体基板に高耐圧のＭＩＳトランジスタを
形成する場合には、その高耐圧のＭＩＳトランジスタが
形成される高耐圧用の浅いウエル以外の浅いウエルに、
不純物濃度を高くするために不純物を追加導入する工程
とを含み、前記第１ウエル領域において、その第１ウエ
ル領域における第２導電型の浅いウエルが前記第３ウエ
ル領域に形成された第１導電型の浅いウエルおよび第１
ウエル領域における第１導電型の埋め込みウエルに取り
囲まれ半導体基板から電気的に分離され、前記第２ウエ
ル領域において、前記第２導電型の浅いウエルが前記半
導体基板と電気的に接続されるものである。
【００２１】また、本発明は、半導体集積回路装置の製
造方法であって、 （ａ）第１ウエル領域および第１ウエル領域から離間す
る位置に形成される第２ウエル領域が露出する第１マス
クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域において、前記半導体基板の
深い位置に第１導電型の埋め込みウエルを形成するため
に、前記第１マスクを不純物導入マスクとして不純物を
半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
て、前記第１導電型の埋め込みウエル上に第２導電型の
浅いウエルを形成するために、前記第１マスクを不純物
導入マスクとして不純物を半導体基板に導入する工程
と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
ルと第２導電型の浅いウエルとの外周を取り囲む第３ウ
エル領域および前記第１ウエル領域から離間する位置に
形成される第４ウエル領域が露出する第２マスクを前記
半導体基板の主面上にパターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
域の第２導電型の浅いウエルの外周を取り囲み、かつ、
第１ウエル領域の第１導電型の埋め込みウエルと電気的
に接続される第１導電型の浅いウエルを形成し、かつ、
前記第４ウエル領域において第１導電型の浅いウエルを
形成するために、前記第２マスクを不純物導入マスクと
して不純物を半導体基板に導入する工程と、前記半導体
基板に高耐圧のＭＩＳトランジスタを形成する場合に
は、その高耐圧のＭＩＳトランジスタが形成される浅い
ウエル以外の他の浅いウエルに、他の浅いウエルの導電
型と同じ導電型の不純物を追加導入する工程とを含み、
前記第１ウエル領域において、その第１ウエル領域にお
ける第２導電型の浅いウエルが前記第３ウエル領域に形
成された第１導電型の浅いウエルおよび第１ウエル領域
における第１導電型の埋め込みウエルに取り囲まれ半導
体基板から電気的に分離され、前記第２ウエル領域にお
いて、前記第２導電型のウエルが前記半導体基板と電気
的に接続されるものである。
【００２２】また、その他の手段における代表的な概要
を簡単に説明すれば、次のとおりである。
【００２３】すなわち、半導体基板の第１ウエル領域お
よび第１ウエル領域から離間する位置に形成された第２
ウエル領域において、前記半導体基板の主面から離れた
深い位置に形成された第１導電型の埋め込みウエルと、
前記第１ウエル領域および第２ウエル領域において、前
記第１導電型の埋め込みウエル上に、その第１導電型の
埋め込みウエルに対して自己整合に、かつ、不純物濃度
が前記第１導電型の埋め込みウエルとは独立して設定さ
れて形成された第２導電型の浅いウエルと、前記第１ウ
エル領域の外周に形成された第３ウエル領域において、
前記第１ウエル領域の第２導電型の浅いウエルを取り囲
み、かつ、第１ウエル領域の第１導電型の埋め込みウエ
ルに電気的に接続された第１導電型の浅いウエルと、前
記第１ウエル領域、第２ウエル領域および第３ウエル領
域のいずれからも離間した位置に形成された第４ウエル
領域において形成された第１導電型の浅いウエルとを有
し、前記第１ウエル領域の第２導電型の浅いウエルは前
記第１ウエル領域の第１導電型の埋め込みウエルおよび
第３ウエル領域の第１導電型の浅いウエルによって取り
囲まれ半導体基板から電気的に分離され、前記第２ウエ
ル領域の第２動電型の浅いウエルが半導体基板と電気的
に接続されたものである。
【００２４】また、他の手段は、半導体基板の第１ウエ
ル領域および第１ウエル領域から離間する位置に形成さ
れた第２ウエル領域において、前記半導体基板の主面か
ら離れた深い位置に形成された第１導電型の埋め込みウ
エルと、前記第１ウエル領域および第２ウエル領域にお
いて、前記第１導電型の埋め込みウエル上に、その第１
導電型の埋め込みウエルに対して自己整合に、かつ、不
純物濃度が前記第１導電型の埋め込みウエルとは独立し
て設定されて形成された第２導電型の浅いウエルと、前
記第１ウエル領域の外周に形成された第３ウエル領域に
おいて、前記第１ウエル領域の第２導電型の浅いウエル
を取り囲み、かつ、第１ウエル領域の第１導電型の埋め
込みウエルに電気的に接続された第１導電型の浅いウエ
ルとを有し、前記第１ウエル領域の第２導電型の浅いウ
エルは前記第１ウエル領域の第１導電型の埋め込みウエ
ルおよび第３ウエル領域の第１導電型の浅いウエルによ
って取り囲まれ半導体基板から電気的に分離され、前記
第２ウエル領域の第２動電型の浅いウエルが半導体基板
と電気的に接続されたものである。
【００２５】本発明は、半導体集積回路装置の製造方法
であって、 （ａ）第１ウエル領域および第１ウエル領域から離間す
る位置に形成される第２ウエル領域が露出する第１マス
クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
て、前記半導体基板内に第１導電型の埋め込みウエルを
形成するために、前記第１マスクを不純物導入マスクと
して不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
て、前記第１導電型の埋め込みウエル上に第２導電型の
ウエルを形成するために、前記第１マスクを不純物導入
マスクとして不純物を半導体基板に導入する工程と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
ルと第２導電型のウエルとの外周を取り囲む第３ウエル
領域が露出し、かつ、前記第１マスクより薄い第２マス
クを前記半導体基板の主面上にパターン形成する工程
と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
域の第２導電型のウエルの外周を取り囲み、第１ウエル
領域の第１導電型の埋め込みウエルよりも浅く、かつ、
埋め込みウエルと電気的に接続される第１導電型のウエ
ルを形成するために、前記第２マスクを不純物導入マス
クとして不純物を半導体基板に導入する工程とを含み、
前記第１ウエル領域において、第１ウエル領域における
第２導電型のウエルが前記第３ウエル領域に形成された
第１導電型のウエルおよび第１ウエル領域における第１
導電型の埋め込みウエルに取り囲まれて半導体基板から
電気的に分離され、前記第２ウエル領域においては、前
記第２導電型のウエルが前記半導体基板と電気的に接続
されるものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２７】（実施の形態１）図１は本発明の技術思想
を説明するための半導体集積回路装置の要部断面図、図
２（ａ）, （ｂ）および図３は図１の各部の不純物濃度
分布の説明図、図４および図６は図１の半導体集積回路
装置の製造工程中における要部断面図、図５および図７
は図１の半導体集積回路装置の製造工程中に用いるマス
クのレイアウト平面図、図８〜図１４は本発明の一実施
の形態である半導体集積回路装置の製造工程中における
要部断面図、図１５は図１４の半導体集積回路装置にお
けるメモリセルの回路図、図５４および図５５は本発明
者が検討したウエル分離構造を有する半導体集積回路装
置の部分断面図、図５６は図５５の各部の不純物濃度分
布を説明するための説明図である。
【００２８】まず、本実施の形態１の説明に先立って本
発明者が検討したウエル分離技術について説明する。
【００２９】図５４は、本発明者が検討した３重ウエル
によるウエル分離構造を示している。半導体基板５０
は、例えばｐ型のシリコン単結晶からなり、その主面の
素子分離領域にはフィールド絶縁膜５１が形成されてい
る。
【００３０】深いｎウエル５２は、半導体基板５０の主
面から深い位置までｎ型の不純物分布が広がって形成さ
れている。浅いｎウエル５３は、半導体基板５０の主面
から深いｎウエル５２よりは浅い位置までｎ型の不純物
分布が広がって形成されている。
【００３１】また、通常のｐウエル５４は、フィールド
絶縁膜５１に囲まれた領域に形成されており、半導体基
板５０の主面からｐ型不純物分布が広がって形成されて
いる。さらに、ｐウエル５５は、その周囲（底部および
側部）が深いｎウエル５２に囲まれるように形成されて
いる。
【００３２】ここで、通常の動作では、半導体基板５０
は接地電位であるため上記通常のPウエル５４には０Ｖ
以外の電位は印加できないが、上記ｐウエル５５は深い
ｎウエル５２で囲まれ半導体基板５０と電気的に分離さ
れており負電圧等、半導体基板５０に印加される電圧と
は異なる所望の電圧を印加することが可能となる。
【００３３】上述のようなウエルの構造を２枚のマスク
で形成する技術の問題点について説明する。図５５はウ
エルの断面構造を示しており、ｐ型の半導体基板５６に
は、ｎウエル５７ａ, ５７ｂとこのｎウエル５７ａ, ５
７ｂよりも浅いｐウエル５８ａ, ５８ｂが形成されてい
る。
【００３４】浅いｐウエル５８ｂは、その周囲（底部お
よび側部）がｎウエル５７ａで取り囲まれており、半導
体基板５６から電気的に分離されている。したがって、
ｐウエル５８ｂには、負電圧等、半導体基板５６に印加
される電圧とは異なる所望の電圧を印加することが可能
となっている。
【００３５】この技術では、ｎウエル５７ａ, ５７ｂを
形成するための不純物導入工程に際して同じマスクを用
い、また、ｐウエル５８ａ, ５８ｂを形成するための不
純物導入工程に際して同じマスクを用いることで２枚の
マスクで上述のようなウエル構造を実現している。
【００３６】ところで、図５５中において符号Ａ，Ｂ，
Ｃで示した位置での深さ方向の不純物濃度分布を図５６
（ａ）, （ｂ）に示す。位置Ａでのｎウエル５７ａ内に
おけるリン（Ｐ）の濃度分布は、図５６の（ａ）に示す
ように、位置Ｂでのｐウエル５８ａ内におけるホウ素
（Ｂ）の濃度分布に比較すると、表面付近ではリン濃度
が低く、表面から深い場所では逆にリン濃度が高く設定
されねばならない。
【００３７】その理由は、ｐウエル５８ａ, ５８ｂを形
成するための不純物導入工程に際して同じマスクで形成
する関係上、位置Ｂ, Ｃの双方において最適な不純物分
布となるようにしなければならないからである。すなわ
ち、位置Ｃで示したｐ型ウエルの領域では、図５６
（ｂ）に示すように、ホウ素濃度からリン濃度を差し引
いた実効のｐウエル５８ｂが表面付近に形成されねばな
らず、また表面から深い場所では実効のｎウエル５７ｂ
を形成する必要があることを考慮しなければならないた
めである。
【００３８】しかし、この技術には、以下のような問題
があることを本発明者は見出した。第１の問題は、ｐウ
エル５８ｂはホウ素とリンとの補償で形成するため、実
効のｐ型不純物濃度が通常ｐウエル５８ａのホウ素濃度
の半分に減少する点である。このため、半導体基板の主
面に形成されるトランジスタの特性、特にしきい電圧が
大きく異なってしまう。このしきい電圧を調整するため
には新たなマスクが必要となってしまう。
【００３９】第２の問題は、ｐウエル５８ｂのトータル
の不純物濃度が通常ｐウエル５８ａに比較して、ほぼ３
倍に増加する点である。このため、半導体基板の主面領
域のキャリアの移動度が低下するので、その主面に形成
されるトランジスタの特性、特にドレイン電流が低下す
る。
【００４０】上記した２つの問題点は、トランジスタの
微細化とともにウエル濃度が益々増加する傾向にあっ
て、トランジスタの高性能化を大きく阻害する要因とし
て顕著な問題となる。
【００４１】そこで、マスク枚数を増加させることな
く、各ウエルの不純物濃度を独立に設定可能なウエル構
造を提案する。図１は、本発明の技術思想を示す半導体
基板１の要部断面図を示している。
【００４２】半導体基板１は、例えばホウ素が含有され
たｐ型のシリコン（Ｓｉ）単結晶からなり、その主面に
は溝型の素子分離領域２が形成されている。この分離領
域２は、半導体基板１の主面に掘られた溝２ａ内に分離
膜２ｂが埋め込まれて形成されている。この分離膜２ｂ
は、例えばシリコン酸化膜等からなり、その上面は半導
体基板１の主面とほぼ一致するように平坦化の処理がさ
れている。
【００４３】この互いに隣接する分離領域２に挟まれた
領域には、ウエル分離領域（第１ウエル領域）、第２ウ
エル領域および第４ウエル領域が示されている。
【００４４】ウエル分離領域には、埋め込みｎウエル
（第１導電型の埋め込みウエル）３ａと、その上に自己
整合的に形成された浅いｐウエル（第２導電型の浅いウ
エル）４ａと、その浅いｐウエル４ａの周辺部を取り囲
むように形成された浅いｎウエル（第１導電型の浅いウ
エル）５ａとが設けられている。
【００４５】この埋め込みｎウエル３ａと浅いｐウエル
４ａとは、その各々を形成するための不純物を共通のマ
スクをイオン打ち込み用マスクとして用いたイオン打ち
込みにより、半導体基板１に導入することで形成され
る。したがって、埋め込みｎウエル３ａと浅いｐウエル
４ａとは平面的に同じ位置に、かつ、同じ平面領域で形
成されている。
【００４６】なお、特に限定されないが、埋め込みｎウ
エル３ａには、例えばリンが含有されている。また、浅
いｐウエル４ａには、例えばホウ素が含有されている。
【００４７】また、浅いｎウエル５ａは、浅いｐウエル
４ａの側部と半導体基板１との境界領域を跨ぐように形
成され、かつ、分離領域２の底部から埋め込みｎウエル
３ａに重なるように広がって形成されている。したがっ
て、浅いｐウエル４ａは、その外周が浅いｎウエル５ａ
および埋め込みｎウエル３ａで完全に取り囲まれてお
り、半導体基板１とは電気的に分離されている。この浅
いｎウエル５ａには、例えばリンが含有されている。
【００４８】第２ウエル領域には、半導体基板１の主面
から深い位置に形成された埋め込みｎウエル（第１導電
型の埋め込みウエル）３ｂと、その上に自己整合的に形
成された浅いｐウエル（第２導電型の浅いウエル）４ｂ
とが設けられている。
【００４９】この埋め込みｎウエル３ｂと浅いｐウエル
４ｂとは、その各々を形成するための不純物を共通のマ
スクをイオン打ち込み用マスクとして用いたイオン打ち
込みにより、半導体基板１に導入することで形成され
る。したがって、埋め込みｎウエル３ｂと浅いｐウエル
４ｂとは平面的に同じ位置に、かつ、同じ平面領域で形
成されている。
【００５０】また、埋め込みｎウエル３ｂの不純物と、
上記したウエル分離領域の埋め込みｎウエル３ａの不純
物とは、同じマスクをイオン打ち込みマスクとして用い
たイオン打ち込みにより、同時に半導体基板１に導入さ
れる。したがって、埋め込みｎウエル３ｂの不純物およ
び深さ方向の不純物分布（深さおよび領域等）は、埋め
込みｎウエル３ａの不純物および深さ方向の不純物分布
（深さおよび領域等）と同じである。
【００５１】また、浅いｐウエル４ｂの不純物と、上記
したウエル分離領域の浅いｐウエル４ａの不純物とは、
同じマスクをイオン打ち込みマスクとして用いたイオン
打ち込みにより、同時に半導体基板１に導入される。し
たがって、浅いｐウエル４ｂの不純物および深さ方向の
不純物分布（深さおよび領域等）は、浅いｐウエル４ａ
の不純物および深さ方向の不純物分布（深さおよび領域
等）と同じである。
【００５２】第４ウエル領域には浅いｎウエル（第１導
電型の浅いウエル）５ｂが形成されている。この浅いｎ
ウエル５ｂの不純物と、上記したウエル分離領域の浅い
ｎウエル５ａの不純物とは、同じマスクをイオン打ち込
みマスクとして用いたイオン打ち込みにより同時に半導
体基板１に導入される。
【００５３】この図１中の符号Ｄ、Ｅ、Ｆ、Ｇで示した
位置での不純物濃度分布を図２の（ａ）, （ｂ）に示
す。
【００５４】第４ウエル領域（位置Ｄ）の浅いｎウエル
５ｂの不純物濃度分布は、図２の（ａ）に示すように、
半導体基板１の主面から所定深さまで広がって形成され
ており、その主面に形成されるｐチャネル型のトランジ
スタの性能を最適化する濃度となっている。
【００５５】第２ウエル領域（位置Ｅ）の不純物濃度分
布は、主面付近は浅いｐウエル４ｂの分布があり、主面
から離れた半導体基板内部では埋め込みｎウエル３ｂの
分布がある。半導体基板の主面付近における分布は、そ
の主面に形成されるｎチャネル型のトランジスタの性能
を最適化する濃度に設定されている。また、半導体基板
内部の分布は、半導体基板と主面付近の浅いｐウエルを
電気的に分離するのに充分な分布に設定されている。
【００５６】また、ウエル分離領域（位置Ｆ）での不純
物濃度分布は、上記した第２ウエル領域（位置Ｅ）のそ
れと全く同一なので説明を省略する。ただし、ウエル分
離領域において浅いｐウエルの外周部には、図１に示し
たように、浅いｎウエル５ａが設けられているので、そ
の領域（位置Ｇ）での不純物濃度分布は第２ウエル領域
の不純物濃度分布とは異なる。図１中の符号Ｇで示した
位置での不純物濃度分布を図３に示す。
【００５７】この領域では、浅いｐ型ウエル４ａとｎ型
ウエル５ａとが重なって形成されいるが、ｎ型ウエル５
ａの不純物濃度分布が浅いｐ型ウエル領域４ａの不純物
濃度分布より深く設定されているため（図１および図３
参照）、図３中のｎ型分離長で示すように、浅いｐウエ
ル４ａと半導体基板１とは充分に電気的分離が可能とな
っている。
【００５８】なお、本実施の形態の全てにおいて、例え
ば各ウエルあるいは所定のウエルには半導体基板の主面
上に形成された配線を通じて所定の電圧を印加可能な構
造となっている。
【００５９】次に、図１の半導体集積回路装置の製造工
程を図４〜図７により説明する。
【００６０】図４は図１の半導体集積回路装置の製造工
程中における要部断面図を示している。まず、半導体基
板１の主面に溝２ａを掘った後、半導体基板１の主面
に、例えばシリコン酸化膜からなる絶縁膜をＣＶＤ法等
によって堆積し、さらに、その絶縁膜をＣＭＰ（Chemic
al Mechanical Polishing ）法等で研摩して平坦化し、
溝２ａ内のみに絶縁膜を埋め込むことで分離膜２ｂを形
成して素子分離領域２を形成する。
【００６１】続いて、半導体基板１に対して酸化処理を
施すことにより、半導体基板１の主面の露出領域に、例
えばシリコン酸化膜等からなる絶縁膜６を形成した後、
半導体基板１の主面上に、ウエル分離領域および第２ウ
エル領域が露出し、かつ、他の領域が被覆されるような
フォトレジストパターン（第１マスク）７ａを形成す
る。なお、フォトレジストパターン７ａの開口端部は分
離領域２の上に配置されている。
【００６２】このフォトレジストパターン７ａの平面レ
イアウト図の一例を図５に示す。図５には２つの矩形パ
ターン７ａ1,７ａ2 が示されている。矩形パターン７ａ
1 はウエル分離領域側のウエル形成用のマスクパターン
であり、このパターンの内側が半導体基板１の露出領域
を示している。また、矩形パターン７ａ2 は第２ウエル
領域側のウエル形成用のマスクパターンであり、このパ
ターンの内側が半導体基板１の露出領域を示している。
【００６３】その後、図４に示すように、埋め込みｎウ
エル３ａ, ３ｂを半導体基板１の深い位置に形成するた
めに、フォトレジストパターン７ａをマスクとして、例
えばリンをイオン打ち込みする。この際、埋め込みｎウ
エル３ａ, ３ｂに最適な不純物濃度に設定できる。
【００６４】その後、その埋め込みｎウエル３ａ, ３ｂ
の上に浅いｐウエル４ａ, ４ｂを自己整合的に形成する
ために、同じフォトレジストパターン７ａをマスクとし
て、例えばホウ素をイオン打ち込みする。
【００６５】この際、本発明の技術思想では浅いｐウエ
ル４ａ, ４ｂの不純物濃度を埋め込みｎウエル３ａ, ３
ｂの不純物濃度との差で設定するのではなく、埋め込み
ｎウエル３ａ, ３ｂとは独立して最適な不純物濃度に設
定できる。したがって、この浅いｐウエル４ａ, ４ｂ領
域内に形成される素子の特性、後述するように例えば素
子がＭＯＳ・ＦＥＴ（Metal-Oxide-Semiconductor ）で
あれば、そのしきい電圧やドレイン電流等を向上させる
ことが可能となる。
【００６６】しかも、埋め込みｎウエル３ａ, ３ｂおよ
び浅いｐウエル４ａ, ４ｂを各々別々のフォトレジスト
パターンを用いて形成せず、１つのフォトレジストパタ
ーン７ａを用いて形成するので、各ウエルを別々のフォ
トレジストパターンを用いて形成する場合に比べて製造
コストを大幅に低減できる。また、異物による不良発生
率を低減できるので、半導体集積回路装置の歩留まりお
よび信頼性を向上させることができる。
【００６７】なお、埋め込みｎウエル３ａ, ３ｂ用の不
純物と、浅いｐウエル４ａ, ４ｂ用の不純物との導入順
序は逆でも良い。
【００６８】次いで、図４に示したフォトレジストパタ
ーン７ａを除去した後、図６に示すように、半導体基板
１の主面上に、ウエル分離領域の外周領域（第３ウエル
領域）および第４ウエル領域が露出し、かつ、他の領域
が被覆されるようなフォトレジストパターン（第２マス
ク）７ｂを形成する。なお、フォトレジストパターン７
ｂの開口端部も分離領域２上に配置されている。
【００６９】このフォトレジストパターン７ｂの平面レ
イアウト図の一例を図７に示す。図７には、枠形パター
ン７ｂ1 と矩形パターン７ｂ2 とが示されている。な
お、図７にはフォトレジストパターン７ａ（図４および
図５参照）との相対的な位置関係がわかるようにするた
めにフォトレジストパターン７ａの矩形パターン７ａ1,
７ａ2 を破線で示す。
【００７０】枠形パターン７ｂ1 はウエル分離領域側の
ｎウエル形成用のパターンであり、その枠内が半導体基
板１の露出領域を示している。また、矩形パターン７ｂ
2 は第４ウエル領域のｎウエル形成用のパターンであ
り、その内側が半導体基板１の露出領域を示している。
【００７１】その後、図６に示すように、浅いｎウエル
５ａ, ５ｂを半導体基板１に形成するために、フォトレ
ジストパターン７ｂをマスクとして、例えばリンをイオ
ン打ち込みする。この際、浅いｎウエル５ａ, ５ｂに最
適な不純物濃度に設定できる。したがって、この浅いｎ
ウエル５ｂ領域内に形成される素子の特性、後述するよ
うに例えば素子がＭＩＳ・ＦＥＴであれば、そのしきい
電圧やドレイン電流等を向上させることが可能となる。
【００７２】このように本発明の技術思想では浅いｐウ
エル４ａ, ４ｂおよび浅いｎウエル５ｂの不純物濃度を
それぞれに最適な値に独立して設定できるのでそのウエ
ル４ａ, ４ｂおよび浅いｎウエル５ｂの領域内に形成さ
れる素子の特性、例えば素子がＭＯＳ・ＦＥＴの場合は
しきい電圧やドレイン電流等を常に最適化できる。
【００７３】しかも、埋め込みｎウエル３ａ, ３ｂ、浅
いｐウエル４ａ, ４ｂおよび浅いｎウエル５ａ, ５ｂを
２つのフォトレジストパターン７ａ, ７ｂのみで形成す
ることができるので、各ウエル毎にフォトレジストパタ
ーンを形成する技術に比べてフォトレジストパターンの
形成工程を削減できる。すなわち、１つのフォトレジス
トパターンを形成するのに必要なフォトレジスト膜の塗
布、露光、現像および洗浄・乾燥の一連の処理を削減す
ることができる。このため、半導体集積回路装置の製造
コストを低減できる。また、異物による不良発生率を低
減できるので半導体集積回路装置の歩留まりを向上させ
ることができる。
【００７４】また、浅いｎウエル５ａの少なくとも一部
であって埋め込みｎウエル３ａの近傍（すなわち、図６
の下部）の不純物濃度が、浅いｐウエル４ａの一部であ
って埋め込みｎウエル３ａの近傍で、かつ、浅いｎウエ
ル５ａの近傍（すなわち、図６の下方角部）の不純物濃
度よりも高くなるように不純物導入が行われている。
【００７５】これにより、浅いウエル５ａを形成するた
めの不純物導入工程に際して、その浅いウエル５ａの形
成位置が平面的にずれても、そのｐｎ接合を浅いｐウエ
ル４ａから遠ざけることができるので、浅いウエル５ａ
の耐圧を確保することができ、ウエル分離領域における
浅いウエル４ａと半導体基板１との電気的な分離能力を
確保することが可能となる。
【００７６】これらにより、信頼性の高い半導体集積回
路装置を低コストで提供することができるので、半導体
産業に与える効果は非常に大である。
【００７７】次に、本発明の技術思想を、例えばＤＲＡ
Ｍ（Dynamic Random Access Memory）に適用した場合を
図８〜図１４を用いて説明する。
【００７８】図８はＤＲＡＭの製造工程中におけるメモ
リセル領域（第１ウエル領域、第３ウエル領域）および
その周辺回路領域（第２ウエル領域、第４ウエル領域）
の断面図を示している。
【００７９】まず、例えば抵抗率１０Ωｃｍのｐ型シリ
コン（Ｓｉ）単結晶からなる半導体基板１の主面に、例
えば厚さ２０ｎｍのシリコン酸化膜等からなるパッド膜
８を熱酸化法等により成長させた後、そのパッド膜８上
に、例えば厚さ２００ｎｍのシリコン窒化膜等からなる
絶縁膜９を化学気層成長法（ＣＶＤ法）により堆積す
る。
【００８０】続いて、その絶縁膜９上に、素子分離領域
が露出し、かつ、素子形成領域が覆われるようなフォト
レジストパターンを形成した後、これをエッチングマス
クとして下層の絶縁膜９をドライエッチング法によって
パターニングする。
【００８１】その後、その絶縁膜９のパターンをエッチ
ングマスクとして、半導体基板１に分離領域となる溝２
ａをドライエッチング法によって形成した後、半導体基
板１の素子分離領域にチャネルストッパ層１０を形成す
べく、ホウ素等を、例えば加速エネルギー５０ｋｅＶ、
ドーズ量５×１０12／ｃｍ2 の条件で、半導体基板１の
溝２ａの表面に注入する。
【００８２】次いで、図９に示すように、溝２ａの表面
を含む半導体基板１の主面上に、例えば厚さ４００ｎｍ
のシリコン酸化膜等をＣＶＤ法等で堆積した後、これを
溝２ａ内のみに残るようにＣＭＰ法等によって平坦化す
ることにより、溝２ａ内に分離膜２ｂを形成して素子分
離領域２を形成する。この素子分離領域２により活性領
域が規定される。
【００８３】続いて、図１０に示すように、半導体基板
１の主面上に、メモリセル領域および周辺回路領域等の
ｎチャネル形のＭＩＳ・ＦＥＴの形成領域が露出し、そ
れ以外の領域が覆われるような厚さ５μｍ程度のフォト
レジストパターン（第１マスク）７ｃを形成する。
【００８４】このフォトレジストパターン７ｃの平面レ
イアウト図を図１１に示す。図１１には２つの矩形パタ
ーン７ｃ1,７ｃ2 が示されている。矩形パターン７ｃ1
はメモリセル領域側のウエル形成用のマスクパターンで
あり、このパターンの内側が半導体基板１の露出領域を
示している。また、矩形パターン７ｃ2 は周辺回路領域
側のウエル形成用のマスクパターンであり、このパター
ンの内側が半導体基板１の露出領域を示している。
【００８５】その後、図１０に示すように、埋め込みｎ
ウエル３ａ, ３ｂを形成するために、当該フォトレジス
トパターン７ｃをマスクとして、リン等を、例えば加速
エネルギー２５００ｋｅＶ、ドーズ量１×１０13／ｃｍ
2 の条件で、半導体基板１の深い位置にイオン打ち込み
する。この際、埋め込みｎウエル３ａ, ３ｂに最適な不
純物濃度に設定できる。
【００８６】その後、浅いｐウエル４ａ, ４ｂを埋め込
みｎウエル３ａ, ３ｂの上に自己整合的に形成するため
に、同じフォトレジストパターン７ｃをマスクとして、
ホウ素を、例えば加速エネルギ５００ｋｅＶ、ドーズ量
７×１０12／ｃｍ2 の条件、加速エネルギ１５０ｋｅ
Ｖ、ドーズ量５×１０12／ｃｍ2 の条件および加速エネ
ルギー５０ｋｅＶ、ドーズ量1 ×１０12／ｃｍ2 の条件
の３つの条件でイオン打ち込みする。
【００８７】この際、本実施の形態においては、浅いｐ
ウエル４ａ, ４ｂの不純物濃度を埋め込みｎウエル３
ａ, ３ｂの不純物濃度との差で設定するのではなく、埋
め込みｎウエル３ａ, ３ｂとは独立して最適な不純物濃
度に設定できる。したがって、この浅いｐウエル４ａ,
４ｂ領域内に形成される素子の特性、例えば素子がＭＩ
Ｓ・ＦＥＴであれば、そのしきい電圧やドレイン電流等
を向上させることが可能となる。
【００８８】しかも、埋め込みｎウエル３ａ, ３ｂおよ
び浅いｐウエル４ａ, ４ｂを各々別々のフォトレジスト
パターンを用いて形成せず、１つのフォトレジストパタ
ーン７ｃを用いて形成するので、各ウエルを別々のフォ
トレジストパターンを用いて形成する場合に比べて製造
コストを大幅に低減できる。また、異物による不良発生
率を低減できるので、ＤＲＡＭの歩留まりおよび信頼性
を向上させることができる。
【００８９】なお、埋め込みｎウエル３ａ, ３ｂ用の不
純物と、浅いｐウエル４ａ, ４ｂ用の不純物との導入順
序は逆でも良い。
【００９０】次いで、図１０に示したフォトレジストパ
ターン７ｃを除去した後、図１２に示すように、半導体
基板１の主面上に、メモリセル領域の外周領域および周
辺回路領域のｐチャネル形のＭＩＳ・ＦＥＴの形成領域
が露出し、かつ、他の領域が被覆されるような厚さ３μ
ｍ程度のフォトレジストパターン（第２マスク）７ｄを
形成する。
【００９１】このフォトレジストパターン７ｄの平面レ
イアウト図を図１３に示す。図１３には、枠形パターン
７ｄ1 と矩形パターン７ｄ2 とが示されている。なお、
図１３にはフォトレジストパターン７ｃ（図１０および
図１１参照）との相対的な位置関係がわかるようにする
ためにフォトレジストパターン７ｃの矩形パターン７ｃ
1,７ｃ2 も破線で示す。
【００９２】枠形パターン７ｄ1 はメモリセル領域側の
ｎウエル形成用のパターンであり、その枠内が半導体基
板１の露出領域を示している。また、矩形パターン７ｄ
2 は周辺回路領域のｎウエル形成用のパターンであり、
その内側が半導体基板１の露出領域を示している。
【００９３】その後、図１２に示すように、浅いｎウエ
ル５ａ, ５ｂを半導体基板１に形成するために、フォト
レジストパターン７ｄをマスクとして、リン等を、例え
ば加速エネルギー１１００ｋｅＶ、ドーズ量1.５×１０
13／ｃｍ2 の条件、加速エネルギ５００ｋｅＶ、ドーズ
量３×１０12／ｃｍ2 の条件および加速エネルギ１８０
ｋｅＶ、ドーズ量５×１０11／ｃｍ2 の条件の３つの条
件でイオン打ち込みした後、２フッ化ホウ素（ＢＦ2 ）
を、例えば加速エネルギー７０ｋｅＶ、ドーズ量２×１
０12／ｃｍ2 の条件でイオン打ち込みする。なお、ここ
でのＢＦ2 のイオン打ち込みは、周辺回路領域に形成さ
れるｐチャネル型のＭＩＳ・ＦＥＴのしきい電圧を設定
するために打ち込まれている。
【００９４】この際、本実施の形態では、浅いｎウエル
５ａ, ５ｂに最適な不純物濃度に設定できる。したがっ
て、この浅いｎウエル５ｂ領域内に形成される素子の特
性、例えば素子がＭＩＳ・ＦＥＴであれば、そのしきい
電圧やドレイン電流等を向上させることが可能となる。
【００９５】このように本実施の形態では、浅いｐウエ
ル４ａ, ４ｂおよび浅いｎウエル５ｂの不純物濃度をそ
れぞれに最適な値に独立して設定できるので、そのウエ
ル４ａ, ４ｂおよび浅いｎウエル５ｂの領域内に形成さ
れる素子の特性、例えば素子がＭＩＳ・ＦＥＴの場合は
しきい電圧やドレイン電流等を常に最適化できる。
【００９６】しかも、埋め込みｎウエル３ａ, ３ｂ、浅
いｐウエル４ａ, ４ｂおよび浅いｎウエル５ａ, ５ｂを
２つのフォトレジストパターン７ａ, ７ｂのみで形成す
ることができるので、各ウエル毎にフォトレジストパタ
ーンを形成する技術に比べてフォトレジストパターンの
形成工程を削減できる。すなわち、１つのフォトレジス
トパターンを形成するのに必要なフォトレジスト膜の塗
布、露光、現像および洗浄・乾燥の一連の処理を削減す
ることができる。このため、ＤＲＡＭの製造コストを低
減できる。また、異物による不良発生率を低減できるの
でＤＲＡＭの歩留まりを向上させることができる。
【００９７】これらにより、信頼性の高いＤＲＡＭを低
コストで提供することができるので、半導体産業に与え
る効果は非常に大である。
【００９８】次いで、図１４に示すように、メモリセル
領域にメモリセル選択用ＭＩＳ・ＦＥＴＱを形成し、周
辺回路領域にｐチャネル型のＭＩＳ・ＦＥＴＱｐおよび
ｎチャネル型のＭＩＳ・ＦＥＴＱｎを形成する。
【００９９】メモリセル選択用ＭＩＳ・ＦＥＴＱは、主
に浅いｐウエル４ａの上部に互いに離間して形成された
一対のｎ型半導体領域１１ａ, １１ｂと、半導体基板１
の活性領域上に形成されたゲート絶縁膜１１ｉと、その
上に形成されたゲート電極１１ｇとを有している。な
お、メモリセル選択用ＭＩＳ・ＦＥＴＱのしきい電圧
は、例えば１Ｖまたはその前後である。
【０１００】このメモリセル選択用ＭＩＳ・ＦＥＴＱが
形成される浅いｐウエル４ａは、埋め込みｎウエル３ａ
および浅いｎウエル５ａによって完全に囲まれ、半導体
基板１と電気的に分離されている。したがって、浅いｐ
ウエル４ａには、半導体基板１に印加される電圧とは異
なる電圧を印加することが可能となっている。なお、浅
いｐウエル４ａへの電圧供給は、浅いｐウエル４ａの上
面に接続された配線を通じて行われる構造になってい
る。浅いｎウエル５ａ等もウエル給電に関し同様の構造
となっている。
【０１０１】半導体領域１１ａ, １１ｂは、メモリセル
選択用ＭＩＳ・ＦＥＴＱのソース・ドレインを形成する
ための領域であり、この領域には、例えばヒ素（Ａｓ）
が導入されている。この半導体領域１１ａ, １１ｂの間
においてゲート電極１１ｇの直下にはメモリセル選択用
ＭＩＳ・ＦＥＴＱのチャネル領域が形成される。
【０１０２】また、ゲート電極１１ｇは、ワード線ＷＬ
の一部によって形成されており、例えばｎ形の低抵抗ポ
リシリコン膜、窒化チタンおよびタングステン膜が下層
から順に堆積されて形成されている。
【０１０３】このゲート電極１１ｇにおける窒化チタン
膜は、低抵抗ポリシリコン膜上にタングステン膜を直接
積み重ねた場合に、その接触部に製造プロセス中の熱処
理によりシリサイドが形成されてしまう等を防止するた
めのバリア金属膜である。
【０１０４】このバリア金属膜としては、窒化チタンに
限定されるものではなく種々変更可能である。例えば窒
化タングステン等もバリア金属膜として用いるのに優れ
た材料である。
【０１０５】メモリセル選択用ＭＩＳ・ＦＥＴＱのゲー
ト電極１１ｇにおけるタングステン膜は、配線抵抗を下
げる機能を有しており、これを設けたことにより、ゲー
ト電極１１ｇ（すなわち、ワード線ＷＬ）のシート抵抗
を２〜2.５Ω／□程度にまで低減できる。これは、タン
グステンシリサイドの比抵抗１５〜１０μΩｃｍの約１
／１０にできる。
【０１０６】これにより、ＤＲＡＭのアクセス速度を向
上させることが可能となっている。また、１本のワード
線ＷＬに配置可能なメモリセルの数を増加させることが
できるので、メモリ領域全体の占有面積を縮小すること
ができ、半導体チップのサイズを縮小することができ
る。
【０１０７】例えば本実施の形態ではワード線ＷＬに５
１２個のメモリセルを配置できる。これは、ワード線Ｗ
Ｌに２５６個のメモリセルを配置可能な場合に比べて半
導体チップのサイズを約６％縮小することができ、さら
に微細なクラスの半導体チップでは、１０％弱の半導体
チップのサイズの低減効果が得られる。したがって、１
回の製造プロセスで製造される半導体チップの個数を増
加させることができるので、ＤＲＡＭのコスト低減を推
進することが可能となる。また、半導体チップのサイズ
を変えないならば素子集積度の向上が図れる。
【０１０８】ゲート絶縁膜１１ｉは、例えばシリコン酸
化膜からなり、その厚さは、例えば７ｎｍ程度に設定さ
れている。また、このゲート絶縁膜１１ｉを酸窒化膜
（ＳｉＯＮ膜）によって形成しても良い。これにより、
ゲート絶縁膜中における界面準位の発生を抑制すること
ができ、また、同時にゲート絶縁膜中の電子トラップも
低減することができるので、ゲート絶縁膜１１ｉにおけ
るホットキャリア耐性を向上させることが可能となる。
したがって、極薄のゲート絶縁膜１１ｉの信頼性を向上
させることが可能となる。
【０１０９】このようなゲート絶縁膜１１ｉの酸窒化方
法としては、例えばゲート絶縁膜１１ｉを酸化処理によ
って成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気
中において高温熱処理を施すことによりゲート絶縁膜１
１ｉ中に窒素を導入する方法、シリコン酸化膜等からな
るゲート絶縁膜１１ｉを形成した後、その上面に窒化膜
を形成する方法、半導体基板の主面に窒素をイオン注入
した後にゲート絶縁膜１１ｉの形成のための酸化処理を
施す方法またはゲート電極形成用のポリシリコン膜に窒
素をイオン注入した後、熱処理を施して窒素をゲート絶
縁膜に析出させる方法等がある。
【０１１０】また、周辺回路領域におけるｐチャネル型
のＭＩＳ・ＦＥＴＱｐは、主に浅いｎウエル５ｂの上部
に互いに離間して形成された一対のｐ型半導体領域１２
ａ,１２ｂと、半導体基板１上に形成されたゲート絶縁
膜１２ｉと、その上に形成されたゲート電極１２ｇとを
有している。なお、このＭＩＳ・ＦＥＴＱｐにおけるし
きい電圧は、例えば0.３Ｖまたはその前後である。
【０１１１】半導体領域１２ａ, １２ｂは、ｐチャネル
形のＭＩＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１２ａ, １２ｂの間
においてゲート電極１２ｇの直下にｐチャネル形のＭＩ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
【０１１２】この半導体領域１２ａ, １２ｂはＬＤＤ
（Lightly Doped Drain ）構造としても良い。すなわ
ち、半導体領域１２ａ, １２ｂは、それぞれ相対的に不
純物濃度の低い低濃度領域（Ｐ- ）と、相対的に不純物
濃度の高い高濃度領域（Ｐ+ ）とを設けても良い。この
低濃度領域は、チャネル領域側に形成されており、高濃
度領域はその外側に配置されている。すなわち、低濃度
領域は、チャネル領域と高濃度領域との間に形成され
る。
【０１１３】ゲート電極１２ｇは、上記したメモリセル
領域のゲート電極１１ｇ（ワード線ＷＬ）と同時にパタ
ーニングされ、例えばｎ形の低抵抗ポリシリコン膜、窒
化チタン膜およびタングステン膜が下層から順に堆積さ
れて形成されている。
【０１１４】ゲート絶縁膜１２ｉは、上記したメモリセ
ル領域のゲート絶縁膜１１ｉと同時に形成されており、
例えばシリコン酸化膜からなり、その厚さは、例えば７
ｎｍ程度に設定されている。また、このゲート絶縁膜１
２ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良
い。これにより、極薄のゲート絶縁膜１２ｉのホットキ
ャリア耐性を向上させることが可能となっている。
【０１１５】一方、周辺回路領域（図１４の右側）にお
ける浅いｐウエル４ｂにはｎチャネル形のＭＩＳ・ＦＥ
ＴＱｎが形成されている。なお、ｎチャネル型のＭＩＳ
・ＦＥＴＱｎが形成された浅いｐウエル４ｂの直下には
埋め込みｎウエル３ｂが形成されているが、浅いｐウエ
ル４ｂの下方側部はｎ型半導体領域で取り囲まれること
もなく半導体基板１と電気的に接続されているので、半
導体基板１から浅いｐウエル４ｂに対しての電位の供給
を阻害することはない。
【０１１６】ｎチャネル形のＭＩＳ・ＦＥＴＱｎは、主
に浅いｐウエル４ｂの上部に互いに離間して形成された
一対のｎ型半導体領域１３ａ, １３ｂと、半導体基板１
上に形成されたゲート絶縁膜１３ｉと、その上に形成さ
れたゲート電極１３ｇとを有している。なお、このＭＩ
Ｓ・ＦＥＴＱｎにおけるしきい電圧は、例えば0.３Ｖま
たはその前後である。
【０１１７】半導体領域１３ａ, １３ｂは、ｎチャネル
形のＭＩＳ・ＦＥＴＱｎのソース・ドレインを形成する
ための領域であり、この半導体領域１３ａ, １３ｂの間
においてゲート電極１３ｇの直下にｎチャネル形のＭＩ
Ｓ・ＦＥＴＱｎのチャネル領域が形成される。
【０１１８】この半導体領域１３ａ, １３ｂはＬＤＤ
（Lightly Doped Drain ）構造としても良い。すなわ
ち、半導体領域１３ａ, １３ｂは、それぞれ相対的に不
純物濃度の低い低濃度領域と、相対的に不純物濃度の高
い高濃度領域とを設けても良い。この低濃度領域は、チ
ャネル領域側に形成されており、高濃度領域は、その外
側に配置されている。すなわち、低濃度領域は、チャネ
ル領域と高濃度領域との間に形成される。
【０１１９】また、ゲート電極１３ｇは、上記したメモ
リセル領域のゲート電極１１ｇ（ワード線ＷＬ）および
周辺回路領域のゲート電極１２ｇと同時に形成されてお
り、例えばｎ形の低抵抗ポリシリコン膜、窒化チタン膜
およびタングステン膜が下層から順に堆積されてなる。
【０１２０】ゲート絶縁膜１３ｉは、上記したメモリセ
ル領域のゲート絶縁膜１１ｉおよび周辺回路領域のゲー
ト絶縁膜１２ｉと同時に形成されており、例えばシリコ
ン酸化膜からなり、その厚さは、例えば７ｎｍ程度に設
定されている。また、このゲート絶縁膜１３ｉを酸窒化
膜（ＳｉＯＮ膜）によって形成しても良い。これによ
り、上記したように極薄のゲート絶縁膜１３ｉのホット
キャリア耐性を向上させることが可能となっている。
【０１２１】このような半導体基１の主面上に、メモリ
セル選択用ＭＩＳ・ＦＥＴＱ、ｐチャネル型のＭＩＳ・
ＦＥＴＱｐおよびｎチャネル型のＭＩＳ・ＦＥＴＱｎを
被覆するように、例えばシリコン酸化膜等からなる層間
絶縁膜１４ａを堆積した後、その所定箇所に半導体基板
１の主面が露出するような接続孔１５ａをフォトリソグ
ラフィ技術およびドライエッチング技術によって穿孔す
る。
【０１２２】続いて、メモリセル領域における接続孔１
５ａ内に導体膜を埋め込みプラグ１６を形成した後、層
間絶縁膜１４ａ上に、例えばアルミニウム−シリコン−
銅合金からなる導体膜を堆積した後、それをフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、第１層配線１７ａおよびビッ
ト線ＢＬを形成する。
【０１２３】その後、層間絶縁膜１４ａ上に、第１層配
線１７ａおよびビット線ＢＬを被覆するように、例えば
シリコン酸化膜からなる層間絶縁膜１４ｂを堆積した
後、その所定箇所にプラグ１６の上面が露出するような
接続孔１５ｂをフォトリソグラフィ技術およびドライエ
ッチング技術によって穿孔する。
【０１２４】次いで、メモリセル領域における接続孔１
５ｂ内に導体膜を埋め込みプラグ１８を形成した後、層
間絶縁膜１４ｂ上に、例えばクラウン形の情報蓄積容量
用のキャパシタ１９を形成する。このキャパシタ１９
は、蓄積電極１９ａと、その表面に形成された容量絶縁
膜と、その表面に形成されたプレート電極１９ｂとを有
しており、図１５に示すように、上記したメモリセル選
択用ＭＩＳ・ＦＥＴＱとでメモリセルを構成している。
【０１２５】続いて、図１４に示すように、層間絶縁膜
１４ｂ上に、キャパシタ１９を被覆するように、例えば
シリコン酸化膜からなる層間絶縁膜１４ｃを堆積した
後、層間絶縁膜１４ｃ, １４ｂに第１層配線１７ａが露
出するような接続孔１５ｃを穿孔する。
【０１２６】その後、層間絶縁膜１４ｃ上に、例えばア
ルミニウム−シリコン−銅合金からなる導体膜を堆積し
た後、それをフォトリソグラフィ技術およびドライエッ
チング技術によってパターニングすることにより、第２
層配線１７ｂを形成する。
【０１２７】これ以降、通常の配線形成工程、表面保護
膜の形成工程等を経てＤＲＡＭを製造する。なお、この
ようにして製造された半導体集積回路装置において、そ
の動作時においては、半導体基板１には、例えば０Ｖが
印加され、メモリセル領域の浅いｐウエル４ａには、例
えば−１〜−3.３Ｖ程度が印加される。
【０１２８】このような本実施の形態１においては、以
下の効果を得ることが可能である。
【０１２９】(1).浅いｐウエル４ａ, ４ｂおよび浅いｎ
ウエル５ｂの不純物濃度をそれぞれに最適な値に独立し
て設定できるので、そのウエル４ａ, ４ｂおよび浅いｎ
ウエル５ｂの領域内に形成されるＭＩＳ・ＦＥＴＱ, Ｑ
ｎ, Ｑｐのしきい電圧やドレイン電流等の電気的特性を
常に最適化することが可能となる。
【０１３０】(2).埋め込みｎウエル３ａ, ３ｂ、浅いｐ
ウエル４ａ, ４ｂおよび浅いｎウエル５ａ, ５ｂを２つ
のフォトレジストパターン７ａ, ７ｂのみで形成するこ
とができるので、各ウエル毎にフォトレジストパターン
を形成する技術に比べてフォトレジストパターンの形成
工程を削減することが可能となる。
【０１３１】(3).上記(2) により、半導体集積回路装置
の製造コストを低減することが可能となる。
【０１３２】(4).上記(2) により、フォトレジストパタ
ーンの形成工程が減った分、異物による不良発生率を低
減できるので半導体集積回路装置の歩留まりを向上させ
ることが可能となる。
【０１３３】(5).浅いｎウエル５ｂの少なくとも一部
（下部）の不純物濃度を浅いｐウエル４ａの少なくとも
一部（下方角部）の不純物濃度よりも高くすることによ
り、浅いウエル５ｂを形成するための不純物打ち込み工
程に際して、その浅いウエル５ｂの形成位置が平面的に
ずれても、浅いウエル５ｂの耐圧を確保することができ
るので、ウエル分離領域における浅いウエル４ａと半導
体基板１との電気的な分離能力を確保することが可能と
なる。
【０１３４】(6).上記(3) 、(4) 、(5) により、動作信
頼性の高い半導体集積回路装置を低コストで提供するこ
とが可能となる。
【０１３５】（実施の形態２）図１６は本発明の他の実
施の形態である半導体集積回路装置を構成する半導体チ
ップの平面図、図１７から図２３は図１６の半導体集積
回路装置の製造工程中における要部断面図である。
【０１３６】本実施の形態２においては、例えばゲート
長が0.２５μｍのＣＭＩＳ（Complimentary MIS ）ロジ
ック回路に適用した場合について説明する。
【０１３７】図１６は本実施の形態２の半導体集積回路
装置の半導体チップ１Ｃの平面図を示している。半導体
チップ１Ｃは、例えば矩形状に形成されたｐ型のシリコ
ン単結晶の小片からなり、その主面には、例えば電源電
圧3.３Ｖ等、電源電圧が1.８Ｖよりも大きな電圧で駆動
する素子の配置領域Ｄ1 と、電源電圧が1.８Ｖで駆動す
る素子の配置領域Ｄ2 とが配置されている。
【０１３８】この配置領域Ｄ1 には、入出力回路Ｉ／
Ｏ、複数ブロックのロジック回路２０Ａ、フェーズロッ
クドループ回路ＰＬＬおよびクロックパルスジェネレー
タＣＰＧが配置されている。また、配置領域Ｄ2 にはロ
ジック回路２０Ｂが配置されている。
【０１３９】次に、本実施の形態２の半導体集積回路装
置の製造方法を図１７〜図２３によって説明する。
【０１４０】まず、図１７に示すように、前記実施の形
態１と同様にして半導体基板１の主面に、パッド膜８を
熱酸化法等により成長させた後、分離領域２を形成し、
続いて、半導体基板１の主面上に、例えば電源電圧3.３
Ｖで駆動するｎチャネル形のＭＩＳ・ＦＥＴの形成領域
（第１ウエル領域および第２ウエル領域）が露出し、か
つ、それ以外の領域が覆われるような厚さ５μｍ程度の
フォトレジストパターン（第１マスク）７ｅを形成す
る。
【０１４１】続いて、埋め込みｎウエル３ａ, ３ｂを形
成するために、当該フォトレジストパターン７ｅをマス
クとして、リン等を、例えば加速エネルギー２３００ｋ
ｅＶ、ドーズ量１×１０13／ｃｍ2 の条件で、半導体基
板１の深い位置にイオン打ち込みする。この際、埋め込
みｎウエル３ａ, ３ｂに最適な不純物濃度に設定でき
る。
【０１４２】その後、浅いｐウエル４ａ, ４ｂを埋め込
みｎウエル３ａ, ３ｂの上に自己整合的に形成するため
に、同じフォトレジストパターン７ｅをマスクとして、
ホウ素を、例えば加速エネルギ４５０ｋｅＶ、ドーズ量
１×１０13／ｃｍ2 の条件、加速エネルギ２００ｋｅ
Ｖ、ドーズ量３×１０12／ｃｍ2 の条件および加速エネ
ルギー５０ｋｅＶ、ドーズ量1.２×１０12／ｃｍ2 の条
件の３つの条件でイオン打ち込みする。
【０１４３】この際、本実施の形態２においては、浅い
ｐウエル４ａ, ４ｂの不純物濃度を埋め込みｎウエル３
ａ, ３ｂの不純物濃度との差で設定するのではなく、埋
め込みｎウエル３ａ, ３ｂとは独立して最適な不純物濃
度に設定できる。したがって、この浅いｐウエル４ａ,
４ｂ領域内に形成されるＭＩＳ・ＦＥＴのしきい電圧や
ドレイン電流等のような電気的特性を向上させることが
可能となっている。
【０１４４】しかも、埋め込みｎウエル３ａ, ３ｂおよ
び浅いｐウエル４ａ, ４ｂを各々別々のフォトレジスト
パターンを用いて形成せず、１つのフォトレジストパタ
ーン７ｅを用いて形成するので、各ウエルを別々のフォ
トレジストパターンを用いて形成する場合に比べて製造
コストを大幅に低減できる。また、異物による不良発生
率を低減できるので、半導体集積回路装置の歩留まりお
よび信頼性を向上させることができる。
【０１４５】なお、埋め込みｎウエル３ａ, ３ｂ用の不
純物と、浅いｐウエル４ａ, ４ｂ用の不純物との導入順
序は逆でも良い。
【０１４６】次いで、図１７に示したフォトレジストパ
ターン７ｅを除去した後、図１８に示すように、半導体
基板１の主面上に、例えば電源電圧3.３Ｖで駆動するｎ
チャネル型のＭＩＳ・ＦＥＴの形成領域の外周に位置す
る領域（第３ウエル領域および第４ウエル領域）が露出
し、かつ、他の領域が被覆されるような厚さ４μｍ程度
のフォトレジストパターン（第２マスク）７ｆを形成す
る。
【０１４７】続いて、浅いｎウエル５ｃ, ５ｄを半導体
基板１に形成するために、フォトレジストパターン７ｆ
をマスクとして、リン等を、例えば加速エネルギー１３
００ｋｅＶ、ドーズ量１×１０13／ｃｍ2 の条件、加速
エネルギー６００ｋｅＶ、ドーズ量５×１０12／ｃｍ2
の条件および加速エネルギー２００ｋｅＶ、ドーズ量５
×１０11／ｃｍ2 の条件の３つの条件でイオン打ち込み
した後、２フッ化ホウ素（ＢＦ2 ）を、例えば加速エネ
ルギー７０ｋｅＶ、ドーズ量２×１０12／ｃｍ2 の条件
でイオン打ち込みする。なお、ここでのＢＦ2 のイオン
打ち込みは、電源電圧3.３Ｖで駆動するｐチャネル型の
ＭＩＳ・ＦＥＴのしきい電圧を設定するために打ち込ま
れている。
【０１４８】この浅いｎウエル５ｃ, ５ｄは、浅いｐウ
エル４ａの側面を取り囲むように形成され、その下部は
埋め込みｎウエル３ａの上部に重なり電気的に接続され
ている。すなわち、浅いｐウエル４ａは、浅いｎウエル
５ｃ, ５ｄおよび埋め込みｎウエル３ａによって囲まれ
ており半導体基板１とは電気的に分離されている。した
がって、浅いｐウエル４ａには、半導体基板１に印加さ
れる電圧とは異なる電圧を印加することが可能となって
いる。浅いｎウエル５ｃ，５ｄには、3.３Ｖが印加さ
れ、半導体基板１はＯＶ（ＧＮＤ）にされる。
【０１４９】このような本実施の形態２では、浅いｐウ
エル４ａ, ４ｂおよび浅いｎウエル５ｄの不純物濃度を
それぞれに最適な値に独立して設定できるので、そのウ
エル４ａ, ４ｂおよび浅いｎウエル５ｄの領域内に形成
されるＭＩＳ・ＦＥＴのしきい電圧やドレイン電流等の
電気的特性を常に最適化できる。
【０１５０】しかも、埋め込みｎウエル３ａ, ３ｂ、浅
いｐウエル４ａ, ４ｂおよび浅いｎウエル５ｃ, ５ｄを
２つのフォトレジストパターン７ｅ, ７ｆのみで形成す
ることができるので、各ウエル毎にフォトレジストパタ
ーンを形成する技術に比べてフォトレジストパターンの
形成工程を削減できる。このため、前記実施の形態１と
同様に、半導体集積回路装置の製造コストを低減でき、
また、半導体集積回路装置の歩留まりを向上させること
ができる。
【０１５１】また、浅いｎウエル５ｃ，５ｄの少なくと
も一部であって埋め込みｎウエル３ａの近傍（すなわ
ち、図１８の下方隣接角部）の不純物濃度が、浅いｐウ
エル４ａの一部であって埋め込みｎウエル３ａの近傍
で、かつ、浅いｎウエル５ｃ，５ｄの近傍（すなわち、
図１８の下方角部）の不純物濃度よりも高くなるように
不純物導入が行われている。これにより、前記実施の形
態１で説明したように、ウエル分離領域における浅いウ
エル４ａと半導体基板１との電気的な分離能力を確保す
ることが可能となる。
【０１５２】これらにより、ＣＭＩＳ（Complimentary
MIS ）ロジック回路を有する半導体集積回路装置を高い
信頼性で、しかも低コストで提供することができるの
で、半導体産業に与える効果は非常に大である。
【０１５３】次いで、図１８に示したフォトレジストパ
ターン７ｆを除去した後、図１９に示すように、半導体
基板１の主面上に、例えば電源電圧1.８Ｖで駆動するｐ
チャネル型のＭＩＳ・ＦＥＴの形成領域およびｎウエル
給電領域が露出し、かつ、他の領域が被覆されるような
厚さ1.５μｍ程度のフォトレジストパターン（第３マス
ク）７ｇを形成する。
【０１５４】続いて、半導体基板１に、1.８Ｖが印加さ
れる1.８Ｖ系の浅いｎウエル５ｅ,５ｆを形成するため
に、フォトレジストパターン７ｇをマスクとして、リン
等を、例えば加速エネルギー４００ｋｅＶ、ドーズ量1.
５×１０13／ｃｍ2 の条件および加速エネルー２００ｋ
ｅＶ、ドーズ量１×１０12／ｃｍ2 の条件でイオン打ち
込みした後、例えばフッ化ボロン（ＢＦ2 ）等を、例え
ば加速エネルー７０ｋｅＶ、ドーズ量１×１０12／ｃｍ
2 の条件で重ねてイオン打ち込みする。
【０１５５】この際、本実施の形態２では、浅いｎウエ
ル５ｅ, ５ｆの不純物濃度をそれぞれに最適な値に独立
して設定できるので、その浅いｎウエル５ｅ, ５ｆの領
域内に形成されるＭＩＳ・ＦＥＴのしきい電圧やドレイ
ン電流等の電気的特性を常に最適化できる。
【０１５６】その後、図１９に示したフォトレジストパ
ターン７ｇを除去した後、図２０に示すように、半導体
基板１の主面上に、例えば電源電圧1.８Ｖで駆動するｎ
チャネル型のＭＩＳ・ＦＥＴの形成領域および所定の分
離領域が露出し、かつ、他の領域が被覆されるような厚
さ1.５μｍ程度のフォトレジストパターン７ｈを形成す
る。
【０１５７】次いで、半導体基板１に、1.８Ｖ系の浅い
ｐウエル４ｃおよびチャネルストッパ層１０ａを形成す
るために、フォトレジストパターン（第４マスク）７ｈ
をマスクとして、ホウ素等を、例えば加速エネルギー２
００ｋｅＶ、ドーズ量1.５×１０13／ｃｍ2 および加速
エネルー６０ｋｅＶ、ドーズ量１×１０12／ｃｍ2 の条
件でイオン打ち込みした後、例えば２フッ化ホウ素（Ｂ
Ｆ2 ）等を、例えば加速エネルー４０ｋｅＶ、ドーズ量
３×１０12／ｃｍ2 の条件で重ねてイオン打ち込みす
る。
【０１５８】この際、本実施の形態２では、浅いｐウエ
ル４ｃの不純物濃度をそれに最適な値に独立して設定で
きるので、その浅いｐウエル４ｃの領域内に形成される
ＭＩＳ・ＦＥＴのしきい電圧やドレイン電流等の電気的
特性を常に最適化できる。
【０１５９】また、本実施の形態２においては、１つの
フォトレジストパターン７ｈを用いてｎウエル４ｃおよ
びチャネルストッパ層１０ａを同時に形成するので、そ
れらを別々のフォトレジストパターンを用いて形成する
場合に比べて製造コストを大幅に低減できる。また、異
物による不良発生率を低減できるので、ＣＭＯＳロジッ
ク回路の歩留まりおよび信頼性を向上させることができ
る。
【０１６０】この浅いｐウエル４ｃの側面は、その側面
側に設けられた浅いｎウエル５ｅ，５ｆによって取り囲
まれている。なお、このチャネルストッパ層１０ａは、
上記した浅いｎウエル５ｄと浅いｎウエル５ｅとが近接
する場合があるので、その場合であっても双方の浅いｎ
ウエル５ｄ， ５ｅの電気的分離が良好に行われるよう
にするために設けられている。
【０１６１】続いて、図２０に示したフォトレジストパ
ターン７ｈを除去した後、半導体基板１の主面上のパッ
ド膜８を除去する。その後、半導体基板に対して熱酸化
処理を施すことにより、図２１に示すように、半導体基
板１の主面上に、例えば厚さ８ｎｍ程度のゲート絶縁膜
２１ｉを形成する。なお、このゲート絶縁膜２１ｉは、
電源電圧3.３Ｖで駆動するＭＩＳ・ＦＥＴのゲート絶縁
膜となる。
【０１６２】その後、半導体基板１の主面上に、例えば
電源電圧1.８Ｖで駆動するＭＩＳ・ＦＥＴの形成領域お
よびウエル給電領域が露出し、かつ、他の領域が被覆さ
れるような厚さ2.５μｍ程度のフォトレジストパターン
（第５マスク）７ｉを形成する。なお、フォトレジスト
パターン７ｉは、その開口端部が分離領域２上に配置さ
れるように形成されている。
【０１６３】次いで、半導体基板１に、1.８Ｖ系の埋め
込みｎウエル３ｃを形成するために、フォトレジストパ
ターン７ｉをマスクとして、リン等を、例えば加速エネ
ルギー１０００ｋｅＶ、ドーズ量１×１０13／ｃｍ2 の
条件でイオン打ち込みする。
【０１６４】この埋め込みｎウエル３ｃは、浅いｎウエ
ル５ｅ, ５ｆおよび浅いｐウエル４ｃの直下において1.
８Ｖ系のＭＩＳ・ＦＥＴ形成領域の全領域に広がって形
成されている。埋め込みｎウエル３ｃの上部は浅いｎウ
エル５ｅ, ５ｆの下部に重なり、浅いｎウエル５ｅ, ５
ｆと電気的に接続されている。これにより、浅いｐウエ
ル４ｃは、浅いｎウエル５ｅ, ５ｆおよび埋め込みｎウ
エル３ｃによって囲まれており、半導体基板１とは電気
的に分離されている。したがって、浅いｐウエル４ｃに
は、半導体基板１に印加される電圧とは異なる電圧を印
加することが可能となっている。
【０１６５】続いて、ウエル形成時にマスクとして用い
たフォトレジストパターン７ｉをエッチングマスクとし
て、半導体基板１に対してウエットエッチング処理を施
すことにより、電源電圧1.８Ｖで駆動するＭＩＳ・ＦＥ
Ｔの形成領域におけるゲート絶縁膜２１ｉを図２２に示
すように除去する。
【０１６６】すなわち、本実施の形態２においては、ウ
エル形成用に用いたフォトレジストパターン７ｉをエッ
チングマスクとしてゲート絶縁膜２１ｉを除去するの
で、それらの処理に際して別々のフォトレジストパター
ンを用いる場合に比べて製造コストを大幅に低減でき
る。また、異物による不良発生率を低減できるので、半
導体集積回路装置の歩留まりおよび信頼性を向上させる
ことができる。
【０１６７】その後、フォトレジストパターン７ｉを除
去した後、図２３に示すように、電源電圧1.８Ｖで駆動
するＭＩＳ・ＦＥＴの形成領域に、例えばシリコン酸化
膜等からなるゲート絶縁膜２２ｉを形成する。ただし、
この領域では、駆動電圧が低いので、ゲート絶縁膜２２
ｉの厚さは、上記したゲート絶縁膜２１ｉよりも薄く、
例えば厚さ５ｎｍ程度である。
【０１６８】次いで、半導体基板１上に、所定の導体膜
を堆積した後、これをフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、ゲート絶縁膜２１ｉ, ２２ｉ上にゲート電極１２
ｇ, １３ｇを形成する。
【０１６９】続いて、ｐチャネル型のＭＩＳ・ＦＥＴＱ
ｐおよびｎチャネル型のＭＩＳ・ＦＥＴＱｎのソース・
ドレイン用の半導体領域１２ａ, １２ｂ, １３ａ, １３
ｂおよびウエル給電用の半導体領域２３ａ, ２３ｂを通
常のイオン注入法等を用いて形成する。なお、ウエル給
電用の半導体領域２３ａ, ２３ｂには、例えばリンが浅
いｎウエル５ｄ, ５ｅの不純物濃度よりも高くなるよう
に含有されている。
【０１７０】このようにしてｐチャネル型のＭＩＳ・Ｆ
ＥＴＱｐおよびｎチャネル型のＭＩＳ・ＦＥＴＱｎを形
成する。なお、電源電圧3.３Ｖで駆動するｎチャネル型
のＭＩＳ・ＦＥＴＱｎが形成された浅いｐウエル４ｂの
直下には埋め込みｎウエル３ｂが形成されているが、浅
いｐウエル４ｂの側部はｎ型半導体領域で取り囲まれる
こともなく半導体基板１と電気的に接続されているの
で、半導体基板１から浅いｐウエル４ｂに対しての電位
の供給を阻害することはない。
【０１７１】このＭＩＳ・ＦＥＴのうち、電源電圧3.３
Ｖで駆動するｐチャネル型のＭＩＳ・ＦＥＴＱｐおよび
ｎチャネル型のＭＩＳ・ＦＥＴＱｎは、図１６の配置領
域Ｄ1 内の回路を構成し、電源電圧1.８Ｖで駆動するｐ
チャネル型のＭＩＳ・ＦＥＴＱｐおよびｎチャネル型の
ＭＩＳ・ＦＥＴＱｎは、図１６の配置領域Ｄ2 内の回路
を構成している。
【０１７２】その後、半導体基板１の主面上に、ｐチャ
ネル型のＭＩＳ・ＦＥＴＱｐおよびｎチャネル型のＭＩ
Ｓ・ＦＥＴＱｎを被覆するように、例えばシリコン酸化
膜等からなる層間絶縁膜１４ａを形成した後、その所定
箇所に半導体基板１の主面が露出するような接続孔１５
ａをフォトリソグラフィ技術およびドライエッチング技
術によって穿孔する。
【０１７３】次いで、層間絶縁膜１４ａ上に、例えばア
ルミニウム−シリコン−銅合金からなる導体膜を堆積し
た後、それをフォトリソグラフィ技術およびドライエッ
チング技術によってパターニングすることにより、第１
層配線１７ａを形成する。
【０１７４】その後、層間絶縁膜１４ａ上に、第１層配
線１７ａを被覆するように、例えばシリコン酸化膜から
なる層間絶縁膜１４ｂを堆積し、通常の配線形成工程、
表面保護膜の形成工程等を経てＣＭＯＳロジック回路を
有する半導体集積回路装置を製造する。
【０１７５】このような本実施の形態２においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能である。
【０１７６】(1).3.３Ｖが印加される3.３Ｖ系の浅いｎ
ウエル５ｃ, ５ｄで囲われた3.３Ｖ系の浅いｐウエル４
ａにのみバックバイアスとして−１〜−3.３Ｖを印加
し、1.８Ｖが印加される1.８Ｖ系の浅いｎウエル５ｅ,
５ｆで囲われた1.８Ｖ系の浅いｐウエル４ｃにのみバッ
クバイアスとして−0.５〜−1.８Ｖを印加し、それぞれ
の電源電圧のＭＩＳ・ＦＥＴのしきい電圧およびオフリ
ーク電流を良好に制御することができる。なお、バック
バイアスは例えばスタンバイ時に印加され、リーク電流
を低減できる。ＭＩＳ・ＦＥＴの動作時には、例えばｐ
ウエル４ａ，４ｃにＯＶが印加され、高速動作を行うこ
とができる。
【０１７７】(2).ウエル形成用に用いたフォトレジスト
パターン７ｉをエッチングマスクとしてゲート絶縁膜２
１ｉを除去することにより、それらの処理に際して別々
のフォトレジストパターンを用いる場合に比べて製造コ
ストを低減することが可能となる。
【０１７８】(3).ウエル形成用に用いたフォトレジスト
パターン７ｉをエッチングマスクとしてゲート絶縁膜２
１ｉを除去することにより、異物による不良発生率を低
減できるので、半導体集積回路装置の歩留まりおよび信
頼性を向上させることが可能となる。
【０１７９】（実施の形態３）図２４は本発明の他の実
施の形態である半導体集積回路装置を構成する半導体チ
ップの平面図、図２５から図３１は図２４の半導体集積
回路装置の製造工程中における要部断面図である。
【０１８０】本実施の形態３においては、例えば６４Ｍ
ビットＤＲＡＭとゲート長が0.２５μｍの高速ロジック
回路とを同一半導体チップ内に有する半導体集積回路装
置に適用した場合について説明する。
【０１８１】図２４は本実施の形態３の半導体集積回路
装置の半導体チップ１Ｃの平面図を示している。半導体
チップ１Ｃは、例えば矩形状に形成されたｐ型のシリコ
ン単結晶の小片からなり、その主面には、例えば電源電
圧2.５Ｖ等、電源電圧が1.８Ｖよりも大きな電圧で駆動
する素子の配置領域Ｄ1 と、電源電圧が1.８Ｖで駆動す
る素子の配置領域Ｄ2 とが配置されている。
【０１８２】この配置領域Ｄ1 には、入出力回路Ｉ／
Ｏ、複数ブロックのロジック回路２０Ａ、ＤＲＡＭ、フ
ェーズロックドループ回路ＰＬＬおよびクロックパルス
ジェネレータＣＰＧが配置されている。また、配置領域
Ｄ2 にはロジック回路２０Ｂが配置されている。
【０１８３】次に、本実施の形態３の半導体集積回路装
置の製造方法を図２５〜図３１によって説明する。
【０１８４】まず、図２５に示すように、前記実施の形
態１，２と同様にして、半導体基板１の主面に、パッド
膜８を熱酸化法等により成長させた後、分離領域２を形
成し、続いて、半導体基板１の主面上に、例えば電源電
圧2.５Ｖで駆動するｎチャネル形のＭＩＳ・ＦＥＴの形
成領域が露出し、かつ、それ以外の領域が覆われるよう
な厚さ５μｍ程度のフォトレジストパターン７ｅを形成
する。
【０１８５】その後、埋め込みｎウエル３ａ, ３ｂを形
成するために、当該フォトレジストパターン７ｅをマス
クとして、リン等を、前記実施の形態２と同じドーズ
量、打ち込みエネルギー等で、半導体基板１の深い位置
にイオン打ち込みする。この際、埋め込みｎウエル３
ａ, ３ｂに最適な不純物濃度に設定できる。
【０１８６】次いで、浅いｐウエル４ａ, ４ｂを埋め込
みｎウエル３ａ, ３ｂ上に自己整合的に形成するため
に、同じフォトレジストパターン７ｅをマスクとして、
ホウ素を、前記実施の形態１と同じドーズ量、打込みエ
ネルギーでイオン打ち込みする。
【０１８７】この際、本実施の形態３においても、前記
実施の形態１，２と同様の理由から浅いｐウエル４ａ,
４ｂ領域内に形成されるＭＩＳ・ＦＥＴのしきい電圧や
ドレイン電流等のような電気的特性を向上させることが
可能となる。また、前記実施の形態１，２と同様に複数
のウエル形成を１つのフォトレジストパターン７ｅを用
いて形成するので、製造コストを大幅に低減でき、ま
た、半導体集積回路装置の歩留まりおよび信頼性を向上
させることができる。
【０１８８】次いで、図２５に示したフォトレジストパ
ターン７ｅを除去した後、図２６に示すように、半導体
基板１の主面上に、前記実施の形態２と同様のフォトレ
ジストパターン７ｆを形成した後、浅いｎウエル５ｃ，
５ｄを形成すべく、フォトレジストパターン７ｆをマス
クとして、前記実施の形態２と同じドーズ量、打込みエ
ネルギーでイオン打ち込みした後、２フッ化ホウ素（Ｂ
Ｆ2 ）を、前記実施の形態２と同じドーズ量、打込みエ
ネルギーでイオン打ち込みする。なお、ここでのＢＦ2
のイオン打ち込みは、電源電圧2.５Ｖで駆動するｐチャ
ネル型のＭＩＳ・ＦＥＴのしきい電圧を設定するために
打ち込まれている。この浅いｎウエル５ｃ，５ｄには2.
５Ｖが印加される。
【０１８９】このようにして、６４ＭビットＤＲＡＭと
ゲート長が0.２５μｍの高速ロジック回路とを同一半導
体チップ内に有する半導体集積回路装置を高い信頼性
で、しかも低コストで提供することができるので、半導
体産業に与える効果は非常に大である。
【０１９０】次いで、図２６に示したフォトレジストパ
ターン７ｆを除去した後、図２７に示すように、前記実
施の形態２で説明したフォトレジストパターン７ｇを、
厚さ２．５μｍ程度の厚さで形成する。
【０１９１】続いて、浅いウエル５ｅ，５ｆを形成すべ
く、フォトレジストパターン７ｇをマスクとして、リン
等を、前記実施の形態２と同じドーズ量、打込みエネル
ギーでイオン打ち込みした後、例えばフッ化ホウ素（Ｂ
Ｆ2 ）等を、前記実施の形態２と同じドーズ量、打込み
エネルギーでイオン打ち込みする。したがって、前記実
施の形態２と同様に浅いｎウエル５ｅ, ５ｆの領域内に
形成されるＭＩＳ・ＦＥＴのしきい電圧やドレイン電流
等の電気的特性を常に最適化できる。
【０１９２】その後、図２７に示したフォトレジストパ
ターン７ｇを除去した後、図２８に示すように、前記実
施の形態２と同様に、フォトレジストパターン７ｈを厚
さ2.５μｍ程度で形成する。
【０１９３】次いで、チャネルストッパ領域１０ａおよ
び浅いウエル４ｃを形成すべく、フォトレジストパター
ン７ｈをマスクとして、ホウ素等を、前記実施の形態２
と同じくイオン打ち込みした後、例えば２フッ化ホウ素
（ＢＦ2 ）等を前記実施の形態２と同じドーズ量、打込
みエネルギーでイオン打ち込みする。
【０１９４】この際、本実施の形態３でも、前記実施の
形態２と同じ理由でその浅いｐウエル４ｃの領域内に形
成されるＭＩＳ・ＦＥＴのしきい電圧やドレイン電流等
の電気的特性を常に最適化できる。また、１つのフォト
レジストパターン７ｈを用いてｎウエル４ｃおよびチャ
ネルストッパ層１０ａを同時に形成するので、製造コス
トを大幅に低減でき、半導体集積回路装置の歩留まりお
よび信頼性を向上させることができる。
【０１９５】続いて、図２８に示したフォトレジストパ
ターン７ｈを除去した後、前記実施の形態２と同様に、
パッド膜８を除去し、半導体基板に対して熱酸化処理を
施して、図２９に示すように、半導体基板１の主面上
に、例えば厚さ７ｎｍ程度のゲート絶縁膜２１ｉを形成
する。なお、このゲート絶縁膜２１ｉは、電源電圧2.５
Ｖで駆動するＭＩＳ・ＦＥＴのゲート絶縁膜となる。
【０１９６】その後、半導体基板１の主面上に、前記実
施の形態２と同様のフォトレジストパターン７ｉを形成
した後、埋め込みウエル３ｃを形成すべく、フォトレジ
ストパターン７ｉをマスクとして、リン等を、前記実施
の形態２と同じドーズ量、打込みエネルギーでイオン打
ち込みする。
【０１９７】続いて、前記実施の形態２と同様に、フォ
トレジストパターン７ｉをエッチングマスクとして、ウ
エットエッチング処理を施し、電源電圧1.８Ｖで駆動す
るＭＩＳ・ＦＥＴの形成領域のゲート絶縁膜２１ｉを図
３０に示すように除去する。したがって、本実施の形態
３においても、製造コストを大幅に低減でき、また、半
導体集積回路装置の歩留まりおよび信頼性を向上させる
ことができる。
【０１９８】その後、フォトレジストパターン７ｉを除
去した後、図３１に示すように、電源電圧1.８Ｖで駆動
するＭＩＳ・ＦＥＴの形成領域に、例えばシリコン酸化
膜等からなる厚さ５ｎｍ程度の薄いゲート絶縁膜２２ｉ
を形成した後、前記実施の形態２と同様にしてゲート絶
縁膜２１ｉ, ２２ｉ上にゲート電極１２ｇ, １３ｇを形
成する。
【０１９９】続いて、ｐチャネル型のＭＩＳ・ＦＥＴＱ
ｐおよびｎチャネル型のＭＩＳ・ＦＥＴＱｎのソース・
ドレイン用の半導体領域１１ａ, １１ｂ, １２ａ, １２
ｂ,１３ａ, １３ｂおよびウエル給電用の半導体領域２
３ａ, ２３ｂを通常のイオン注入法等を用いて形成して
メモリセル選択用ＭＩＳ・ＦＥＴＱ、ｐチャネル型のＭ
ＩＳ・ＦＥＴＱｐおよびｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｎを形成する。
【０２００】なお、電源電圧2.５Ｖで駆動するｎチャネ
ル型のＭＩＳ・ＦＥＴＱｎが形成された浅いｐウエル４
ｂ下には埋め込みｎウエル３ｂが形成されているが、浅
いｐウエル４ｂの側部はｎ型半導体領域で取り囲まれる
こともなく半導体基板１と電気的に接続されているの
で、半導体基板１から浅いｐウエル４ｂに対しての電位
の供給を阻害することはない。
【０２０１】このＭＩＳ・ＦＥＴのうち、電源電圧2.５
Ｖで駆動するメモリセル選択用ＭＩＳ・ＦＥＴＱ、ｐチ
ャネル型のＭＩＳ・ＦＥＴＱｐおよびｎチャネル型のＭ
ＩＳ・ＦＥＴＱｎは、図２４の配置領域Ｄ1 内の回路を
構成し、電源電圧1.８Ｖで駆動するｐチャネル型のＭＩ
Ｓ・ＦＥＴＱｐおよびｎチャネル型のＭＩＳ・ＦＥＴＱ
ｎは、図２４の配置領域Ｄ2 内の回路を構成している。
【０２０２】これ以降は、前記実施の形態１と同じ処理
工程を経て半導体集積回路装置を製造する。
【０２０３】このような本実施の形態３においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能である。
【０２０４】(1).半導体基板１に０Ｖを印加し、2.５Ｖ
が印加される2.５Ｖ系の浅いｎウエル５ｃ, ５ｄで囲わ
れた2.５Ｖ系の浅いｐウエル４ａにのみバックバイアス
として−１〜−3.３Ｖを印加し、1.８Ｖが印加される1.
８Ｖ系の浅いｎウエル５ｅ, ５ｆで囲われた1.８Ｖ系の
浅いｐウエル４ｃにのみバックバイアスとして−0.５〜
−1.８Ｖを印加し、それぞれの電源電圧のＭＩＳ・ＦＥ
Ｔのしきい電圧およびオフリーク電流を良好に制御する
ことができた。そして、ＤＲＡＭのメモリセルのオン電
流は、通常の2.５Ｖ系のｐウエル内に形成した場合と全
く同一の値を示した。なお、バックバイアスは、例えば
スタンバイ時に印加され、リーク電流を低減できる。Ｍ
ＩＳ・ＦＥＴの動作時には、例えばＯＶが印加され、高
速動作を行うことができる。
【０２０５】(2).ウエル形成用に用いたフォトレジスト
パターン７ｉをエッチングマスクとしてゲート絶縁膜２
１ｉを除去することにより、それらの処理に際して別々
のフォトレジストパターンを用いる場合に比べて製造コ
ストを大幅に低減することが可能となる。
【０２０６】(3).ウエル形成用に用いたフォトレジスト
パターン７ｉをエッチングマスクとしてゲート絶縁膜２
１ｉを除去することにより、異物による不良発生率を低
減できるので、半導体集積回路装置の歩留まりおよび信
頼性を向上させることが可能となる。
【０２０７】（実施の形態４）図３２は本発明の他の実
施の形態である半導体集積回路装置を構成する半導体チ
ップの平面図、図３３から図３９は図３２の半導体集積
回路装置の製造工程中における要部断面図、図４０はフ
ラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルの回路図
である。
【０２０８】本実施の形態４においては、例えば８Ｍビ
ットフラッシュメモリ（ＥＥＰＲＯＭ）とゲート長が0.
２５μｍの高速ロジック回路とを同一半導体チップ内に
設けた半導体集積回路装置に適用した場合について説明
する。
【０２０９】図３２は本実施の形態４の半導体集積回路
装置の半導体チップ１Ｃの平面図を示している。半導体
チップ１Ｃは、例えば矩形状に形成されたｐ型のシリコ
ン単結晶の小片からなり、その主面には、例えば電源電
圧が1.８Ｖよりも大きな電圧で駆動する素子の配置領域
Ｄ1 と、電源電圧が1.８Ｖで駆動する素子の配置領域Ｄ
2 とが配置されている。
【０２１０】この配置領域Ｄ1 には、入出力回路Ｉ／
Ｏ、複数ブロックのロジック回路２０Ａ、フラッシュメ
モリ（ＥＥＰＲＯＭ）、フェーズロックドループ回路Ｐ
ＬＬおよびクロックパルスジェネレータＣＰＧが配置さ
れている。また、配置領域Ｄ2にはロジック回路２０Ｂ
が配置されている。
【０２１１】次に、本実施の形態４の半導体集積回路装
置の製造方法を図３３〜図４０によって説明する。
【０２１２】まず、図３３に示すように、前記実施の形
態１，２，３と同様に、半導体基板１の主面に、パッド
膜８を熱酸化法等により成長させた後、分離領域２を形
成し、続いて、半導体基板１の主面上に、メモリセル領
域および電源電圧１０Ｖで駆動するｎチャネル形のＭＩ
Ｓ・ＦＥＴの形成領域が露出し、かつ、それ以外の領域
が覆われる厚さ５μｍ程度のフォトレジストパターン７
ｅを形成する。
【０２１３】その後、高耐圧系の埋め込みｎウエル３
ａ, ３ｂを形成すべく、当該フォトレジストパターン７
ｅをマスクとして、リン等を、前記実施の形態２，３と
同じドーズ量、打ち込みエネルギーで半導体基板１の深
い位置にイオン打ち込みする。この際、埋め込みｎウエ
ル３ａ, ３ｂに最適な不純物濃度に設定できる。
【０２１４】次いで、高耐圧系の浅いｐウエル４ａ, ４
ｂを埋め込みｎウエル３ａ, ３ｂ上に自己整合的に形成
すべく、同じフォトレジストパターン７ｅをマスクとし
て、ホウ素を、前記実施の形態２，３と同じドーズ量、
打込みエネルギーでイオン打ち込みする。
【０２１５】この際、本実施の形態４においては、高耐
圧系の浅いｐウエル４ａ, ４ｂの不純物濃度を、高耐圧
系の埋め込みｎウエル３ａ, ３ｂとは独立して最適な不
純物濃度に設定できるので、この浅いｐウエル４ａ, ４
ｂ領域内に形成されるＭＩＳ・ＦＥＴのしきい電圧やド
レイン電流等のような電気的特性を向上させることが可
能となる。しかも、埋め込みｎウエル３ａ, ３ｂおよび
浅いｐウエル４ａ, ４ｂを１つのフォトレジストパター
ン７ｅを用いて形成するので、製造コストを大幅に低減
でき、また、半導体集積回路装置の歩留まりおよび信頼
性を向上させることができる。
【０２１６】次いで、図３３に示したフォトレジストパ
ターン７ｅを除去した後、図３４に示すように、半導体
基板１の主面上に、例えば電源電圧１０Ｖで駆動するｎ
チャネル型のＭＩＳ・ＦＥＴの形成領域の外周領域が露
出し、かつ、他の領域が被覆されるような厚さ４μｍ程
度のフォトレジストパターン７ｆを形成する。
【０２１７】続いて、高耐圧系の浅いｎウエル５ｃ, ５
ｄを半導体基板１に形成するために、フォトレジストパ
ターン７ｆをマスクとして、リン等を、前記実施の形態
２，３と同じドーズ量、打込みエネルギーでイオン打ち
込みした後、２フッ化ホウ素（ＢＦ2 ）を、前記実施の
形態２，３と同じドーズ量、打込みエネルギーでイオン
打ち込みする。なお、ここでのＢＦ2 のイオン打ち込み
は、電源電圧１０Ｖで駆動するｐチャネル型のＭＩＳ・
ＦＥＴのしきい電圧を設定のためである。
【０２１８】このような本実施の形態４でも、前記実施
の形態２，３と同様の理由から浅いｐウエル４ａ, ４ｂ
および浅いｎウエル５ｃ, ５ｄの領域内に形成されるＭ
ＩＳ・ＦＥＴのしきい電圧やドレイン電流等の電気的特
性を常に最適化できる。
【０２１９】しかも、埋め込みｎウエル３ａ, ３ｂ、浅
いｐウエル４ａ, ４ｂおよび浅いｎウエル５ｃ, ５ｄを
２つのフォトレジストパターン７ｅ, ７ｆのみで形成で
きるので、フォトレジストパターンの形成工程を削減で
きる。このため、半導体集積回路装置の製造コストを低
減でき、また、半導体集積回路装置の歩留まりを向上さ
せることができる。
【０２２０】また、本実施の形態４でも、前記実施の形
態２，３と同じ理由から浅いウエル５ａの耐圧を確保す
ることができ、ウエル分離領域における浅いウエル４ａ
と半導体基板１との電気的な分離能力を確保することが
可能となる。
【０２２１】次いで、図３４に示したフォトレジストパ
ターン７ｆを除去した後、図３５に示すように、半導体
基板１の主面上に、前記実施の形態２と同様のフォトレ
ジストパターン７ｇを形成し、続いて、半導体基板１
に、1.８Ｖが印加される1.８Ｖ系の浅いｎウエル５ｅ,
５ｆを形成すべく、フォトレジストパターン７ｇをマス
クとして、リン等を、前記実施の形態２，３と同じドー
ズ量、打込みエネルギーでイオン打ち込みした後、例え
ば２フッ化ホウ素（ＢＦ2 ）等を、前記実施の形態２，
３と同じドーズ量、打込みエネルギーでイオン打ち込み
する。
【０２２２】その後、図３５に示したフォトレジストパ
ターン７ｇを除去した後、図３６に示すように、半導体
基板１の主面上に、前記実施の形態２のフォトレジスト
パターン７ｈを形成し、チャネルストッパ領域１０ａ、
浅いｎウエル４ｃを形成すべく、さらにそれをマスクと
して、ホウ素等を、前記実施の形態２，３と同じドーズ
量、打込みエネルギーでイオン打ち込みした後、例えば
２フッ化ホウ素（ＢＦ2 ）等を、前記実施の形態２，３
と同じドーズ量、打込みエネルギーでイオン打ち込みす
る。
【０２２３】続いて、図３６に示したフォトレジストパ
ターン７ｈを除去した後、半導体基板１の主面上のパッ
ド膜８を除去し、半導体基板に対して熱酸化処理を施す
ことにより、図３７に示すように、半導体基板１の主面
上に、例えば厚さ２０ｎｍ程度のゲート絶縁膜２４ｉを
形成する。なお、このゲート絶縁膜２４ｉは、電源電圧
１０Ｖで駆動する高耐圧系のＭＩＳ・ＦＥＴのゲート絶
縁膜となる。
【０２２４】その後、半導体基板１の主面上に、前記実
施の形態２と同様のフォトレジストパターン７ｉを形成
した後、埋め込みウエル３ｃを形成すべく、リン等を、
前記実施の形態２，３と同じドーズ量、打込みエネルギ
ーでイオン打ち込みする。
【０２２５】続いて、ウエル形成時にマスクとして用い
たフォトレジストパターン７ｉをエッチングマスクとし
て、半導体基板１に対してウエットエッチング処理を施
すことにより、電源電圧1.８Ｖで駆動するＭＩＳ・ＦＥ
Ｔの形成領域におけるゲート絶縁膜２４ｉを図３８に示
すように除去する。したがって、本実施の形態４におい
ても、製造コストを大幅に低減でき、半導体集積回路装
置の歩留まりおよび信頼性を向上させることができる。
【０２２６】その後、フォトレジストパターン７ｉを除
去した後、図３９に示すように、前記実施の形態２，３
と同様に電源電圧1.８Ｖで駆動するＭＩＳ・ＦＥＴの形
成領域に厚さ５ｎｍ程度の薄いゲート絶縁膜２２ｉを形
成する。
【０２２７】次いで、メモリセル領域のゲート絶縁膜２
４ｉをエッチング処理によって除去した後、メモリセル
形成領域に、例えば厚さ１１ｎｍ程度のシリコン酸化膜
等からなるトンネル絶縁膜２５ｉを形成する。
【０２２８】続いて、半導体基板１上に、所定の導体膜
を堆積した後、これをフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、ゲート絶縁膜２１ｉ, ２２ｉ上にゲート電極１２
ｇ, １３ｇを形成し、トンネル絶縁膜２５ｉ上にフロー
ティングゲート電極２５ｆｇを形成する。
【０２２９】続いて、メモリセル領域における半導体領
域２５ａ, ２５ｂ、ｐチャネル型のＭＩＳ・ＦＥＴＱｐ
およびｎチャネル型のＭＩＳ・ＦＥＴＱｎのソース・ド
レイン用の半導体領域１２ａ, １２ｂ, １３ａ, １３ｂ
およびウエル給電用の半導体領域２３ａ, ２３ｂを通常
のイオン注入法等を用いて形成する。
【０２３０】その後、フローティングゲート電極２５ｆ
ｇ上に層間膜２５Ｌｉを形成した後、その上にコントロ
ールゲート電極２５ｃｇを形成してフラッシュメモリ
（ＥＥＰＲＯＭ）の２層ゲート構造のメモリセルＭＣを
形成する。なお、このメモリセルＭＣの回路図を図４０
に示す。メモリセルＭＣはビット線ＢＬとワード線ＷＬ
との交点近傍に配置されている。メモリセルＭＣのコン
トロールゲート電極はワード線ＷＬに電気的に接続さ
れ、ドレイン領域はビット線ＢＬと電気的に接続され、
ソース領域はソース線ＳＬと電気的に接続されている。
【０２３１】これによりメモリセル、ｐチャネル型のＭ
ＩＳ・ＦＥＴＱｐおよびｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｎを形成する。なお、電源電圧１０Ｖで駆動するｎチ
ャネル型のＭＩＳ・ＦＥＴＱｎが形成された浅いｐウエ
ル４ｂ下には埋め込みｎウエル３ｂが形成されている
が、浅いｐエウル４ｂは半導体基板１と電気的に接続さ
れており、浅いｐウエル４ｂへは半導体基板１からの電
位の供給が可能である。
【０２３２】このＭＩＳ・ＦＥＴ等のうち、メモリセ
ル、電源電圧１０Ｖで駆動するｐチャネル型のＭＩＳ・
ＦＥＴＱｐおよびｎチャネル型のＭＩＳ・ＦＥＴＱｎ
は、図３２の配置領域Ｄ1 内の回路を構成し、電源電圧
1.８Ｖで駆動するｐチャネル型のＭＩＳ・ＦＥＴＱｐお
よびｎチャネル型のＭＩＳ・ＦＥＴＱｎは、図３２の配
置領域Ｄ2 内の回路を構成している。
【０２３３】その後、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）を含む半導体集積回路装置の通常の配線形成工程、
表面保護膜形成工程を経て半導体集積回路装置を製造す
る。
【０２３４】このような本実施の形態４においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能である。
【０２３５】(1).高耐圧系の浅いｎウエル５ｃ, ５ｄで
囲われた高耐圧系の浅いｐウエル４ａにのみバックバイ
アスとして−１３Ｖを印加し、1.８Ｖ系の浅いｎウエル
５ｅ,５ｆで囲われた1.８Ｖ系の浅いｐウエル４ｃにの
みバックバイアスとして−1.８Ｖを印加したが、ウエル
耐圧はいずれも問題が生じなかった。
【０２３６】(2).ウエル形成用に用いたフォトレジスト
パターン７ｉをエッチングマスクとしてゲート絶縁膜２
１ｉを除去することにより、それらの処理に際して別々
のフォトレジストパターンを用いる場合に比べて製造コ
ストを低減することが可能となる。
【０２３７】(3).ウエル形成用に用いたフォトレジスト
パターン７ｉをエッチングマスクとしてゲート絶縁膜２
１ｉを除去することにより、異物による不良発生率を低
減できるので、半導体集積回路装置の歩留まりおよび信
頼性を向上させることが可能となる。
【０２３８】（実施の形態５）図４１〜図４５は本発明
の一実施の形態である半導体集積回路装置の製造工程中
における要部断面図、図４６は本実施の形態５の半導体
集積回路装置のキャッシュメモリにおける素子レイアウ
ト平面図、図４７はキャッシュメモリのメモリセルの回
路図、図５７および図５８は本発明者が検討した半導体
集積回路装置の問題点を説明するための半導体基板の部
分断面図である。
【０２３９】まず、本実施の形態５の説明に先立って本
発明者が見出したウエル形成技術の問題点について説明
する。
【０２４０】図５７は本発明者が検討した半導体集積回
路装置の製造工程中における部分断面図を模式的に示し
ている。半導体基板６０は、例えばｐ型のシリコン単結
晶からなり、その主面の素子分離領域には溝型の分離領
域６１が形成されている。なお、これは溝型の分離領域
６１に限定されず、フィールド絶縁膜による分離領域に
あっても同じである。
【０２４１】図５７において分離領域６１の左側はｐチ
ャネル型のＭＩＳ・ＦＥＴの形成領域であり、分離領域
６１の右側はｎチャネル型のＭＩＳ・ＦＥＴの形成領域
であるとする。
【０２４２】この場合に、前記実施の形態１等で説明し
た本発明を適用して半導体基板１において、ｎチャネル
型のＭＩＳ・ＦＥＴの形成領域にｐウエルおよび埋め込
みｎウエルを形成するために、この半導体基板６０の主
面上には、ｎチャネル型のＭＩＳ・ＦＥＴの形成領域を
露出させ、かつ、ｐチャネル型のＭＩＳ・ＦＥＴの形成
領域を覆うフォトレジストパターン６２が形成されてい
る。なお、この図５７ではフォトレジストパターン６２
の端部が分離領域６１上に位置するように図示されてい
る。
【０２４３】ところで、そのフォトレジストパターン６
２の端部の側面には、図５７に示すように、テーパ（図
５７では逆テーパ）が形成される場合がある。この状態
は、例えば不純物を半導体基板６０の深い位置まで打ち
込むべく、フォトレジストパターン６２を厚くするにつ
れて特に顕著となる。
【０２４４】このような場合に、ウエル形成用の不純物
をフォトレジストパターン６２をマスクとして半導体基
板６０にイオン打ち込みすると、図５８に示すように、
ｎチャネル型のＭＩＳ・ＦＥＴ形成領域において、ｐウ
エル６３や埋め込みｎウエル６４の分離領域６１側の下
方端部における不純物分布が設計通りにいかず、特に、
埋め込みｎウエル６４の端部が半導体基板６０の主面側
にせり上がるような不純物分布となる。この結果、当該
ウエルにおいて耐圧不良やリークの問題が生じてしま
う。この問題は、特に、ｐチャネル型のＭＩＳ・ＦＥＴ
とｎチャネル型のＭＩＳ・ＦＥＴとの境界領域にあたる
分離領域６１の幅が狭くなるにつれて顕著となる。
【０２４５】また、フォトレジストパターン６２が順テ
ーパで形成された場合も同様の問題が生じる。すなわ
ち、ｐウエル６３形成のために導入される不純物がｐチ
ャネル型のＭＩＳ・ＦＥＴ形成領域に導入されるため分
離領域６１の下部のｐチャネル型のＭＩＳ・ＦＥＴ形成
領域の不純物分布が設計通りにいかないからである。
【０２４６】そこで、そのような場合、本実施の形態５
においては、ｎチャネル型のＭＩＳ・ＦＥＴの形成領域
およびｐチャネル型のＭＩＳ・ＦＥＴの形成領域の境界
領域に位置する分離領域２上にフォトレジストパターン
の端部が配置されないように、ｎチャネル型のＭＩＳ・
ＦＥＴの形成領域およびｐチャネル型のＭＩＳ・ＦＥＴ
の形成領域の両方が露出するようなフォトレジストパタ
ーンを設け、ｎチャネル型のＭＩＳ・ＦＥＴの形成領域
およびｐチャネル型のＭＩＳ・ＦＥＴの形成領域の両方
にｐウエルや埋め込みｎウエルを形成するための不純物
をイオン注入し、さらに、ｐチャネル型のＭＩＳ・ＦＥ
Ｔの形成領域には後からｎ型不純物を打ち込むことでｎ
ウエルを形成する。
【０２４７】次に、その具体例を説明する。本実施の形
態５では、本発明の技術思想を、例えばキャッシュメモ
リを有する半導体集積回路装置に適用した場合について
説明する。
【０２４８】図４１は本実施の形態５の半導体集積回路
装置の製造工程中における要部断面図を示している。な
お、図４１にはキャッシュメモリ領域、埋め込みウエル
が不要な電源電圧3.３Ｖで駆動するＭＩＳ・ＦＥＴ形成
領域および埋め込みウエルが必要な電源電圧1.８Ｖまた
は3.３Ｖで駆動するＭＩＳ・ＦＥＴ形成領域が示されて
いる。
【０２４９】まず、前記実施の形態１〜４と同様に、半
導体基板１の主面に、例えば厚さ２０ｎｍのシリコン酸
化膜等からなるパッド膜８を熱酸化法等により成長させ
た後、分離領域２を形成する。
【０２５０】この分離領域２のうち、キャッシュメモリ
の形成領域において、ｐチャネル型のＭＩＳ・ＦＥＴの
形成領域とｎチャネル型のＭＩＳ・ＦＥＴの形成領域と
の境界に位置する分離領域２は、キャッシュメモリの占
有面積を小さくする関係上、分離領域２の幅も、他の領
域の分離領域２の幅よりも狭く、その幅は、例えば0.９
μｍ〜1.５μｍ程度である。
【０２５１】続いて、図４２に示すように、半導体基板
１の主面上に、キャッシュメモリ領域（第１ウエル領
域）およびｎチャネル形のＭＩＳ・ＦＥＴの形成領域
（第２ウエル領域）が露出し、かつ、それ以外の領域が
覆われるような厚さ５μｍ程度のフォトレジストパター
ン（第１マスク）７ｊを形成する。
【０２５２】ここで、本実施の形態５においては、キャ
ッシュメモリの形成領域におけるｐチャネル型のＭＩＳ
・ＦＥＴの形成領域もフォトレジストパターン７ｊで覆
われず露出されるようにしている。これは、キャッシュ
メモリの形成領域におけるｐチャネル型のＭＩＳ・ＦＥ
Ｔ形成領域とｎチャネル型のＭＩＳ・ＦＥＴ形成領域と
の境界領域における分離領域２は、上述のように幅が狭
いので、ここにｐチャネルＭＩＳ・ＦＥＴ形成領域を覆
うようにフォトレジストパターン７ｊの端部を配置する
と、上記した問題が生じるのでそれを防止するためであ
る。
【０２５３】その後、埋め込みｎウエル３ａ, ３ｂを形
成するために、当該フォトレジストパターン７ｊをマス
クとして、リン等を、例えば加速エネルギー２３００ｋ
ｅＶ、ドーズ量１×１０13／ｃｍ2 の条件で、半導体基
板１の深い位置にイオン打ち込みする。この際、埋め込
みｎウエル３ａ, ３ｂに最適な不純物濃度に設定でき
る。
【０２５４】次いで、浅いｐウエル４ａ, ４ｂを埋め込
みｎウエル３ａ, ３ｂ上に自己整合的に形成するため
に、同じフォトレジストパターン７ｊをマスクとして、
ホウ素を、例えば加速エネルギ４５０ｋｅＶ、ドーズ量
１×１０13／ｃｍ2 の条件、加速エネルギ２００ｋｅ
Ｖ、ドーズ量３×１０12／ｃｍ2 の条件および加速エネ
ルギー５０ｋｅＶ、ドーズ量1.２×１０12／ｃｍ2 の条
件の３つの条件でイオン打ち込みする。
【０２５５】この際、本実施の形態５においても、浅い
ｐウエル４ａ, ４ｂの不純物濃度を埋め込みｎウエル３
ａ, ３ｂとは独立して最適な不純物濃度に設定できるの
で、この浅いｐウエル４ａ, ４ｂ領域内に形成されるＭ
ＩＳ・ＦＥＴのしきい電圧やドレイン電流等のような電
気的特性を向上させることが可能となる。
【０２５６】しかも、埋め込みｎウエル３ａ, ３ｂおよ
び浅いｐウエル４ａ, ４ｂを各々別々のフォトレジスト
パターンを用いて形成せず、１つのフォトレジストパタ
ーン７ｊを用いて形成するので、製造コストを大幅に低
減でき、また、半導体集積回路装置の歩留まりおよび信
頼性を向上させることができる。
【０２５７】この段階では、キャッシュメモリのｐチャ
ネル型のＭＩＳ・ＦＥＴ形成領域にも浅いｐウエル４ａ
が形成される。したがって、ｎチャネル型のＭＩＳ・Ｆ
ＥＴの形成領域の浅いｐウエル４ａに、上記した不純物
濃度分布の問題が生じるのを防止することが可能となっ
ている。
【０２５８】次いで、図４２に示したフォトレジストパ
ターン７ｊを除去した後、図４３に示すように、半導体
基板１の主面上に、例えばキャッシュメモリにおけるｐ
チャネル型のＭＩＳ・ＦＥＴ形成領域、キャッシュメモ
リにおける浅いｐウエル４ａの外周領域（第３ウエル領
域）、埋め込みウエルが必要な領域における浅いｐウエ
ル４ａの外周領域（第３ウエル領域）および埋め込みウ
エルが必要な領域におけるｐチャネル型のＭＩＳ・ＦＥ
Ｔの形成領域（第４ウエル領域）が露出し、かつ、他の
領域が被覆されるような厚さ４μｍ程度のフォトレジス
トパターン（第２マスク）７ｋを形成する。
【０２５９】続いて、浅いｎウエル５ｇ〜５ｋを半導体
基板１に形成するために、フォトレジストパターン７ｋ
をマスクとして、リン等を、例えば加速エネルギー３６
０ｋｅＶ、ドーズ量１．３×１０13／ｃｍ2 の条件およ
び加速エネルギー７０ｋｅＶ、ドーズ量１×１０12／ｃ
ｍ2 の条件の２つの条件でイオン打ち込みした後、２フ
ッ化ホウ素（ＢＦ2 ）を、例えば加速エネルギー７０ｋ
ｅＶ、ドーズ量２×１０12／ｃｍ2 の条件でイオン打ち
込みする。なお、ここでのＢＦ2 のイオン打ち込みは、
ｐチャネル型のＭＩＳ・ＦＥＴのしきい電圧を設定する
ために打ち込まれている。
【０２６０】この際のイオン打ち込みエネルギーは、浅
いウエル５ｋの下部が埋め込みｎウエル３ａに達する程
度に設定する。これにより、キャッシュメモリの形成領
域に浅いｎウエル５ｋおよび浅いｐウエル４ａを形成で
きる。そして、この浅いｐウエル４ａは、浅いｎウエル
５ｋ，５ｇおよび埋め込みｎウエル３ａによって囲まれ
ており半導体基板１とは電気的に分離されている。しが
がって、この浅いｐウエル４ａには、半導体基板１に印
加される電圧とは異なる電圧を印加できる。この浅いｐ
ウエル４ａには、例えば０〜１．８Ｖの電圧が印加され
る。
【０２６１】また、埋め込みｎウエル３ａおよび浅いｎ
ウエル５ｇは、浅いｎウエル５ｋとは電気的に分離され
ているため、別々の電位供給が可能である。すなわち、
ぁさいｎウエル５ｇには、例えば３．３Ｖ程度の電圧を
印加でき、埋め込みｎウエル３ａおよび浅いｎウエル５
ｇには、例えば１．８Ｖ程度の電圧を印加できる。
【０２６２】この浅いｎウエル５ｇは、キャッシュメモ
リの形成領域における浅いｐウエル４ａの側面を取り囲
むように形成され、その下部は埋め込みｎウエル３ａの
上部に重なり電気的に接続されている。この浅いｎウエ
ル５ｇの幅は、特に限定されないが、例えば４μｍ程度
である。
【０２６３】また、この浅いｎウエル５ｉ, ５ｊは、埋
め込みウエルが必要なＭＩＳ・ＦＥＴ形成領域における
浅いｐウエル４ａの側面を取り囲むように形成され、そ
の下部は埋め込みｎウエル３ａの上部に重なり電気的に
接続されている。すなわち、この浅いｐウエル４ａは、
浅いｎウエル５ｇおよび埋め込みｎウエル３ａによって
囲まれており半導体基板１とは電気的に分離されてい
る。ただし、この浅いｐウエル４ａには、半導体基板１
と同じく、例えば０Ｖ（ＧＮＤ）電圧が印加されてい
る。浅いｐウエル４ａの供給電圧は半導体基板１への供
給電圧と同じであるが、浅いｐウエル４ａは半導体基板
１とは電気的に分離されているので、半導体基板１から
のノイズを受けることがない。したがって、浅いｐウエ
ル４ａに形成される素子の動作信頼性を向上させること
が可能となる。
【０２６４】また、浅いｎウエル５ｋには、キャッシュ
メモリのｐチャネル型のＭＩＳ・ＦＥＴが形成される。
すなわち、キャッシュメモリのｐチャネル型のＭＩＳ・
ＦＥＴ形成領域においては、他の浅いｎウエル５ｇ〜５
ｊを形成する際に、浅いｐウエル４ａの導電型が反転さ
れて、浅いｎウエル５ｋを形成することができる。
【０２６５】このような本実施の形態５でも、前記実施
の形態１〜４と同じ理由により、浅いｐウエル４ａ, ４
ｂおよび浅いｎウエル５ｇ〜５ｋの領域内に形成される
ＭＩＳ・ＦＥＴのしきい電圧やドレイン電流等の電気的
特性を常に最適化できる。
【０２６６】しかも、埋め込みｎウエル３ａ, ３ｂ、浅
いｐウエル４ａ, ４ｂおよび浅いｎウエル５ｇ〜５ｋを
２つのフォトレジストパターン７ｊ, ７ｋのみで形成で
きるので、前記実施の形態１〜４と同様に、半導体集積
回路装置の製造コストを低減でき、また、半導体集積回
路装置の歩留まりを向上させることができる。
【０２６７】次いで、次の工程を入れると、キャッシュ
メモリにおけるｎウエル５ｋの不純物濃度の設定をさら
に向上させることが可能となる。すなわち、図４３に示
したフォトレジストパターン７ｋを除去した後、図４４
に示すように、キャッシュメモリのｐチャネル型のＭＩ
Ｓ・ＦＥＴ形成領域が露出され、かつ、その他の領域が
覆われるようなフォトレジストパターン７ｍを形成す
る。
【０２６８】そして、半導体基板１に、浅いｎウエル５
ｋを形成するために、フォトレジストパターン７ｍをマ
スクとして、リン等を、イオン打ち込みする。ここでの
不純物イオンのドーズ量は、導電型が良好になるように
設定する。また、イオン打ち込みエネルギーは、浅いｎ
ウエル５ｋの下部が埋め込みｎウエル３ａに達する程度
に設定する。これにより、キャッシュメモリの形成領域
に浅いｎウエル５ｋおよび浅いｐウエル４ａを形成する
ことができる。
【０２６９】その後、図４３に示したフォトレジストパ
ターン７ｋまたは図４４に示したフォトレジストパター
ン７ｍを除去した後、図４５に示すように、ゲート絶縁
膜１２ｉ, １３ｉを同時形成し、浅いｐウエル４ａ, ４
ｂの領域内にｎチャネル型のＭＩＳ・ＦＥＴＱｎ, Ｑｎ
ｄを形成し、浅いｎウエル５ｈ〜５ｋの領域内にｐチャ
ネル型のＭＩＳ・ＦＥＴＱｐ, Ｑｐｒを形成する。
【０２７０】その後、キャッシュメモリを含む半導体集
積回路装置の通常の配線形成工程、表面保護膜形成工程
を経て半導体集積回路装置を製造する。
【０２７１】このようにして製造された半導体集積回路
装置のキャッシュメモリにおけるメモリセルの素子レイ
アウト平面図を図４６に示す。また、このメモリセルの
回路図を図４７に示す。
【０２７２】ｎチャネル型のＭＩＳ・ＦＥＴＱｎｄは、
メモリセルの駆動用ＭＩＳ・ＦＥＴとして機能してい
る。また、ｐチャネル型のＭＩＳ・ＦＥＴＱｐｒは、負
荷用のＭＩＳ・ＦＥＴとして機能している。このＭＩＳ
・ＦＥＴＱｎｄとＭＩＳ・ＦＥＴＱｐｒのゲート電極１
３ｇ, １２ｇは、同じ導体膜で一体的にパターニングさ
れている。
【０２７３】図４６の左側のＭＩＳ・ＦＥＴＱｎｄのゲ
ート電極１３ｇは、右側のＭＩＳ・ＦＥＴＱｎｄの半導
体領域１３ａに電気的に接続され、図４６の右側のＭＩ
Ｓ・ＦＥＴＱｎｄのゲート電極１３ｇは負荷用のＭＩＳ
・ＦＥＴＱｐｒの半導体領域１２ａと電気的に接続され
ている。
【０２７４】また、ＭＩＳ・ＦＥＴＱｎｄの半導体領域
１３ａは、転送用のｎチャネル型のＭＩＳ・ＦＥＴＱｔ
の一方の半導体領域を兼ねており、ＭＩＳ・ＦＥＴＱｔ
を介してビット線ＢＬ1,ＢＬ2 と電気的に接続されてい
る。なお、ＭＩＳ・ＦＥＴＱｔのゲート電極はワード線
ＷＬの一部で構成されている。また、ビット線ＢＬ1,Ｂ
Ｌ2 には互いに反転した信号が伝送されるようになって
いる。
【０２７５】このような本実施の形態５においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能である。
【０２７６】(1).キャッシュメモリの形成領域のｎチャ
ネル型のＭＩＳ・ＦＥＴ形成領域とｐチャネル型のＭＩ
Ｓ・ＦＥＴ形成領域との境界領域において、浅いｐウエ
ル４ａおよび埋め込みｎウエル３ａの不純物濃度分布が
半導体基板１の主面側にせり上がるのを防止することが
できるので、そのせり上がりに起因するウエル耐圧不良
やリークの問題を回避することが可能となる。
【０２７７】（実施の形態６）図４８〜図５３は本発明
の一実施の形態である半導体集積回路装置の製造工程中
における要部断面図である。
【０２７８】本実施の形態６では、本発明の技術思想
を、例えばキャッシュメモリと高耐圧系のＭＩＳ・ＦＥ
Ｔとを同一半導体チップ内に有する半導体集積回路装置
に適用した場合について説明する。
【０２７９】図４８は本実施の形態６の半導体集積回路
装置の製造工程中における要部断面図を示している。な
お、図４８には、キャッシュメモリの形成領域、埋め込
みウエルが不要な電源電圧3.３Ｖで駆動するＭＩＳ・Ｆ
ＥＴ形成領域、埋め込みウエルが必要な電源電圧1.８Ｖ
または3.３Ｖで駆動するＭＩＳ・ＦＥＴ形成領域、埋め
込みウエルが必要な電源電圧１２Ｖで駆動する高耐圧系
のＭＩＳ・ＦＥＴ形成領域および上記したフラッシュメ
モリ（ＥＥＰＲＯＭ）またはＤＲＡＭ等が形成されるメ
モリセル領域が示されている。
【０２８０】まず、前記実施の形態１〜５と同様に、半
導体基板１の主面に、パッド膜８を熱酸化法等により成
長させた後、分離領域２を形成する。この分離領域２の
うち、キャッシュメモリの形成領域において、ｐチャネ
ル型のＭＩＳ・ＦＥＴの形成領域とｎチャネル型のＭＩ
Ｓ・ＦＥＴの形成領域との境界に位置する分離領域２
は、前記実施の形態５と同様に、その幅が、他の領域の
分離領域２の幅よりも狭く、例えば0.９μｍ〜1.５μｍ
程度である。
【０２８１】続いて、図４９に示すように、半導体基板
１の主面上に、フォトレジストパターン７ｊを形成す
る。本実施の形態６においても、キャッシュメモリの形
成領域におけるｐチャネル型のＭＩＳ・ＦＥＴの形成領
域もフォトレジストパターン７ｊで覆われず露出される
ようにしている。
【０２８２】その後、埋め込みｎウエル３ａ, ３ｂを形
成するために、当該フォトレジストパターン７ｊをマス
クとして、リン等を、前記実施の形態５と同じドーズ
量、打込みエネルギーで、半導体基板１の深い位置にイ
オン打ち込みする。この際、埋め込みｎウエル３ａ, ３
ｂに最適な不純物濃度に設定できる。
【０２８３】次いで、浅いｐウエル４ａ, ４ｂを埋め込
みｎウエル３ａ, ３ｂ上に自己整合的に形成するため
に、同じフォトレジストパターン７ｊをマスクとして、
ホウ素を、前記実施の形態５と同じドーズ量、打込みエ
ネルギーでイオン打ち込みする。
【０２８４】この際、本実施の形態６においては、前記
実施の形態５と同様に浅いｐウエル４ａ, ４ｂの不純物
濃度を埋め込みｎウエル３ａ, ３ｂとは独立して最適な
不純物濃度に設定でき、この浅いｐウエル４ａ, ４ｂ領
域内のＭＩＳ・ＦＥＴの電気的特性を向上できる。
【０２８５】しかも、埋め込みｎウエル３ａ, ３ｂおよ
び浅いｐウエル４ａ, ４ｂを１つのフォトレジストパタ
ーン７ｊで形成するので、前記実施の形態５と同様に製
造コストを大幅に低減でき、また、半導体集積回路装置
の歩留まりおよび信頼性を向上できる。
【０２８６】次いで、図４９に示したフォトレジストパ
ターン７ｊを除去した後、図５０に示すように、半導体
基板１の主面上に、フォトレジストパターン７ｋを形成
する。このフォトレジストパターン７ｋは、例えばキャ
ッシュメモリにおける浅いｐウエル４ａのｐチャネル型
ＭＩＳ・ＦＥＴ形成領域、その浅いｐウエル４ａの外周
領域、埋め込みウエルが不要な3.３Ｖ系のｐチャネル型
のＭＩＳ・ＦＥＴ形成領域、埋め込みウエルが必要な1.
８Ｖまたは3.３Ｖ系のｐチャネル型のＭＩＳ・ＦＥＴ形
成領域、埋め込みウエルが必要な1.８Ｖまたは3.３Ｖ系
の浅いｐウエル４ａの外周領域、高耐圧系のＭＩＳ・Ｆ
ＥＴ形成領域におけるｐチャネル型のＭＩＳ・ＦＥＴ形
成領域、高耐圧系のＭＩＳ・ＦＥＴ形成領域における浅
いｐウエル４ａの外周領域およびメモリセル領域におけ
る浅いｐウエル４ａの外周領域が露出し、かつ、他の領
域が被覆されるように形成されている。
【０２８７】続いて、浅いｎウエル５ｇ〜５ｊ, ５ｍ,
５ｎ, ５ｐ, ５ｑおよび浅いウエル５ｋ1 を半導体基板
１に形成するために、フォトレジストパターン７ｋをマ
スクとして、リン等を、例えば加速エネルギー１３００
ｋｅＶ、ドーズ量１×１０13／ｃｍ2 の条件、加速エネ
ルギー６００ｋｅＶ、ドーズ量５×１０11／ｃｍ2 の条
件および加速エネルギー２００ｋｅＶ、ドーズ量５×１
０11／ｃｍ2 の条件の３つの条件でイオン打ち込みした
後、２フッ化ホウ素（ＢＦ2 ）を、例えば加速エネルギ
ー７０ｋｅＶ、ドーズ量２×１０12／ｃｍ2 の条件でイ
オン打ち込みする。なお、ここでのＢＦ2 のイオン打ち
込みは、ｐチャネル型のＭＩＳ・ＦＥＴのしきい電圧を
設定するために打ち込まれている。
【０２８８】この浅いｎウエル５ｉ, ５ｊは、埋め込み
ウエルが必要なＭＩＳ・ＦＥＴ形成領域における浅いｐ
ウエル４ａの側面を取り囲むように形成され、その下部
は埋め込みｎウエル３ａの上部に重なり電気的に接続さ
れている。すなわち、この浅いｐウエル４ａは、浅いｎ
ウエル５ｉ, ５ｊおよび埋め込みｎウエル３ａによって
囲まれており半導体基板１とは電気的に分離されてい
る。したがって、この浅いｐウエル４ａには、半導体基
板１に印加される電圧とは異なる電圧を印加することが
可能となっている。なお、この浅いｐウエル４ａには、
例えば０〜−３．３Ｖの電圧が印加される。
【０２８９】また、この浅いｎウエル５ｎ, ５ｍは、高
耐圧系のＭＩＳ・ＦＥＴ形成領域における浅いｐウエル
４ａの側面を取り囲むように形成され、その下部は埋め
込みｎウエル３ａの上部に重なり電気的に接続されてお
り、浅いｐウエル４ａは、浅いｎウエル５ｎ, ５ｍおよ
び埋め込みｎウエル３ａによって囲まれ半導体基板１と
は電気的に分離されている。したがって、この浅いｐウ
エル４ａには、半導体基板１に印加される電圧とは異な
る電圧を印加することが可能となっている。なお、この
浅いｐウエル４ａには、例えば０〜−１２Ｖの電圧が印
加される。
【０２９０】また、この浅いｎウエル５ｐ, ５ｑは、メ
モリセル形成領域における浅いｐウエル４ａの側面を取
り囲むように形成され、その下部は埋め込みｎウエル３
ａの上部に重なり電気的に接続されており、浅いｐウエ
ル４ａは、浅いｎウエル５ｐ, ５ｑおよび埋め込みｎウ
エル３ａによって囲まれ半導体基板１とは電気的に分離
されている。したがって、この浅いｐウエル４ａには、
半導体基板１に印加される電圧とは異なる電圧を印加す
ることが可能となっている。なお、この浅いｐウエル４
ａには、例えば０〜−１２Ｖの電圧が印加される。
【０２９１】さらに、浅いウエル５ｋ１には、キャッシ
ュメモリのｐチャネル型のＭＩＳ・ＦＥＴが形成される
ようになっている。ただし、本実施の形態６では、導電
型を完全に反転させるような充分な不純物導入は行われ
ていない。もちろん、前記実施の形態５と同様に、この
段階で、充分な不純物導入を行っても良い。
【０２９２】このような本実施の形態６では、各々の浅
いｐウエル４ａ, ４ｂ、浅いｎウエル５ｇ〜５ｊ, ５
ｍ, ５ｎ, ５ｐ, ５ｑおよび浅いウエル５ｋ1 の不純物
濃度をそれぞれに最適な値に独立して設定できるので、
そのウエル４ａ, ４ｂおよび浅いｎウエル５ｇ〜５ｊ,
５ｍ, ５ｎ, ５ｐ, ５ｑの領域内に形成されるＭＩＳ・
ＦＥＴのしきい電圧やドレイン電流等の電気的特性を常
に最適化できる。
【０２９３】しかも、埋め込みｎウエル３ａ, ３ｂ、浅
いｐウエル４ａ, ４ｂおよび浅いｎウエル５ｇ〜５ｊ,
５ｍ, ５ｎ, ５ｐ, ５ｑを２つのフォトレジストパター
ン７ｊ, ７ｋのみで形成することができるので、前記実
施の形態１〜５と同様に半導体集積回路装置の製造コス
トを低減でき、また、半導体集積回路装置の歩留まりを
向上させることができる。
【０２９４】これらにより、キャッシュメモリおよび高
耐圧ＭＩＳ・ＦＥＴを有する半導体集積回路装置を高い
信頼性で、しかも低コストで提供することができるの
で、半導体産業に与える効果は非常に大である。
【０２９５】次いで、図５０に示したフォトレジストパ
ターン７ｋを除去した後、図５１に示すように、キャッ
シュメモリのｐチャネル型のＭＩＳ・ＦＥＴ形成領域、
埋め込みウエル画布用な３. ３Ｖ系のｐチャネル型のＭ
ＩＳ・ＦＥＴ形成領域および埋め込みウエルが必要な
１. ８Ｖ／３. ３Ｖ系のｐチャネル型のＭＩＳ・ＦＥＴ
形成領域が露出され、かつ、その他の領域が覆われるよ
うなフォトレジストパターン７ｍを形成する。
【０２９６】続いて、半導体基板１に、浅いｎウエル５
ｋ1 、浅いｎウエル５ｈ, ５ｉの不純物濃度あるいは導
電型の最適化を図るために半導体領域２６ａを形成すべ
く、フォトレジストパターン７ｍをマスクとして、リン
等を、例えば加速エネルギー３６０ｋｅＶ、ドーズ量
１．３×１０13／ｃｍ2 の条件でイオン打ち込みする。
【０２９７】ここでの不純物イオンのドーズ量は、キャ
ッシュメモリのｐＭＩＳ・ＦＥＴ形成領域では、半導体
基板１の導電型がｐ型（浅いｐウエル４ａ）からｎ型に
反転する程度に設定する。また、浅いｎウエル５ｈ, ５
ｉの不純物濃度が最適になるように設定する。
【０２９８】これにより、キャッシュメモリの形成領域
に浅いｎウエル５ｋおよび浅いｐウエル４ａを形成する
ことができる。この場合の浅いｎウエル５ｋは、浅いウ
エル５ｋ1 と半導体領域２６ａとの和で形成されてい
る。この浅いｎウエル５ｋ，５ｇに囲まれた浅いｐウエ
ル４ａは、半導体基板１とは電気的に分離されており、
半導体基板１に印加される電圧とは異なる電圧を印加す
ることが可能となっている。なお、この浅いｐウエル４
ａには、例えば０〜−１．８Ｖの電圧が印加される。
【０２９９】また、高耐圧ＭＩＳ・ＦＥＴを設ける関係
上、後の段階で必要な他のウエルへの不純物導入と同時
に、キャッシュメモリのｐチャネル型のＭＩＳ・ＦＥＴ
領域の浅いウエル５ｋの導電型設定のための不純物導入
工程を行うので、マスクの増加を防止でき、また、異物
発生率を低減でき歩留まり向上を図れる。
【０３００】その後、図５１に示したフォトレジストパ
ターン７ｍを除去した後、図５２に示すように、不純物
濃度の最適化を図るべく浅いｐウエル４ａ, ４ｂにｐ型
の半導体領域２６ｂをフォトリソグラフィ技術およびイ
オン導入技術によって形成する。半導体領域２６ｂに
は、例えばホウ素を導入する。
【０３０１】このような半導体領域２６ａ, ２６ｂを形
成する理由は、3.３Ｖ系のＭＩＳ・ＦＥＴ、1.８Ｖ系の
ＭＩＳ・ＦＥＴおよびキャッシュメモリにおけるＭＩＳ
・ＦＥＴのウエルの不純物濃度はほぼ同一だが、そのウ
エルの不純物濃度は、高耐圧系のＭＩＳ・ＦＥＴのウエ
ルの不純物濃度とは異なり、高耐圧系のウエルの不純物
濃度よりも高くする必要があるからである。
【０３０２】その後、図５３に示すように、半導体基板
１の主面上に、ゲート絶縁膜１２ｉ, １３ｉ, ２１ｉを
同時形成した後、浅いｐウエル４ａ, ４ｂの領域内にｎ
チャネル型のＭＩＳ・ＦＥＴＱｎ, Ｑｎｄ, Ｑを形成
し、浅いｎウエル５ｈ〜５ｋの領域内にｐチャネル型の
ＭＩＳ・ＦＥＴＱｐ, Ｑｐｒを形成する。
【０３０３】なお、埋め込みウエルが不要な領域のｎチ
ャネル型のＭＩＳ・ＦＥＴＱｎが形成された浅いｐウエ
ル４ｂ下には埋め込みｎウエル３ｂが形成されている
が、前記実施の形態１〜５と同様に、ここは、半導体基
板１と電気的に接続されているので、半導体基板１から
電位の供給が可能となっている。
【０３０４】その後、通常の配線形成工程、表面保護膜
形成工程を経て半導体集積回路装置を製造する。なお、
キャッシュメモリにおけるメモリセルの素子レイアウト
平面図およびメモリセルの回路図は前記実施の形態５と
同じなので説明を省略する。また、ＤＲＡＭにおけるキ
ャパシタ１９を含む断面構造についても前記実施の形態
１等と同じなので説明を省略する。
【０３０５】このような本実施の形態６においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能である。
【０３０６】(1).高耐圧系のＭＩＳ・ＦＥＴを有する半
導体集積回路装置の製造方法に、本発明の技術思想を適
用した場合に、高耐圧系のＭＩＳ・ＦＥＴ以外のＭＩＳ
・ＦＥＴにおけるウエルにｎ型またはｐ型の半導体領域
２６ａ, ２６ｂを形成することにより、そのウエルの不
純物濃度の不足分を補うことが可能となる。
【０３０７】(2).キャッシュメモリ、高耐圧系ＭＩＳ・
ＦＥＴ、通常のＭＩＳ・ＦＥＴおよび他のメモリセルを
同一半導体チップに形成する場合に、不具合を生じるこ
となく、かつ、所定のプロセスを異なる複数の領域で同
時に行うことで製造工程を簡略化し、その各々の素子形
成領域の形成プロセスを１つの半導体集積回路装置の製
造プロセスとして融合させて半導体集積回路装置を製造
することが可能となる。
【０３０８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜６に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０３０９】例えば前記実施の形態１〜６においては、
分離領域を溝型とした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば選
択酸化法等で形成したフィールド絶縁膜による分離構造
としても良い。
【０３１０】また、半導体基板には、半導体基板にエピ
タキシャル層を形成してなる、いわゆるエピタキシャル
ウエハも含むものである。この場合、例えば所定導電型
のシリコン単結晶からなる半導体基板の表面には、例え
ばシリコン単結晶からなるエピタキシャル層がエピタキ
シャル法によって形成されている。このエピタキシャル
層の厚さは、特に限定されないが、５μｍ以下が好まし
い。
【０３１１】また、前記実施の形態１, ３, ６において
はＤＲＡＭの情報蓄積用のキャパシタをクラウン型とし
た場合について説明したが、これに限定されるものでは
なく種々変更可能であり、例えばフィン型としても良
い。
【０３１２】また、前記実施の形態１, ３, ６において
はＤＲＡＭの情報蓄積用のキャパシタの容量絶縁膜を通
常の絶縁膜とした場合について説明したが、これに限定
されるものではなく、例えば情報蓄積用のキャパシタの
容量絶縁膜の材料としてＰＺＴ等のような強誘電体材料
を用いることで強誘電体メモリを構成するようにしても
良い。
【０３１３】また、前記実施の形態２, ３, ４の変形例
として次のようにしても良い。まず、図１６等において
ロジック回路領域における1.８Ｖ系のＭＩＳ・ＦＥＴ領
域（バックバイアス有り）が露出するフォトレジストパ
ターン（図２２等のフォトレジストパターン７ｉに相
当）を形成した後、これをマスクとしてリン等を半導体
基板にイオン打ち込みする。ここでは、半導体基板の主
面から深い位置にまで広がる深いｎウエルが形成される
条件でイオン打ち込みする。続いて、そのフォトレジス
トパターンを除去した後、ロジック回路領域における1.
８Ｖ系のＭＩＳ・ＦＥＴ領域（バックバイアス有り）の
ｎチャネル型のＭＩＳ・ＦＥＴ領域が露出するフォトレ
ジストパターン（図２０等のフォトレジストパターン２
０に相当）を形成した後、これをマスクとしてホウ素等
を半導体基板にイオン打ち込みする。ここでは、半導体
基板の主面から浅い位置まで広がり、かつ、深いｎウエ
ルの導電型が反転して浅いｐウエルが形成される条件で
イオン打ち込みし、上記した深いｎウエルに囲まれる浅
いｐウエルを形成する。この浅いｐウエルは、深いｎウ
エルによって取り囲まれ半導体基板とは電気的に分離さ
れる。これ以降の素子形成工程については前記実施の形
態２, ３, ４と同じである。
【０３１４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０３１５】(1).本発明によれば、第１ウエル領域、第
２ウエル領域、第３ウエル領域および第４ウエル領域の
不純物濃度をそれぞれに最適な値に独立して設定できる
ので、そのウエルの領域内に形成されるＭＩＳトランジ
スタのしきい電圧やドレイン電流等の電気的特性を常に
最適化することが可能となる。
【０３１６】(2).本発明によれば、第１ウエル領域およ
び第２ウエル領域の第１導電型の埋め込みウエル、第１
ウエル領域の第２導電型の浅いウエル、第３ウエル領域
の第１導電型の浅いウエルおよび第４ウエル領域の第１
導電型の浅いウエルを２つのマスクのみで形成すること
ができるので、各ウエル毎にマスクを形成する技術に比
べてマスクの形成工程を削減することが可能となる。
【０３１７】(3).上記(1) および(2) により、ウエル分
離構造を有する半導体集積回路装置において、製造工程
の増加を招くことなく、ウエル分離領域におけるウエル
および通常のウエルの不純物濃度を最適化することが可
能となる。
【０３１８】(4).上記(1) および(2) により、ウエル分
離構造を有する半導体集積回路装置において、製造工程
の増加を招くことなく、ウエル分離領域におけるウエル
および通常のウエルに形成される素子の電気的特性を向
上させることが可能となる。
【０３１９】(5).上記(2) により、半導体集積回路装置
の製造コストを低減することが可能となる。
【０３２０】(6).上記(2) により、マスクの形成工程が
減った分、異物による不良発生率を低減できるので半導
体集積回路装置の歩留まりを向上させることが可能とな
る。
【０３２１】(7).上記(1) 、(2) 、(3) 、(4) および
(5) により、動作信頼性の高い半導体集積回路装置を低
コストで提供することが可能となる。
【０３２２】(8).本発明によれば、第３ウエル領域にお
ける第１導電型の浅いウエルの少なくとも一部の不純物
濃度を、第１ウエル領域における第２導電型の浅いウエ
ルの不純物濃度よりも高くすることにより、第２導電型
の浅いウエルと半導体基板との接合部を遠ざけることが
できるので、それらの間の電気的な分離能力を向上させ
ることが可能となる。特に、第３ウエル領域における第
１導電型の浅いウエルを形成するための不純物導入工程
に際して、その浅いウエルの形成位置が平面的に位置ず
れしたとしても、第３ウエル領域における第１導電型の
浅いウエルの耐圧を確保することができるので、第１ウ
エル領域の第２導電型の浅いウエルと半導体基板との電
気的な分離能力を確保することが可能となる。
【０３２３】(9).上記(8) により、半導体集積回路装置
の歩留まりおよび信頼性を向上させることが可能とな
る。
【０３２４】(10). 本発明によれば、第５ウエル領域お
よび第６ウエル領域の不純物濃度をそれぞれに最適な値
に独立して設定できるので、そのウエルの領域内に形成
されるＭＩＳトランジスタのしきい電圧やドレイン電流
等の電気的特性を常に最適化することが可能となる。
【０３２５】(11). 本発明によれば、第５ウエル領域お
よび第６ウエル領域の直下に第１導電型の埋め込みウエ
ルを形成する際に用いた第５マスクをエッチングマスク
として、その第５マスクから露出するゲート絶縁膜を除
去することにより、それらを別々のマスクで行う場合に
比べて、マスクの形成工程を削減することが可能とな
る。
【０３２６】(12). 上記(11)により、半導体集積回路装
置の製造コストを低減することが可能となる。
【０３２７】(13). 上記(11)により、マスクの形成工程
が減った分、異物による不良発生率を低減できるので半
導体集積回路装置の歩留まりを向上させることが可能と
なる。
【０３２８】(14). 上記(10)、(11)、(12)および(13)に
より、動作信頼性の高い半導体集積回路装置を低コスト
で提供することが可能となる。
【０３２９】(15). 本発明によれば、第１導電型の不純
物を、第１ウエル領域に形成される第１導電型の浅いウ
エルの形成領域が露出するような第６マスクを不純物導
入マスクとして、前記第１ウエル領域における第２導電
型の浅いウエルの導電型が打ち消されるように導入する
ことで、前記第１ウエル領域に第１導電型の浅いウエル
を形成することにより、第１ウエル領域に第２導電型の
浅いウエルを形成するための不純物導入工程の段階にお
いて、第１ウエル領域内における第１導電型の浅いウエ
ルと第２導電型の浅いウエルとの境界領域において、第
２導電型の浅いウエルの不純物濃度分布が半導体基板の
主面側にせり上がるのを防止することができるので、そ
のせり上がりに起因するウエル耐圧不良やリークの問題
を回避することが可能となる。
【０３３０】(16). 本発明によれば、高耐圧系のＭＩＳ
トランジスタを有する半導体集積回路装置の製造方法
に、本発明の技術思想を適用した場合に、高耐圧系のＭ
ＩＳトランジスタ以外のＭＩＳトランジスタにおけるウ
エルに、そのウエルと同じ導電型の不純物を追加導入す
ることにより、そのウエルの不純物濃度の不足分を補う
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の技術思想を説明するための半導体集積
回路装置の要部断面図である。
【図２】（ａ）, （ｂ）は図１の各部の不純物濃度分布
の説明図である。
【図３】図１の各部の不純物濃度分布の説明図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
【図５】図１の半導体集積回路装置の製造工程中に用い
るマスクのレイアウト平面図である。
【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
【図７】図１の半導体集積回路装置の製造工程中に用い
るマスクのレイアウト平面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中
における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図１５】図１４の半導体集積回路装置におけるメモリ
セルの回路図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置を構成する半導体チップの平面図である、
【図１７】図１６の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２４】本発明の他の実施の形態である半導体集積回
路装置を構成する半導体チップの平面図である。
【図２５】図２４の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３０】図２９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３２】本発明の他の実施の形態である半導体集積回
路装置を構成する半導体チップの平面図である。
【図３３】図３２の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３５】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３６】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３７】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３８】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３９】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４０】フラッシュメモリ（ＥＥＰＲＯＭ）のメモリ
セルの回路図である。
【図４１】本発明の一実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。
【図４２】図４１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４３】図４２に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４４】図４３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４５】図４４に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４６】実施の形態５の半導体集積回路装置のキャッ
シュメモリにおける素子レイアウト平面図である。
【図４７】実施の形態５のキャッシュメモリにおけるメ
モリセルの回路図である。
【図４８】本発明の一実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。
【図４９】図４８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５０】図４８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５１】図４８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５２】図４８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５３】図４８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５４】本発明者が検討したウエル分離構造を有する
半導体集積回路装置の部分断面図である。
【図５５】本発明者が検討したウエル分離構造を有する
半導体集積回路装置の部分断面図である。
【図５６】図５５の各部の不純物濃度分布を説明するた
めの説明図である。
【図５７】本発明者が検討した半導体集積回路装置の問
題点を説明するための半導体基板の部分断面図である。
【図５８】本発明者が検討した半導体集積回路装置の問
題点を説明するための半導体基板の部分断面図である。
【符号の説明】
１ 半導体基板 １Ｃ 半導体チップ ２ 分離領域 ２ａ 溝 ２ｂ 分離膜 ３ａ 埋め込みｎウエル ３ｂ 埋め込みｎウエル ３ｃ 埋め込みｎウエル ４ａ 浅いｐウエル ４ｂ 浅いｐウエル ４ｃ 浅いｐウエル ５ａ ｎウエル ５ｂ ｎウエル ５ｃ ｎウエル ５ｄ ｎウエル ５ｅ ｎウエル ５ｆ ｎウエル ６ 絶縁膜 ７ａ フォトレジストパターン（第１マスク） ７ａ1,７ａ2 矩形パターン ７ｂ フォトレジストパターン（第２マスク） ７ｂ1 枠形パターン ７ｂ2 矩形パターン ７ｃ フォトレジストパターン（第１マスク） ７ｃ1,７ｃ2 矩形パターン ７ｄ フォトレジストパターン（第２マスク） ７ｄ1 枠形パターン ７ｄ2 矩形パターン ７ｅ フォトレジストパターン（第１マスク） ７ｆ フォトレジストパターン（第２マスク） ７ｇ フォトレジストパターン（第３マスク） ７ｈ フォトレジストパターン（第４マスク） ７ｉ フォトレジストパターン（第５マスク） ７ｊ フォトレジストパターン ７ｋ フォトレジストパターン ７ｍ フォトレジストパターン ８ パッド膜 ９ 絶縁膜 １０ａ チャネルストッパ層 １１ａ, １１ｂ 半導体領域 １１ｉ ゲート絶縁膜 １１ｇ ゲート電極 １２ａ, １２ｂ 半導体領域 １２ｉ ゲート絶縁膜 １２ｇ ゲート電極 １３ａ, １３ｂ 半導体領域 １３ｉ ゲート絶縁膜 １３ｇ ゲート電極 １４ａ〜１４ｃ 層間絶縁膜 １５ａ〜１５ｃ 接続孔 １６ プラグ １７ａ 第１層配線 １７ｂ 第２層配線 １８ プラグ １９ キャパシタ １９ａ 蓄積電極 １９ｂ プレート電極 ２０Ａ, ２０Ｂ ロジック回路 ２１ｉ ゲート絶縁膜 ２２ｉ ゲート絶縁膜 ２３ａ, ２３ｂ ウエル給電用の半導体領域 ２４ｉ ゲート絶縁膜 ２５ｉ トンネル絶縁膜 ２５ｆｇ フローティングゲート電極 ２５ｃｇ コントロールゲート電極 ２６ａ ｎ型の半導体領域 ２６ｂ ｐ型の半導体領域 Ｑ メモリセル選択用ＭＩＳ・ＦＥＴ Ｃ キャパシタ Ｑｐ ｐチャネル型のＭＩＳ・ＦＥＴ Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ ５０ 半導体基板 ５１ フィールド絶縁膜 ５２ 深いｎウエル ５３ 浅いｎウエル ５４ 通常のｐウエル ５５ ｐウエル ５６ 半導体基板 ５７ａ, ５７ｂ ｎウエル ５８ａ, ５８ｂ ｐウエル ６０ 半導体基板 ６１ 分離領域 ６２ フォトレジストパターン ６３ ｐウエル ６４ 埋め込みｎウエル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ６８１Ｆ 27/088 29/78 ３７１ 27/108 27/115 29/788 29/792 (72)発明者 池田 修二 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 橋本 孝司 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 平９−312348（ＪＰ，Ａ) 特開 平８−236639（ＪＰ，Ａ) 特開 平８−204025（ＪＰ，Ａ) 特開 平９−293788（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 H01L 21/761 H01L 21/8234 H01L 21/8242 H01L 21/8247 H01L 27/088 H01L 27/108 H01L 27/115 H01L 29/788 H01L 29/792

Claims (34)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置の製造方法であっ
    て、 （ａ）第１ウエル領域および第１ウエル領域から離間す
    る位置に形成される第２ウエル領域が露出する第１マス
    クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
    て、前記半導体基板の深い位置に第１導電型の埋め込み
    ウエルを形成するために、前記第１マスクを不純物導入
    マスクとして不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
    て、前記第１導電型の埋め込みウエル上に第２導電型の
    浅いウエルを形成するために、前記第１マスクを不純物
    導入マスクとして不純物を半導体基板に導入する工程
    と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
    ルと第２導電型の浅いウエルとの外周を取り囲む第３ウ
    エル領域および前記第１ウエル領域から離間する位置に
    形成される第４ウエル領域が露出し、かつ、前記第１マ
    スクより薄い第２マスクを前記半導体基板の主面上にパ
    ターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
    域の第２導電型の浅いウエルの外周を取り囲み、第１ウ
    エル領域の第１導電型の埋め込みウエルよりも浅く、か
    つ、埋め込みウエルと電気的に接続される第１導電型の
    浅いウエルを形成し、かつ、前記第４ウエル領域におい
    て第１ウエル領域の第１導電型の埋め込みウエルよりも
    浅い第１導電型の浅いウエルを形成するために、前記第
    ２マスクを不純物導入マスクとして不純物を半導体基板
    に導入する工程とを含み、 前記第１ウエル領域において、その第１ウエル領域にお
    ける第２導電型の浅いウエルが前記第３ウエル領域に形
    成された第１導電型の浅いウエルおよび第１ウエル領域
    における第１導電型の埋め込みウエルに取り囲まれ半導
    体基板から電気的に分離され、 前記第２ウエル領域において、前記第２導電型の浅いウ
    エルが前記半導体基板と電気的に接続されることを特徴
    とする半導体集積回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１ウエル領域における第１導電
    型の埋め込みウエルの不純物濃度のピーク領域が、前記
    第１ウエル領域および第２ウエル領域における第２導電
    型の浅いウエルの不純物濃度のピーク領域よりも深くな
    るように不純物を導入することを特徴とする半導体集積
    回路装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第３ウエル領域における第１導電
    型の浅いウエルの領域にＭＩＳトランジスタを形成する
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法において、さらに、 前記半導体基板の主面上にゲート絶縁膜を形成する工程
    と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして半導体基板に所定の不純
    物を導入する工程とを含み、前記第１ウエル領域および
    第２ウエル領域における第２導電型の浅いウエル、前記
    第３ウエル領域および第４ウエル領域における第１導電
    型の浅いウエルの各々の領域にＭＩＳトランジスタを形
    成することを特徴とする半導体集積回路装置の製造方
    法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第３ウエル領域における第１導電
    型の浅いウエルの少なくとも一部の不純物濃度は、前記
    第１ウエル領域における第２導電型の浅いウエルの不純
    物濃度よりも高くなるように、前記工程（ｅ）の不純物
    導入が行われることを特徴とする半導体集積回路装置の
    製造方法。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法において、前記第３ウエル領域における第１導電
    型の浅いウエルにおいて前記埋め込みウエルの近傍の不
    純物濃度が、前記第１ウエル領域における第２導電型の
    浅いウエルにおいて前記埋め込みウエルの近傍で、か
    つ、前記第１導電型の浅いウエル近傍の不純物濃度より
    高くなるように、前記工程（ｅ）の不純物導入が行われ
    ることを特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項１記載の半導体集積回路装置の製
    造方法において、さらに、 前記半導体基板の主面に素子分離領域を形成する工程を
    有し、 前記第１ウエル領域において、前記第２導電型の浅いウ
    エルの活性領域は前記素子分離領域で規定され、前記第
    ３ウエル領域における第１導電型の浅いウエルの少なく
    とも一部が前記素子分離領域下に延在するように構成さ
    れることを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法において、前記素子分離領域下に第２導電型のチ
    ャネルストッパ領域を延在させてなる工程を有すること
    を特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の製
    造方法において、前記第３ウエル領域の素子分離領域下
    において、前記第１導電型の浅いウエルの不純物濃度
    は、前記チャネルストッパ領域の不純物濃度よりも高い
    ことを特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項７記載の半導体集積回路装置の
    製造方法において、前記素子分離領域は、前記半導体基
    板に分離溝を形成した後、その分離溝内に分離膜を埋め
    込むことで形成することを特徴とする半導体集積回路装
    置の製造方法。
  11. 【請求項１１】 請求項１記載の半導体集積回路装置の
    製造方法において、さらに、 前記第１ウエル領域から離間する位置に形成される第５
    ウエル領域が露出する第３マスクを半導体基板の主面上
    にパターン形成する工程と、 前記第５ウエル領域に第１導電型の浅いウエルを形成す
    るために、前記第３マスクを不純物導入マスクとして不
    純物を半導体基板に導入する工程と、 前記第５ウエル領域に平面的に取り囲まれて形成される
    第６ウエル領域が露出する第４マスクを半導体基板の主
    面上にパターン形成する工程と、 前記第６ウエル領域に第２導電型の浅いウエルを形成す
    るために、前記第４マスクを不純物導入マスクとして不
    純物を半導体基板に導入する工程とを有することを特徴
    とする半導体集積回路装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    の製造方法において、さらに、 前記第５ウエル領域、第６ウエル領域および第５ウエル
    領域を取り囲む素子分離領域の一部が露出し、開口端が
    素子分離領域上に配置される第５マスクを半導体基板の
    主面上にパターン形成する工程と、 前記第５ウエル領域の第１導電型の浅いウエルおよび第
    ６ウエル領域における第２導電型の浅いウエル下に、前
    記第５ウエル領域および第６ウエル領域の第１導電型の
    浅いウエルに電気的に接続され、かつ、前記第５ウエル
    領域を取り囲む素子分離領域下の一部にかかるように第
    １導電型の埋め込みウエルを形成するために、前記第５
    マスクを不純物導入マスクとして不純物を半導体基板に
    導入する工程とを含み、 前記第６ウエル領域において、その第６ウエル領域にお
    ける第２導電型の浅いウエルが、前記第５ウエル領域の
    第１導電型の浅いウエルと第５ウエル領域および第６ウ
    エル領域の前記第１導電型の埋め込みウエルとによって
    取り囲まれ半導体基板から電気的に分離されることを特
    徴とする半導体集積回路装置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記第５マスクをエッチングマス
    クとして、前記第５マスクから露出する半導体基板の主
    面上のゲート絶縁膜を除去する工程と、 前記第５マスクを除去した後、前記第５マスクから露出
    する半導体基板の主面上に、他の領域のゲート絶縁膜と
    は厚さの異なるゲート絶縁膜を形成する工程とを有する
    ことを特徴とする半導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法において、前記厚さの異なるゲート絶縁膜を
    有するＭＩＳトランジスタの駆動電圧は、他の領域のゲ
    ート絶縁膜を有するＭＩＳトランジスタの駆動電圧より
    も低いことを特徴とする半導体集積回路装置の製造方
    法。
  15. 【請求項１５】 請求項１記載の半導体集積回路装置の
    製造方法において、さらに、 前記第１ウエル領域から離間する位置に形成される第５
    ウエル領域および素子分離領域の一部が露出する第３マ
    スクを半導体基板の主面上にパターン形成する工程と、 前記第５ウエル領域に第１導電型の浅いウエルを形成す
    るために、前記第３マスクを不純物導入マスクとして不
    純物を半導体基板に導入する工程と、 前記第５ウエル領域に取り囲まれて形成される第６ウエ
    ル領域および素子分離領域の一部が露出する第４マスク
    を半導体基板の主面上にパターン形成する工程と、 前記第６ウエル領域に第２導電型の浅いウエルを形成
    し、かつ、前記素子分離領域の下に第２導電型のチャネ
    ルストッパ領域を形成するために、前記第４マスクを不
    純物導入マスクとして不純物を半導体基板に導入する工
    程と、 前記第５ウエル領域、第６ウエル領域および第５ウエル
    領域を取り囲む素子分離領域の一部が露出し、開口端が
    素子分離領域上に配置される第５マスクを半導体基板の
    主面上にパターン形成する工程と、 前記第５ウエル領域の第１導電型の浅いウエルおよび第
    ６ウエル領域における第２導電型の浅いウエル下に、前
    記第５ウエル領域の第１導電型の浅いウエルに電気的に
    接続され、かつ、前記第５ウエル領域を取り囲む素子分
    離領域下の一部にかかるように第１導電型の埋め込みウ
    エルを形成するために、前記第５マスクを不純物導入マ
    スクとして不純物を半導体基板に導入する工程とを含
    み、 前記第６ウエル領域において、その第６ウエル領域にお
    ける第２導電型の浅いウエルが、前記第５ウエル領域の
    第１導電型の浅いウエルと第５ウエル領域および第６ウ
    エル領域の前記第１導電型の埋め込みウエルとによって
    取り囲まれ半導体基板から電気的に分離されることを特
    徴とする半導体集積回路装置の製造方法。
  16. 【請求項１６】 半導体集積回路装置の製造方法であっ
    て、 （ａ）第１ウエル領域および第１ウエル領域から離間す
    る位置に形成される第２ウエル領域が露出する第１マス
    クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
    て、前記半導体基板の深い位置に第１導電型の埋め込み
    ウエルを形成するために、前記第１マスクを不純物導入
    マスクとして不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
    て、前記第１導電型の埋め込みウエル上に第２導電型の
    浅いウエルを形成するために、前記第１マスクを 不純物
    導入マスクとして不純物を半導体基板に導入する工程
    と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
    ルと第２導電型の浅いウエルとの外周を取り囲む第３ウ
    エル領域および前記第１ウエル領域から離間する位置に
    形成される第４ウエル領域が露出する第２マスクを前記
    半導体基板の主面上にパターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
    域の第２導電型の浅いウエルの外周を取り囲み、かつ、
    第１ウエル領域の第１導電型の埋め込みウエルと電気的
    に接続される第１導電型の浅いウエルを形成し、かつ、
    前記第４ウエル領域において第１導電型の浅いウエルを
    形成するために、前記第２マスクを不純物導入マスクと
    して不純物を半導体基板に導入する工程とを含み、 前記第１ウエル領域において、その第１ウエル領域にお
    ける第２導電型の浅いウエルが前記第３ウエル領域に形
    成された第１導電型の浅いウエルおよび第１ウエル領域
    における第１導電型の埋め込みウエルに取り囲まれ半導
    体基板から電気的に分離され、 前記第２ウエル領域において、前記第２導電型の浅いウ
    エルが前記半導体基板と電気的に接続され、 さらに、（ｆ） 前記第１ウエル領域において、第２導電型の浅い
    ウエルの形成領域の一部が露出するような第６マスクを
    半導体基板の主面上に形成する工程と、（ｇ） 前記第１ウエル領域における第２導電型の浅いウ
    エルの導電型が打ち消され前記第１ウエル領域に第１導
    電型の浅いウエルを形成するために、前記第６マスクを
    不純物導入マスクとして不純物を前記第１ウエル領域に
    導入する工程とを含み、 前記第１ウエル領域において、第１導電型の浅いウエル
    と第２導電型の浅いウエルとを形成し、その第２導電型
    の浅いウエルがその第１導電型の浅いウエル、前記第３
    ウエル領域に形成された第１導電型の浅いウエルおよび
    第１ウエル領域における第１導電型の埋め込みウエルに
    取り囲まれ半導体基板から電気的に分離されることを特
    徴とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    の製造方法において、前記第１ウエル領域における第１
    導電型の浅いウエルと第２導電型の浅いウエルとの間に
    設けられた素子分離領域が、他の領域の素子分離領域よ
    りも幅が狭いことを特徴とする半導体集積回路装置の製
    造方法。
  18. 【請求項１８】 請求項１６記載の半導体集積回路装置
    の製造方法において、前記第１ウエル領域における第１
    導電型の浅いウエルおよび第２導電型の浅いウエルにＭ
    ＩＳトランジスタを形成することを特徴とする半導体集
    積回路装置の製造方法。
  19. 【請求項１９】 請求項１記載の半導体集積回路装置の
    製造方法において、前記半導体基板に高耐圧のＭＩＳト
    ランジスタを形成する場合には、その高耐圧のＭＩＳト
    ランジスタが形成される高耐圧用の浅いウエル以外の浅
    いウエルに、不純物濃度を高くするために不純物を追加
    導入することを特徴とする半導体集積回路装置の製造方
    法。
  20. 【請求項２０】 請求項１記載の半導体集積回路装置の
    製造方法において、さらに、 第７ウエル領域が露出する第７マスクを半導体基板の主
    面上にパターン形成する工程と、 前記第７ウエル領域において、前記半導体基板の主面か
    ら深い位置まで延びる第１導電型の深いウエルを形成す
    るために、前記第７マスクを不純物導入マスクとして不
    純物を前記第７ウエル領域に導入する工程と、 前記第７マスクをエッチングマスクとして、前記第７マ
    スクから露出する半導体基板の主面上のゲート絶縁膜を
    除去する工程と、 前記第７マスクを除去した後、前記第７マスクから露出
    する半導体基板の主面上に、他の領域のゲート絶縁膜と
    は厚さの異なるゲート絶縁膜を形成する工程とを有する
    ことを特徴とする半導体集積回路装置の製造方法。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法において、さらに、 前記第７ウエル領域に囲まれる領域内における第８ウエ
    ル領域が露出する第８マスクを半導体基板の主面上にパ
    ターン形成する工程と、 前記第８ウエル領域に、前記深いウエルに外周が取り囲
    まれる第２導電型の浅いウエルを形成するために、前記
    第８マスクを不純物導入マスクとして不純物を、前記深
    いウエルの導電型が打ち消されるようにして半導体基板
    に導入する工程と、 前記第８ウエル領域において、その第２導電型の浅いウ
    エルが第１導電型の深いウエルに取り囲まれ半導体基板
    から電気的に分離されることを特徴とする半導体集積回
    路装置の製造方法。
  22. 【請求項２２】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記厚さの異なるゲート絶縁膜を
    有するＭＩＳトランジスタの駆動電圧は、他の領域のゲ
    ート絶縁膜を有するＭＩＳトランジスタの駆動電圧より
    も低いことを特徴とする半導体集積回路装置の製造方
    法。
  23. 【請求項２３】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記第７マスクの端部は素子分離
    領域上に配置され、前記第７ウエル領域における深いウ
    エルは、その端部が素子分離領域下で終端するように形
    成することを特徴とする半導体集積回路装置の製造方
    法。
  24. 【請求項２４】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記素子分離領域下に第２導電型
    のチャネルストッパ領域を形成する工程を有することを
    特徴とする半導体集積回路装置の製造方法。
  25. 【請求項２５】 半導体集積回路装置の製造方法であっ
    て、 （ａ）第１ウエル領域および第１ウエル領域から離間す
    る位置に形成される第２ウエル領域が露出する第１マス
    クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
    て、前記半導体基板内に第１導電型の埋め込みウエルを
    形成するために、前記第１マスクを不純物導入マスクと
    して不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
    て、前記第１導電型の埋め込みウエル上に第２導電型の
    ウエルを形成するために、前記第１マスクを不純物導入
    マスクとして不純物を半導体基板に導入する工程と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
    ルと第２導電型のウエルとの外周を取り囲む第３ウエル
    領域が露出し、かつ、前記第１マスクより薄い第２マス
    クを前記半導体基板の主面上にパターン形成する工程
    と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
    域の第２導電型のウエルの外周を取り囲み、第１ウエル
    領域の第１導電型の埋め込みウエルよりも浅く、かつ、
    埋め込みウエルと電気的に接続される第１導電型のウエ
    ルを形成するために、前記第２マスクを不純物導入マス
    クとして不純物を半導体基板に導入する工程とを含み、 前記第１ウエル領域において、第１ウエル領域における
    第２導電型のウエルが前記第３ウエル領域に形成された
    第１導電型のウエルおよび第１ウエル領域における第１
    導電型の埋め込みウエルに取り囲まれて半導体基板から
    電気的に分離され、 前記第２ウエル領域においては、前記第２導電型のウエ
    ルが前記半導体基板と電気的に接続されることを特徴と
    する半導体集積回路装置の製造方法。
  26. 【請求項２６】 請求項２５記載の半導体集積回路装置
    の製造方法において、前記第１ウエル領域における第１
    導電型の埋め込みウエルの不純物濃度のピーク領域が、
    前記第１ウエル領域および第２ウエル領域における第２
    導電型のウエルの不純物濃度のピーク領域よりも深くな
    るように不純物を導入することを特徴とする半導体集積
    回路装置の製造方法。
  27. 【請求項２７】 請求項２５記載の半導体集積回路装置
    の製造方法において、前記第３ウエル領域における第１
    導電型のウエルの領域にＭＩＳトランジスタを形成する
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。
  28. 【請求項２８】 請求項２５記載の半導体集積回路装置
    の製造方法において、さらに、 前記半導体基板の主面上にゲート絶縁膜を形成する工程
    と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして半導体基板に所定の不純
    物を導入する工程とを含み、 前記第１ウエル領域および第２ウエル領域における第２
    導電型のウエル、前記第３ウエル領域における第１導電
    型のウエルの各々の領域にＭＩＳトランジスタが形成さ
    れることを特徴とする半導体集積回路装置の製造方法。
  29. 【請求項２９】 請求項２５記載の半導体集積回路装置
    の製造方法において、前記第３ウエル領域における第１
    導電型のウエルの少なくとも一部の不純物濃度は、前記
    第１ウエル領域における第２導電型のウエルの不純物濃
    度よりも高くなるように、前記工程（ｅ）の不純物導入
    が行われることを特徴とする半導体集積回路装置の製造
    方法。
  30. 【請求項３０】 請求項２５記載の半導体集積回路装置
    の製造方法において、前記第３ウエル領域における第１
    導電型のウエルにおいて前記埋め込みウエルの近傍の不
    純物濃度が、前記第２導電型のウエルにおいて前記埋め
    込みウエルの近傍で、かつ、前記第１の導電型のウエル
    近傍の不純物濃度よりも高くなるように、前記工程
    （ｅ）の不純物導入が行われることを特徴とする半導体
    集積回路装置の製造方法。
  31. 【請求項３１】 半導体集積回路装置の製造方法であっ
    て、 （ａ）第１ウエル領域および第１ウエル領域から離間す
    る位置に形成される第２ウエル領域が露出する第１マス
    クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１ウエル領域および第２ウエル領域におい
    て、前記半導体基板内に第１導電型の埋め込みウエルを
    形成するために、前記第１マスクを不純物導入マスクと
    して不純物を半導体基板に導入する工程と、 （ｃ）前記第１ウエル領域および第２ウエル領域におい
    て、前記第１導電型の埋め込みウエル上に第２導電型の
    ウエルを形成するために、前記第１マスクを不純物導入
    マスクとして不純物を半導体基板に導入する工程と、 （ｄ）前記第１ウエル領域の第１導電型の埋め込みウエ
    ルと第２導電型のウエルとの外周を取り囲む第３ウエル
    領域が露出する第２マスクを前記半導体基板の主面上に
    パターン形成する工程と、 （ｅ）前記第３ウエル領域において、前記第１ウエル領
    域の第２導電型のウエルの外周を取り囲み、かつ、第１
    ウエル領域の第１導電型の埋め込みウエルと電気的に接
    続される第１導電型の浅いウエルを形成するために、前
    記第２マスクを不純物導入マスクとして不純物を半導体
    基板に導入する工程とを含み、 前記第１ウエル領域において、第１ウエル領域における
    第２導電型のウエルが前記第３ウエル領域に形成された
    第１導電型のウエルおよび第１ウエル領域における第１
    導電型の埋め込みウエルに取り囲まれて半導体基板から
    電気的に分離され、 前記第２ウエル領域においては、前記第２導電型のウエ
    ルが前記半導体基板と電気的に接続され、 さらに、（ｆ） 前記第１ウエル領域において、第２導電型のウエ
    ルの形成領域の一部が露出するような第６マスクを半導
    体基板の主面上に形成する工程と、（ｇ） 前記第１ウエル領域における第２導電型のウエル
    の導電型が打ち消され前記第１ウエル領域に第１導電型
    のウエルを形成するために、前記第６マスクを不純物導
    入マスクとして不純物を前記第１ウエル領域に導入する
    工程とを含み、 前記第１ウエル領域において、第１導電型のウエルと第
    ２導電型のウエルとを形成し、第２導電型のウエルが第
    １導電型のウエル、前記第３ウエル領域に形成された第
    １導電型のウエルおよび第１ウエル領域における第１導
    電型の埋め込みウエルに取り囲まれ半導体基板から電気
    的に分離されることを特徴とする半導体集積回路装置の
    製造方法。
  32. 【請求項３２】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記第１ウエル領域における第１
    導電型のウエルと第２導電型のウエルとの間に設けられ
    た素子分離領域が、他の領域の素子分離領域よりも幅が
    狭いことを特徴とする半導体集積回路装置の製造方法。
  33. 【請求項３３】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記第１ウエル領域における第１
    導電型のウエルおよび第２導電型のウエルにＭＩＳトラ
    ンジスタを形成することを特徴とする半導体集積回路装
    置の製造方法。
  34. 【請求項３４】 半導体集積回路装置の製造方法であっ
    て、 （ａ）第１半導体領域および第１半導体領域から離間す
    る位置に形成される第２半導体領域が露出する第１マス
    クを半導体基板の主面上にパターン形成する工程と、 （ｂ）前記第１半導体領域および第２半導体領域におい
    て、前記半導体基板の深い位置に第１導電型の埋め込み
    半導体領域を形成するために、前記第１マスクを不純物
    導入マスクとして不純物を半導体基板に導入する工程
    と、 （ｃ）前記第１半導体領域および第２半導体領域におい
    て、前記第１導電型の埋め込み半導体領域の上に第２導
    電型の浅い半導体領域を形成するために、前記第１マス
    クを不純物導入マスクとして不純物を半導体基板に導入
    する工程と、 （ｄ）前記第１半導体領域の第１導電型の埋め込み半導
    体領域と第２導電型の浅い半導体領域との外周を取り囲
    む第３半導体領域および前記第１半導体領域から離間す
    る位置に形成される第４半導体領域が露出し、かつ、前
    記第１マスクより薄い第２マスクを前記半導体基板の主
    面上にパターン形成する工程と、 （ｅ）前記第３半導体領域において、前記第１半導体領
    域の第２導電型の浅い半導体領域の外周を取り囲み、第
    １半導体領域の第１導電型の埋め込みウエルよりも浅
    く、かつ、埋め込み半導体領域と電気的に接続される第
    １導電型の浅い半導体領域を形成し、かつ、前記第４半
    導体領域において第１半導体領域の第１導電型の埋め込
    みウエルよりも浅い第１導電型の浅い半導体領域を形成
    するために、前記第２マスクを不純物導入マスクとして
    不純物を半導体基板に導入する工程とを含み、 前記第１半導体領域においては、その第１半導体領域に
    おける第２導電型の浅い半導体領域が前記第３半導体領
    域に形成された第１導電型の浅い半導体領域および第１
    半導体領域における第１導電型の埋め込み半導体領域に
    取り囲まれ半導体基板から電気的に分離され、 前記第２半導体領域において、前記第２導電型の浅い半
    導体領域が前記半導体基板と電気的に接続されることを
    特徴とする半導体集積回路装置の製造方法。
JP10065115A 1998-03-16 1998-03-16 半導体集積回路装置の製造方法 Expired - Lifetime JP2978467B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP10065115A JP2978467B2 (ja) 1998-03-16 1998-03-16 半導体集積回路装置の製造方法
TW088101585A TW407307B (en) 1998-03-16 1999-02-02 Semiconductor integrated circuit device and process of manufacturing the same
SG1999001030A SG76592A1 (en) 1998-03-16 1999-02-25 Semiconductor integrated circuit device and process for manufacturing the same
KR1019990008456A KR100564180B1 (ko) 1998-03-16 1999-03-13 반도체집적회로장치 및 그 제조방법
CNB991040155A CN1142586C (zh) 1998-03-16 1999-03-16 半导体集成电路器件和制造半导体集成电路器件的方法
CNA2004100014852A CN1516259A (zh) 1998-03-16 1999-03-16 半导体集成电路器件和制造半导体集成电路器件的方法
US09/270,685 US6211003B1 (en) 1998-03-16 1999-03-16 Semiconductor integrated circuit device and process for manufacturing the same
US09/818,566 US6387744B2 (en) 1998-03-16 2001-03-28 Process for manufacturing semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10065115A JP2978467B2 (ja) 1998-03-16 1998-03-16 半導体集積回路装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP10065657A Division JPH11261022A (ja) 1998-03-16 1998-03-16 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH11261021A JPH11261021A (ja) 1999-09-24
JP2978467B2 true JP2978467B2 (ja) 1999-11-15

Family

ID=13277579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10065115A Expired - Lifetime JP2978467B2 (ja) 1998-03-16 1998-03-16 半導体集積回路装置の製造方法

Country Status (6)

Country Link
US (2) US6211003B1 (ja)
JP (1) JP2978467B2 (ja)
KR (1) KR100564180B1 (ja)
CN (2) CN1516259A (ja)
SG (1) SG76592A1 (ja)
TW (1) TW407307B (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
US6399465B1 (en) * 2000-02-24 2002-06-04 United Microelectronics Corp. Method for forming a triple well structure
JP2001291779A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6376870B1 (en) * 2000-09-08 2002-04-23 Texas Instruments Incorporated Low voltage transistors with increased breakdown voltage to substrate
JP4053232B2 (ja) * 2000-11-20 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP2002198439A (ja) * 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
US6586817B1 (en) * 2001-05-18 2003-07-01 Sun Microsystems, Inc. Device including a resistive path to introduce an equivalent RC circuit
US6489224B1 (en) * 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6514810B1 (en) * 2001-08-01 2003-02-04 Texas Instruments Incorporated Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
US6908859B2 (en) * 2001-10-12 2005-06-21 Texas Instruments Incorporated Low leakage power transistor and method of forming
US20030134479A1 (en) * 2002-01-16 2003-07-17 Salling Craig T. Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
KR100466193B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
JP4160550B2 (ja) 2004-10-29 2008-10-01 株式会社東芝 不揮発性半導体記憶装置
JP5034945B2 (ja) * 2005-08-18 2012-09-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
JP5222540B2 (ja) * 2007-05-15 2013-06-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5259246B2 (ja) * 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2009283867A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体装置
JP4602441B2 (ja) * 2008-06-16 2010-12-22 株式会社東芝 不揮発性半導体記憶装置
US7868423B2 (en) * 2008-11-12 2011-01-11 International Business Machines Corporation Optimized device isolation
JP5711033B2 (ja) * 2011-04-12 2015-04-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP6246076B2 (ja) * 2014-06-05 2017-12-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR20160001913A (ko) * 2014-06-27 2016-01-07 에스케이하이닉스 주식회사 전력용 전자 소자
US9773733B2 (en) 2015-03-26 2017-09-26 Mie Fujitsu Semiconductor Limited Semiconductor device
JP2017054966A (ja) * 2015-09-10 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
US9831134B1 (en) 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
KR20230165567A (ko) * 2022-05-27 2023-12-05 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2965783B2 (ja) * 1991-07-17 1999-10-18 三菱電機株式会社 半導体装置およびその製造方法
JP2682425B2 (ja) * 1993-12-24 1997-11-26 日本電気株式会社 半導体装置の製造方法
JP3601612B2 (ja) 1994-09-22 2004-12-15 富士通株式会社 半導体装置及びその製造方法
JP3101515B2 (ja) 1995-01-20 2000-10-23 三洋電機株式会社 Ｃｍｏｓ半導体装置の製造方法
JP2746175B2 (ja) 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
US5753956A (en) * 1996-01-11 1998-05-19 Micron Technology, Inc. Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry
JPH09293788A (ja) 1996-04-25 1997-11-11 Nec Corp 半導体装置の製造方法
JP3529549B2 (ja) 1996-05-23 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH11261021A (ja) 1999-09-24
CN1516259A (zh) 2004-07-28
SG76592A1 (en) 2000-11-21
US6211003B1 (en) 2001-04-03
US20010021551A1 (en) 2001-09-13
CN1238557A (zh) 1999-12-15
US6387744B2 (en) 2002-05-14
TW407307B (en) 2000-10-01
KR19990077856A (ko) 1999-10-25
CN1142586C (zh) 2004-03-17
KR100564180B1 (ko) 2006-03-29

Similar Documents

Publication Publication Date Title
JP2978467B2 (ja) 半導体集積回路装置の製造方法
US6569742B1 (en) Method of manufacturing semiconductor integrated circuit device having silicide layers
US7563664B2 (en) Semiconductor memory device equipped with memory transistor and peripheral transistor and method of manufacturing the same
KR100385408B1 (ko) 반도체 장치 및 그 제조 방법
US5023190A (en) CMOS processes
KR100505619B1 (ko) 반도체소자의정전하방전회로,그구조체및그구조체의제조방법
US6274914B1 (en) CMOS integrated circuits including source/drain plug
US6469347B1 (en) Buried-channel semiconductor device, and manufacturing method thereof
US6638799B2 (en) Method for manufacturing a semiconductor device having a silicon on insulator substrate
US5818091A (en) Semiconductor device with selectively patterned connection pad layer for increasing a contact margin
US6025628A (en) High breakdown voltage twin well device with source/drain regions widely spaced from fox regions
US5882964A (en) Process for the production of an integrated CMOS circuit
US5891780A (en) Method of fabricating mask ROM using junction isolation
US6566719B1 (en) Semiconductor integrated circuit
US7144782B1 (en) Simplified masking for asymmetric halo
US6008093A (en) Method of making a mask ROM
US6111295A (en) Semiconductor device having channel stopper portions integrally formed as part of a well
JP3378512B2 (ja) 半導体装置
JPH11261022A (ja) 半導体集積回路装置
JP4312915B2 (ja) 半導体装置
US6806134B2 (en) Sidewall strap for complementary semiconductor structures and method of making same
JPH03169022A (ja) 半導体集積回路装置
US5850360A (en) High-voltage N-channel MOS transistor and associated manufacturing process
JPH11330264A (ja) 半導体集積回路装置およびその製造方法
KR19990085480A (ko) 이중 전압 모오스 트랜지스터들의�제조방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070910

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080910

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090910

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090910

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100910

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110910

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110910

Year of fee payment: 12

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110910

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110910

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120910

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120910

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130910

Year of fee payment: 14

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term