JP2965783B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2965783B2 JP2965783B2 JP4087330A JP8733092A JP2965783B2 JP 2965783 B2 JP2965783 B2 JP 2965783B2 JP 4087330 A JP4087330 A JP 4087330A JP 8733092 A JP8733092 A JP 8733092A JP 2965783 B2 JP2965783 B2 JP 2965783B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- conductivity type
- concentration
- conductivity
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Description
製造方法に関し、特に、隣接するウェル間の干渉防止に
より素子分離特性の向上を図ったウェル構造を有する、
半導体装置およびその製造方法に関するものである。
ndom AccessMemory)などの半導体装
置が、微細化,高集積化が求められ、それに伴なって、
異なる導電型のウェルを隣接して設けたウェル構造が、
多く用いられるようになった。このようなウェル構造で
は、隣接するウェル間の干渉によって、DRAMのソフ
トエラーや、CMOS(Complementary
MetalOxide Semiconductor)
のラッチアップなどの不都合な現象が生じるという問題
があった。このようなウェル間の干渉防止を図るため、
種々のウェル構造の開発が進められている。
1」には、SRAM(StaticRandom Ac
cess Memory)のソフトエラーを防止するた
めのウェル構造を有する半導体装置が示されている。こ
の文献に示されたウェルは、すべて熱拡散工程を経て形
成されるものであるが、高集積化の進んだ今日、熱拡散
によるウェルの不純物濃度分布の制御が困難になってき
ている。
の従来の技術として、半導体基板表面においてウェル間
の分離絶縁を行なう分離酸化膜の下面に高濃度不純物層
を形成した半導体装置が存在した。
間の干渉防止を図ったウェルの構造について、図14を
参照しながら説明する。図14に示すウェルの構造にお
いては、p型のシリコン基板1表面から所定の深さにか
けて、nウェル2,pウェル3およびnウェル4が、互
いに隣接して配置され、各ウェルは、シリコン基板1表
面において分離酸化膜6によって分離されている。nウ
ェル4の内側には、pウェル5が形成されている。ま
た、ウェル間の分離特性を向上するために、分離酸化膜
の下面には、nウェル2内において高濃度n型層7が、
pウェル3内において高濃度p型層8が、nウェル4内
において高濃度n型層9が、pウェル5内において高濃
度p型層10がそれぞれ形成されている。
体装置の製造工程を、図15ないし図26に基づいて説
明する。
nウェル4を形成する領域のみが開口するように、レジ
スト膜11を形成する。その状態でn型の不純物である
リンを、所定の注入エネルギ,ドーズ量で注入し(図1
5)、nウェル4を形成する(図16)。
口するように、レジスト膜12を形成し、リンを、nウ
ェル4の場合よりも低い注入エネルギで注入して(図1
7)、ウェル2を形成し、図18に示す状態となる。
みが開口するように、レジスト膜13を形成し、p型不
純物である硼素を注入して(図19)、pウェル3,5
を形成し、図20に示す状態となる。
化膜14とシリコン窒化膜(Si3 N4 膜)15を形成
する(図21)。このシリコン窒化膜15を写真製版お
よびエッチングによってパターニングした後(図2
2)、さらに、nウェル2,4の表面を覆うようにレジ
スト膜16を形成する。この状態で硼素を注入し(図2
3)、pウェル3,5の表面の一部に高濃度p型層8,
10を形成する。
どはpウェル3,5表面を覆うようにレジスト膜17を
形成する(図24)。この状態でリンを注入し、nウェ
ル2,4の表面に高濃度n型層7,9を形成した後、レ
ジスト膜17を除去する(図25)。
成し、図26および図14に示す構造が完成する。
造および製造方法には、次のような問題点があった。
の高濃度n型層7、高濃度p型層8,10が、分離酸化
膜6の形成工程前に形成されるので、分離酸化膜6形成
のための熱処理時の高温のために、高濃度n型層7ある
いは高濃度p型層8,10の不純物が、熱拡散によって
各ウェルの活性領域に染み出してしまう。そのため、こ
れらの活性領域に形成されるトランジスタのチャネル幅
が狭い場合には、活性領域の不純物濃度が高くなってし
きい値電圧Vthが高くなりすぎ、トランジスタが正常に
動作しないという不都合が生じ、微細化のために極めて
好ましくないものであった。
構造では、次のような問題もあった。図27(a)に示
すように、半導体基板1とnウェル4の間、およびnウ
ェル4とpウェル5の間は、それぞれpn接合によって
分離されているが、それぞれのpn接合には、接合用量
C1 ,C2 が存在する。したがって、これらのpn接合
においては、電流の直流成分に関しては分離されている
が、交流成分については電気的に接続されているといえ
る。そのため、たとえばnウェル4に電源電圧VC C が
印加され、それに高周波ノイズVN (t)が重なると、
その高周波ノイズVN (t)は、pウェル5の電位V5
と半導体基板1の電位V1 の差となって現われる。図2
7(a)に示す従来のウェル構造では、nウェル4の下
面に隣接する半導体基板1のp型不純物濃度が比較的低
いため、nウェル4と半導体基板1とによって形成され
るpn接合において、半導体基板1側に空乏層が生じや
すい。そのため、接合容量C1 が比較的小さくなり、そ
の結果、高周波ノイズVN (t)のうちの大半がpウェ
ル5の電位V5 のゆれ現象となって現われるため、pウ
ェル5上に形成されるメモリに記憶された情報が消失し
たり、その他の素子の動作を不安定なものにするという
問題があった。
化,高集積化に適した素子分離強化手段を有するウェル
構造およびその製造方法を提供することを目的とする。
なる高周波ノイズに対して良好な絶縁性を有するウェル
構造を備えた半導体装置を提供することである。
の本発明の半導体装置は、第1導電型の半導体基板表面
に、活性領域を分離絶縁する分離酸化膜と、この分離酸
化膜によって分離絶縁された活性領域表面から所定の深
さにかけて形成された上層第1導電型ウェルとを備え
る。この上層第1導電型ウェルの下面は、その活性領域
全域にわたって連続して埋込形成された、所定厚さの高
濃度第1導電型層によって覆われ、その高濃度第1導電
型層の下面は、活性領域全域にわたって埋込形成され
た、所定の厚さの下層第1導電型ウェルによって覆われ
ている。上層第1導電型ウェルの外周側面は、分離酸化
膜と高濃度第1導電型層とによって包囲されている。ま
た、前記下層第1導電型ウェルの下面および外周側面な
らびに前記高濃度第1導電型層の外周側面は、埋込形成
された所定の厚さの第2導電型ウェルによって覆われて
おり、さらに、この第2導電型ウェルの外周側面は、半
導体基板の不純物濃度よりも高濃度の第1導電型不純物
領域と接するものである。
施例においては、上記第2導電型ウェルの下面全域に接
するように、少なくともその第2導電型ウェルの下方の
領域に埋込形成された、所定厚さの高濃度第1導電型埋
込層をさらに備えている。
明の製造方法は、半導体基板の表面に、活性領域を分離
絶縁する分離酸化膜を形成する工程と、第1導電型の不
純物を、所定の注入エネルギおよびドーズ量で前記半導
体基板表面に注入し、前記活性領域全域にわたって、所
定の深さに所定の厚さの下層第1導電型ウェルを埋込み
形成する工程と、前記下層第1導電型ウェルを形成した
ときよりも低い注入エネルギで第1導電型不純物を注入
し、前記下層第1導電型ウェルの上面に接するように、
前記活性領域全域にわたって高濃度第1導電型層を形成
する工程とを備えている。
の局面においては、分離酸化膜を形成する工程の後、か
つ下層第1導電型ウェルを埋込み形成する工程の前に、
下層第1導電型ウェルの下面および外周側壁、ならび
に、高濃度第1導電型ウェルおよび前記高濃度第1導電
型層の外周側壁に接してそれらを包囲する位置に、所定
の注入エネルギとドーズ量で、第2導電型の不純物を注
入し、第2導電型ウェルを形成する工程を備えている。
さらに、分離酸化膜を形成する工程の後、かつ第2導電
型ウェルを形成する工程の前に、少なくとも第2導電型
ウェルの全領域の下面に接するように、所定の注入エネ
ルギとドーズ量で第1導電型不純物を注入し、高濃度第
1導電型埋込層を形成する工程をさらに備えている。
ウェルの下面を覆うとともに、周囲が分離酸化膜の下面
に接するように形成された高濃度第1導電型層を有する
ことにより、ウェルの素子分離強化が図られる。この高
濃度第1導電型層は、従来技術のように分離酸化膜の下
面において活性領域まで連続して形成された高濃度不純
物層と異なり、活性領域からの距離が比較的長く確保さ
れている。そのため、熱処理時の拡散による不純物の活
性領域への染み出しが防止され、活性領域のしきい値電
圧の上昇も抑えられる。
導電型ウェルで包囲し、さらに、少なくとも第2導電型
ウェルの下方の領域に埋込形成された高濃度第1導電型
埋込層を備えることにより、第2導電型ウェルと高濃度
第1導電型埋込層の間に形成されるpn接合における空
乏層の発生が抑制される。したがってその接続容量が大
きくなり、第2導電型ウェルに印加された電源電圧の高
周波ノイズ成分の上層第1導電型ウェルへの分担の割合
が小さくなり、上層第1導電型ウェルの電位の揺れが抑
制される。さらに、第2導電型ウェルの外周側面が、基
板濃度よりも高濃度の不純物領域と接しているため、そ
の部分が低濃度な半導体基板領域と接している場合より
も素子分離特性を向上させることが可能である。
れば、まず分離酸化膜を形成して活性領域を分離絶縁
し、その後に、各ウェルおよび高濃度第1導電型埋込層
などの形成のための第1導電型不純物の注入を行なうた
め、分離酸化膜形成時の熱処理によって不純物が活性領
域へ染み出す現象が防止される。また、第1導電型ウェ
ルを、熱拡散によらずに埋込形成するため、不純物の活
性領域への染み出しを一層確実に防止することができ
る。
置のウェル構造を、図1に基づいて説明する。
半導体基板としてのp型のシリコン基板21の主表面
に、分離酸化膜22でそれぞれ分離された領域に、上層
のnウェル23,下層のnウェル24、上層のpウェル
25,下層のpウェル26および上層のpウェル27,
下層のpウェル28が形成されている。 nウェル2
3,24の間、pウェル25,26の間およびpウェル
27,28の間には、それぞれ、分離酸化膜22直下か
ら各ウェル内の領域全域に、高濃度n型層32,高濃度
p型層33および高濃度p型層34がいずれも101 6
〜102 2 /cm3 程度の濃度で形成され、各活性領域
の分離特性を向上している。
部およびpウェル28の底面は、高濃度のnウェル2
9,30,31で包囲されて、pウェル25,26とp
ウェル27,28との分離絶縁を確保している。ここ
で、pウェル25,26,27,28の濃度は、10
1 5 〜101 8 /cm3 程度である。また、nウェル2
9,30,31のn型不純物濃度は、101 6 〜10
1 9 /cm3 程度である。
に示すような具体的な半導体装置に適用される。図2に
示された半導体装置においては、nウェル23上にはp
チャネルトランジスタ101が、pウェル25上にはn
チャネルトランジスタ102が形成されている。またp
ウェル27上にはDRAMのメモリセル103が形成さ
れている。
メモリセル103が形成されたpウェル27の分離特性
が良好であるため、メモリセル103のキャパシタへの
キャリアの注入などに伴いソフトエラーなどが防止さ
れ、素子特性の向上が図られる。また、図2に示したよ
うに、例えばpウェル25、27にそれぞれ形成された
n型ソース/ドレイン領域の端部から、その下方に位置
する高濃度p型層33、34の端部までの距離は、高濃
度p型層33、34が分離酸化膜22の下部に回り込ん
で形成されているということから、十分な大きさとする
ことができ、この点においても素子分離能力が高いこと
が分かる。
を、図3ないし図8に基づいて説明する。
面に、熱酸化法によって500Å程度の厚さの酸化膜3
5を形成し、さらにその上に、CVD法によって、シリ
コン窒化膜36を1000Å程度の厚さに形成する(図
3)。その後、シリコン窒化膜36に写真製版およびエ
ッチングを施してパターニングし(図4)、その状態で
900℃〜1000℃の雰囲気で熱酸化を施すことによ
って、分離酸化膜22を形成して、シリコン窒化膜36
を除去する(図5)。
開口するように、レジスト膜37を形成し、その状態で
たとえば注入エネルギ2〜6MeV,ドーズ量101 2
〜101 6 /cm2 の条件でリンを注入し、シリコン基
板21内の所定深さの位置に、nウェル31を形成する
(図6)。
ェル24,30を形成する領域のみが開口するように、
レジスト膜38を形成し、注入エネルギ500KeV〜
3MeV,ドーズ量101 2 〜101 6 /cm2 の条件
でリンを注入し、nウェル24,30を形成する。その
後さらに、注入エネルギ200KeV〜1MeV,ドー
ズ量101 1 〜101 5 /cm2 の条件で、高濃度n型
層29,32を形成する(図7)。
ェル26,28を形成する領域のみが開口するようにレ
ジスト膜39を形成し、300KeV〜3MeV,10
1 2 〜101 6 /cm2 の条件で硼素を注入し、pウェ
ル26,28を形成する。その後、50KeV1Me
V,101 1 〜101 5 /cm2 の条件で再び硼素を注
入して、高濃度p型層33,34を形成し、さらに5〜
100KeV,101 0 〜101 5 /cm2 で硼素を注
入してpウェル25,27を形成することにより、図8
に示す構造が完成する。
ては、図1のX1 軸で示す位置の深さ方向の不純物濃度
分布は、概略図9(a)に示すようになっている。それ
に対し図14に示した従来のウェル構造においては、X
1軸で示す位置の深さ方向の不純物濃度分布は、図9
(b)に示したようになっている。図9(a)(b)の
対比から明らかなように、従来のウェル構造においては
シリコン基板1表面近傍に低濃度の平坦な濃度分布を有
するが、本実施例においては、そのような平坦な濃度分
布が存在せず、p型の不純物濃度分布もピークをシリコ
ン基板表面近傍に有する構造となっている。また、pウ
ェル27の外周より外側の、分離酸化膜22直下におい
ては、図28(a)に示すような不純物濃度分布を有し
ている。このように、pウェル27の下側に、p型不純
物を2段階のイオン注入によって高濃度p型層34とp
ウェル28を形成しているため、分離酸化膜22の直下
と、それよりもさらに深いところにp型不純物濃度のピ
ークが位置し、比較的広範囲にわたって高濃度が保たれ
ている。それに対し、高濃度p型層34とpウェル28
とを、1回のイオン注入で1個の層として形成した場合
には、図28(b)に示すように、p型不純物濃度分布
のピークがより深いところに位置するため、分離酸化膜
22直下ではより低濃度になって、十分な素子分離強化
機能を発揮し得ない。したがって、図9(a)および図
28(a)に示すようなウェル構造を有する本実施例で
は、活性領域の近傍においては分離酸化膜37の下面に
高濃度p型層を設けることなく、高濃度p型層34によ
ってpウェル27の素子分離特性が強化される。したが
って、高濃度p型層34と活性領域表面との距離がある
程度確保され、p型不純物が活性領域表面に染み出すこ
とが防止される。
6,28および高濃度nウェル31もすべて、熱拡散を
用いずに埋込形成されるため、ウェル形成のための熱拡
散工程の影響で不純物が活性領域に染み出す現象も防止
される。
のしきい値電圧が上昇してしまうという不都合な現象が
抑制され、高集積化に適したウェル構造となる。
従来例とを対比して、チャネル幅としきい値電圧との関
係を示すグラフを図10(a) に、チャネル長としき
い値電圧との関係を示すグラフを図10(b)に示す。
ただし、図10(b)においては、実施例がバックゲー
ト0V使用、従来例がバックゲート−3V仕様である。
これらのグラフから明らかなように、チャネル幅が小さ
くなるにつれてしきい値電圧が上昇するいわゆる狭チャ
ネル効果が、従来例に対して本実施例において顕著に抑
制されている。また、チャネル長が短くなるにつれてし
きい値電圧が低下するいわゆる短チャネル効果について
も、本実施例において抑制されていることがわかる。
11および図12(a)ないし(c)を参照しながら説
明する。
に示すように、nウェル31の下面に接する深さに、半
導体基板21と同じ導電型(本実施例の場合はp型)の
高濃度埋込層(以下「高濃度p型埋込層」と記す)40
が形成されている。この高濃度p型埋込層40の下面
は、半導体基板21のp型領域と接しているため、高濃
度p型埋込層40は半導体基板21と電気的に接続され
ている。すなわち、高濃度p型埋込層42は基板電位が
印加されている。また高濃度p型埋込層40は、半導体
基板21のp型不純物濃度が約101 5 /cm3 である
のに対して、10 1 6 /cm3 〜102 2 /cm3 程度
の高いp型不純物濃度を有している。
すように電源電圧Vc c が印加され、半導体基板21に
は0ボルトまたは負のバイアス電位V2 1 が印加され
る。したがって、nウェル31と高濃度p型埋込層40
との間のpn接合部には、ある程度空乏層が広がってい
る。このpn接合部の接合容量をC1 0 ,nウェル31
とpウェル34との間のpn接合部の接合容量をC2 0
とすると、C1 0 は、図27(a)に示した従来のウェ
ル構造の場合のC1 に比べて、大きくなる。それは、図
12(a)に示したウェル構造において、半導体基板と
nウェル31との間に高濃度p型埋込層40を介在させ
たことにより、nウェル31と高濃度p型埋込層40と
のpn接合部において発生する空乏層の幅が、図27
(a)に示したウェル構造の半導体基板1とnウェル4
との間のpn接合部に発生する空乏層に比べて、小さく
なるためである。また、接合容量C2 0 は、従来例の接
合容量C2 とほぼ同じである。
れた電源電圧Vc c に付随する図12(b)に示すよう
なノイズ成分VN (t)は、nウェル31の抵抗RN と
接合容量C1 とで分割された値が伝播することになる。
て、接合容量C1 0が比較的大きくなることにより、従
来例に比べてノイズ成分VN (t)のうち接合容量C
1 0 で分担する割合が大きくなる。したがって、pウェ
ル27の電位V2 7 の変動は、図12(c)に示すよう
に、図27(c) に示す従来の場合に比べて極めて小
さくなる。その結果、従来のウェル構造において生じて
いた、電源ノイズの影響によるウェル電位の変動に伴
う、素子特性の劣化などが防止される。
第1の実施例で述べたnウェル29,30,31の形成
工程よりも前段階において、かつ素子分離領域22を形
成した後に、p型不純物としての硼素を、1〜3MeV
の注入エネルギ、101 2 〜101 3 /cm2 のドーズ
量で半導体基板21全面に注入することにより形成され
る。
p型埋込層40を半導体基板21の全面にわたって形成
したが、図13に示すように、高濃度p型埋込層40と
同様の不純物濃度,厚さの高濃度p型埋込層41を、n
ウェル31の下方の領域にのみ形成することによって
も、同様に電源ノイズによるpウェル27の電位変動を
抑制することが可能である。
ェル内に、分離酸化膜の下面中央に沿って接するととも
に、活性領域全域にかけて連続した高濃度第1導電型層
を有することにより、不純物の活性領域への染み出しに
よるチャネル特性の劣化が防止され、高集積化のために
適したウェル構造を提供することができる。また、前記
下層第1導電型ウェルの下面および外周側面ならびに前
記高濃度第1導電型層の外周側面は、埋込形成された所
定の厚さの第2導電型ウェルによって覆われるととも
に、この第2導電型ウェルの外周側面が、半導体基板の
不純物濃度よりも高濃度の第1導電型不純物領域と接す
ることにより、その部分が低濃度な半導体基板領域と接
している場合に比べて、その領域において空乏層が発生
しにくくなることから、パンチスルーの発生が抑制され
るため、素子分離特性を向上させることが可能である。
型ウェルによって下面と外周側面とを包囲された第1導
電型ウェルを有するウェル構造において、その第2導電
型ウェルの下面に接して半導体基板と同じ導電型の高濃
度第1導電型埋込層を有することにより、第2導電型ウ
ェルに印加される電源電圧に付随するノイズ成分の影響
による第1導電型ウェルの電位の変動を抑制することが
でき、素子特性の劣化が防止される。
ば、分離酸化膜の形成をウェルの形成前に行ない、ウェ
ルの形成を、すべて熱拡散工程を伴なわない埋込形成に
よって行なうため、熱処理時の高温による不純物の活性
領域への拡散現象が抑制され、微細化に伴なうチャネル
特性の劣化が防止される。
ェル構造を示す断面図である。
半導体素子が形成された場合の一例を示す断面図であ
る。
ル構造を形成するための第1工程を示す断面図である。
の半導体装置のウェル構造の、矢印X1 方向の不純物濃
度分布を示すグラフを示す図、(b)は図14に示した
従来の半導体装置のウェル構造の、矢印X1 方向の不純
物濃度分布のグラフを示す図である。
1の実施例と従来例とを対比したグラフを示す図、
(b)は、短チャネル効果について本発明の第1の実施
例と従来例とを対比したグラフを示す図である。
ウェル構造を示す断面図である。
て、nウェル29に印加された電源電圧Vc c に付随す
るノイズ成分VN (t)の影響によるpウェル27の電
位変動を考察するための等価回路を含む断面図、(b)
はノイズ成分VN (t)の変動の様子を示すグラフ、
(c)はpウェル27の電位V2 7 の変動の様子を示す
グラフである。
ほぼ同様の効果を示す他の実施例のウェル構造を示す断
面図である。
断面図である。
造を形成するための第1工程を示す断面図である。
において、nウェル4に印加された電源電圧Vc c に付
随するノイズ成分VN (t)の影響によるpウェル5の
電位の変動を考察するための等価回路を含む断面図、
(b)は、ノイズ成分VN (t)の変動の様子を示すグ
ラフ、(c)は、nウェル5の電位V5 の変動の様子を
示すグラフである。
例の半導体装置のウェル構造の、矢印X2 方向の不純物
濃度分布を示すグラフを示す図、(b)は、高濃度p型
層34とpウェル28とを1回のイオン注入で形成した
と仮定した場合の、(a)と同様のグラフを示す図であ
る。
Claims (5)
- 【請求項1】 第1導電型の半導体基板と、前記 半導体基板の表面に形成された活性領域を分離絶縁
する分離酸化膜と、前記 分離酸化膜によって分離絶縁された前記活性領域の
表面から所定の深さにかけて形成された上層第1導電型
ウェルと、前記 上層第1導電型ウェルの下面を覆い、かつ前記上層
第1導電型ウェルの外周側面を前記分離酸化膜とともに
包囲するように、前記活性領域全域にわたって連続して
埋込形成された、所定厚さの高濃度第1導電型層と、 前記高濃度第1導電型層の下面を覆うように前記活性領
域全域にわたって埋込形成された、所定の厚さの下層第
1導電型ウェルと、前記下層第1導電型ウェルの下面および外周側面ならび
に前記高濃度第1導電型層の外周側面を覆うように埋込
形成された、所定の厚さの第2導電型ウェルとを備え、 前記第2導電型ウェルの外周側面は、半導体基板の不純
物濃度よりも高濃度の第1導電型不純物領域と接するこ
とを特徴とする、 半導体装置。 - 【請求項2】 前記第2導電型ウェルの下面全域に接す
るように、少なくとも前記第2導電型ウェルの下方の領
域に埋込み形成された、所定厚さの高濃度第1導電型埋
込層をさらに備えた、請求項1記載の半導体装置。 - 【請求項3】 半導体基板の表面に、活性領域を分離絶
縁する分離酸化膜を形成する工程と、 第1導電型の不純物を、所定の注入エネルギ、所定のド
ーズ量で前記半導体基板表面に注入し、前記活性領域全
域にわたって、所定の深さに所定の厚さの下層第1導電
型ウェルを埋込み形成する工程と、 前記下層第1導電型ウェルを形成したときよりも低い注
入エネルギかつより高いドーズ量で第1導電型不純物を
注入し、前記下層第1導電型ウェルの上面に接するよう
に、前記活性領域全域にわたって高濃度第1導電型層を
形成する工程と、 前記高濃度第1導電型層を形成する工程よりも低い注入
エネルギ、かつより低いドーズ量で、第1導電型不純物
を注入し、前記高濃度第1導電型層の上面に接するよう
に、前記活性領域全域にわたって上層第1導電型ウェル
を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項4】 分離酸化膜を形成する工程の後、かつ下
層第1導電型ウェルを埋込み形成する工程の前に、 所定の注入エネルギおよび所定のドーズ量で第2導電型
の不純物を注入し、後に形成される前記下層第1導電型
ウェルの下面および外周側面、ならびに、高濃度第1導
電型ウェルおよび前記高濃度第1導電型層の外周側面と
に接してそれらを包囲する位置に、所定の注入エネルギ
と所定のドーズ量で、第2導電型の不純物を注入するこ
とにより、第2導電型ウェルを形成する工程をさらに備
えた請求項3記載の半導体装置の製造方法。 - 【請求項5】 分離酸化膜を形成する工程の後、かつ第
2導電型ウェルを形成する工程の前に、少なくとも前記
第2導電型ウェルの下面全面に接するように、所定の注
入エネルギとドーズ量で第1導電型不純物を注入し、高
濃度第1導電型埋込層を形成する工程をさらに備えた、
請求項4記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4087330A JP2965783B2 (ja) | 1991-07-17 | 1992-04-08 | 半導体装置およびその製造方法 |
US07/906,890 US5293060A (en) | 1991-07-17 | 1992-07-06 | Semiconductor device with diffusion well isolation |
KR1019920012644A KR960015596B1 (ko) | 1991-07-17 | 1992-07-15 | 반도체장치 및 그 제조방법 |
DE4223272A DE4223272C2 (de) | 1991-07-17 | 1992-07-15 | Halbleitervorrichtung mit einer Wannenstruktur und Verfahren zu deren Herstellung |
US08/167,280 US5401671A (en) | 1991-07-17 | 1993-12-15 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17698291 | 1991-07-17 | ||
JP3-176982 | 1991-07-17 | ||
JP4087330A JP2965783B2 (ja) | 1991-07-17 | 1992-04-08 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05129429A JPH05129429A (ja) | 1993-05-25 |
JP2965783B2 true JP2965783B2 (ja) | 1999-10-18 |
Family
ID=26428616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4087330A Expired - Lifetime JP2965783B2 (ja) | 1991-07-17 | 1992-04-08 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5293060A (ja) |
JP (1) | JP2965783B2 (ja) |
KR (1) | KR960015596B1 (ja) |
DE (1) | DE4223272C2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2851753B2 (ja) * | 1991-10-22 | 1999-01-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
KR0131373B1 (ko) * | 1994-06-15 | 1998-04-15 | 김주용 | 반도체 소자의 데이터 출력버퍼 |
JP3601612B2 (ja) * | 1994-09-22 | 2004-12-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
US5623159A (en) * | 1994-10-03 | 1997-04-22 | Motorola, Inc. | Integrated circuit isolation structure for suppressing high-frequency cross-talk |
US5501993A (en) * | 1994-11-22 | 1996-03-26 | Genus, Inc. | Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation |
JPH09270466A (ja) * | 1996-04-01 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
US5767000A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of manufacturing subfield conductive layer |
KR980006533A (ko) * | 1996-06-28 | 1998-03-30 | 김주용 | 반도체 장치 및 그 제조방법 |
EP0831518B1 (en) * | 1996-09-05 | 2006-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for producing the same |
KR100228331B1 (ko) * | 1996-12-30 | 1999-11-01 | 김영환 | 반도체 소자의 삼중웰 제조 방법 |
US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
KR100244248B1 (ko) * | 1997-04-10 | 2000-03-02 | 김영환 | 반도체 소자의 웰 형성방법 |
AU8277198A (en) * | 1997-06-30 | 1999-01-19 | Symbios, Inc. | High dose p+ buried layer structure |
US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
JP3382144B2 (ja) * | 1998-01-29 | 2003-03-04 | 株式会社東芝 | 半導体集積回路装置 |
US6137142A (en) | 1998-02-24 | 2000-10-24 | Sun Microsystems, Inc. | MOS device structure and method for reducing PN junction leakage |
JP2978467B2 (ja) * | 1998-03-16 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
KR100265774B1 (ko) * | 1998-03-26 | 2000-09-15 | 윤종용 | 반도체 메모리장치의 트리플 웰의 제조방법 |
US5985705A (en) * | 1998-06-30 | 1999-11-16 | Lsi Logic Corporation | Low threshold voltage MOS transistor and method of manufacture |
KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
US6440805B1 (en) * | 2000-02-29 | 2002-08-27 | Mototrola, Inc. | Method of forming a semiconductor device with isolation and well regions |
US7145191B1 (en) * | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
KR20030096667A (ko) * | 2002-06-17 | 2003-12-31 | 삼성전자주식회사 | 반도체 메모리 장치의 정션 캐패시터 형성방법 및 그 구조 |
US7719054B2 (en) * | 2006-05-31 | 2010-05-18 | Advanced Analogic Technologies, Inc. | High-voltage lateral DMOS device |
JP2008160078A (ja) * | 2006-12-01 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 樹脂膜の評価方法および半導体装置の製造方法 |
JP5519140B2 (ja) * | 2008-10-28 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4424526A (en) * | 1981-05-29 | 1984-01-03 | International Business Machines Corporation | Structure for collection of ionization-induced excess minority carriers in a semiconductor substrate and method for the fabrication thereof |
US4633289A (en) * | 1983-09-12 | 1986-12-30 | Hughes Aircraft Company | Latch-up immune, multiple retrograde well high density CMOS FET |
EP0349022A3 (en) * | 1985-01-30 | 1991-07-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
JPH0793282B2 (ja) * | 1985-04-15 | 1995-10-09 | 株式会社日立製作所 | 半導体装置の製造方法 |
KR930010088B1 (ko) * | 1985-04-24 | 1993-10-14 | 가부시기가이샤 히다찌세이꾸쇼 | 반도체 기억장치와 그 제조방법 |
US5148255A (en) * | 1985-09-25 | 1992-09-15 | Hitachi, Ltd. | Semiconductor memory device |
JPS62248247A (ja) * | 1986-04-21 | 1987-10-29 | Seiko Epson Corp | 半導体装置 |
JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
US4795716A (en) * | 1987-06-19 | 1989-01-03 | General Electric Company | Method of making a power IC structure with enhancement and/or CMOS logic |
US5260226A (en) * | 1987-07-10 | 1993-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
JP2727552B2 (ja) * | 1988-02-29 | 1998-03-11 | ソニー株式会社 | 半導体装置の製造方法 |
JPH0279464A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
JPH02123766A (ja) * | 1988-11-02 | 1990-05-11 | Mitsubishi Electric Corp | 半導体装置 |
EP0396948B1 (en) * | 1989-04-21 | 1997-12-29 | Nec Corporation | Bi-cmos integrated circuit |
JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Bi―CMOS集積回路 |
US5138420A (en) * | 1989-11-24 | 1992-08-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having first and second type field effect transistors separated by a barrier |
JP2668141B2 (ja) * | 1989-11-29 | 1997-10-27 | 三菱電機株式会社 | Mis型fet |
US5290714A (en) * | 1990-01-12 | 1994-03-01 | Hitachi, Ltd. | Method of forming semiconductor device including a CMOS structure having double-doped channel regions |
JPH04152536A (ja) * | 1990-10-16 | 1992-05-26 | Fuji Electric Co Ltd | Mis型半導体装置の製造方法 |
-
1992
- 1992-04-08 JP JP4087330A patent/JP2965783B2/ja not_active Expired - Lifetime
- 1992-07-06 US US07/906,890 patent/US5293060A/en not_active Expired - Lifetime
- 1992-07-15 KR KR1019920012644A patent/KR960015596B1/ko not_active IP Right Cessation
- 1992-07-15 DE DE4223272A patent/DE4223272C2/de not_active Expired - Lifetime
-
1993
- 1993-12-15 US US08/167,280 patent/US5401671A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE4223272A1 (de) | 1993-01-21 |
US5401671A (en) | 1995-03-28 |
KR960015596B1 (ko) | 1996-11-18 |
US5293060A (en) | 1994-03-08 |
KR930003325A (ko) | 1993-02-24 |
JPH05129429A (ja) | 1993-05-25 |
DE4223272C2 (de) | 1994-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
US4906587A (en) | Making a silicon-on-insulator transistor with selectable body node to source node connection | |
KR100243715B1 (ko) | 공핍부가 합체된 고립 웰의 fet를 가진 cmos 구조물 및 그 제조 방법 | |
WO1997027628A1 (en) | Semiconductor device with self-aligned insulator | |
US5457339A (en) | Semiconductor device for element isolation and manufacturing method thereof | |
US5079605A (en) | Silicon-on-insulator transistor with selectable body node to source node connection | |
US6656803B2 (en) | Radiation hardened semiconductor memory | |
JP3031880B2 (ja) | 半導体装置およびその製造方法 | |
US6071763A (en) | Method of fabricating layered integrated circuit | |
US6946710B2 (en) | Method and structure to reduce CMOS inter-well leakage | |
JPH1070250A (ja) | 半導体装置およびその製造方法 | |
KR100324931B1 (ko) | 반도체장치 및 그의 제조방법 | |
KR19990068200A (ko) | 디커플링 캐패시턴스 형성 방법 및 반도체 소자 | |
JP2932376B2 (ja) | 半導体装置及びその製造方法 | |
JP2004072063A (ja) | 半導体装置及びその製造方法 | |
US6900504B2 (en) | Integrated structure effective to form a MOS component in a dielectrically insulated well | |
JP2845186B2 (ja) | 半導体装置とその製造方法 | |
US6291327B1 (en) | Optimization of S/D annealing to minimize S/D shorts in memory array | |
US6337252B1 (en) | Semiconductor device manufacturing method | |
JPH04328861A (ja) | 半導体集積回路装置及びその製造方法 | |
KR100356827B1 (ko) | 반도체장치의 웰 및 그 형성방법 | |
JPS61107759A (ja) | 相補型半導体装置 | |
KR100247704B1 (ko) | 반도체장치의 제조방법 | |
JPH0481339B2 (ja) | ||
JPH0653420A (ja) | BiCMOSトランジスタ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |