KR930010088B1 - 반도체 기억장치와 그 제조방법 - Google Patents

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KR930010088B1
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Abstract

내용 없음.

Description

반도체 기억장치와 그 제조방법
제 1 도는 본 발명의 제 1 실시예인 DRAM의 메모리셀 어레이의 주요부를 도시한 회로도.
제 2 도는 제 1 도의 DRAM의 컬럼 선택선을 설명하기 위한 도면.
제 3 도는 제 1 도의 DRAM의 메모리셀 어레이를 도시한 평면도.
제 4 도는 제 3 도의 Ⅳ-Ⅳ절단선에 있어서의 단면도.
제 5 도는 제 3 도의 용량소자부에 있어서의 불순물 농도분포를 도시한 도면.
제 6 도 내지 제 12 도는 각 제조공정에 있어서의 제 1 도의 DRAM의 메모리셀 어레이의 주요부를 도시한 평면도.
제 13 도 내지 제 29b 도중의 a도면은 각 제조공정에 있어서의 제 1 도의 DRAM의 메모리셀 어레이의 주요부를 도시한 단면도.
제 13a 도 내지 제 29b 도중의 B도면은 각 제조공정에 있어서의 제 1 도의 DRAM의 주변회로를 구성하는 상보형의 MISFET의 주요부를 도시한 단면도.
제 30a 도, 제 30b 도는 제 1 실시예의 변형예를 도시하기 위한 단면도.
제 31 도 내지 제 33 도는 본 발명의 제 2 실시예를 도시한 메모리셀의 제조공정 도중에 있어서의 평면도.
제 34 도는 제 2 실시예의 변형예를 도시하기 위한 평면도.
제 35 도 내지 제 37 도는 본 발명의 제 3 실시예를 도시한 메모리셀의 제조공정 도중에 있어서의 평면도.
제 38 도 내지 제 40 도는 본 발명의 제 4 실시예를 도시한 메모리셀의 제조공정 도중에 있어서의 평면도.
제 41 도는 본 발명의 제 5 실시예를 도시한 메모리셀의 단면도.
본 발명은 반도체 기억장체에 관한 것으로, 특히 스위치소자와 정보 축적용 용량소지자와의 직렬회로로 이루어지는 메모리셀을 가진 반도체 기억장치에 적용하여 유효한 기술에 관한 것이다.
정보의 리라이트가 가능한 기억기능을 가진 반도체집적회로장치로서 다이나믹형 랜덤 액세스 메모리를 구비한 반도체 집적회로 장치(이하, DRAM이라 한다)가 사용되고 있다. DRAM의 1비트의 메모리셀은 스위치용(메모리셀 선택용) 소자와 정보 축적용 용량소자와의 직렬회로라고 하는 간단한 구성이다. 이로인해, 메모리셀의 점유면적을 축소하기 쉽고, DRAM의 대용량화를 도모하기 쉽다.
고집적화에 의해 메모리셀, 특히 용량소자의 면적을 충분히 확보하는 것이 곤란하기 때문에, 정보로 되는 전하의 축적양이 저하될 수 밖에 없다. 이것은 리드시의 오동작 α선에 의한 소프트 에러등을 발생시키는 원인으로 된다. 그래서, 축적되는 정보로 되는 전하량을 증가시키기 위해서 전하를 축적하는 면적을 증가하도록 세공(moat) 또는 트랜치(trench)를 이용하여 용량소자를 구성하는 기술(예를 들면, 일본국특허공보 소화58-12739)가 채용되는 경향에 있다. 그러나, 본 발명자는 현재 상태의 사진식각기술(photolithorgraphy)에서는 세공 또는 트랜치의 형상이나 깊이를 균일하게 형성할 수가 없으므로, DRAM의 고집적화와 양신화를 도모하는 것이 곤란하다는 문제점을 발견하였다.
또, 상기 메모리셀은 메모리셀 어레이내에 있어서, 인접하는 여러개의 메모리셀과 전기적으로 분리할 필요가 있다. 메모리셀은 내(耐)산화용 마스크를 이용한 반도체기판의 산화에 의해 형성된 필드절연막에 의해서 분리되고 있다. 이와같은 분리기술에서는 내산화용 마스크 하부의 반도체 기판도 산화되기 때문에, 내산화용 마스크의 치수와 필드절연막의 치수와의 치수차가 커진다. 즉, 필드절연막의 면적의 치수가 커져서 메모리셀의 면적, 특히 용량소자의 면적이 작어진다. 이로인해, 정보로 되는 전하의 축적량이 저하하고, 리드시의 오동작, α선에 의한 소프프 에러등을 일으키기 쉬우므로, DRAM의 고집적화, 대용량화를 도모할 수가 없다는 문제점을 발견하였다.
상기 분리기술에 있어서의 치수의 변화량의 오차를 방지하는 기술은 예를 들면, 일본국 특허공개공보소화 57-188866호에 기재되어 있다.
본 발명의 목적은, 반도체기억장치의 고집적화, 대용량화를 도모할 수 있는 것이 가능한 기술을 제공하는 데 있다.
본 발명의 다른 목적은 반도체 기억장치의 고집적화, 대용량화를 도모하고 또한 신뢰성의 향상을 도모하는 것이 가능한 기술은 제공하는데 있다.
본 발명의 또다른 목적은 반도체 기억장치의 고집적화, 대용량화를 도모하고, 또한 제조공정의 저감을 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 또다른 목적은 반도체 기억장치의 고집적화, 대용량화를 도모하고, 또한 제조공정에 있어서의 신뢰성의 향상을 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술과 첨부도면에 의해서 명확하게 될 것이다.
본 출원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
스위치용 소자와 정보 축적용 소자와의 직렬회로를 메모리셀로 하는 DRAM에 있어서, 용량소자의 형상의 일부를 규정하도록 퇴적된 제 1 절연막을 형성하고, 그 제 1 절연막을 마스크로서 용량소자형성영역에 유전체막으로 사용하는 제 2 절연막을 형성한다. 용량소자의 한쪽의 전극은 제 1 절연막을 마스크의 일부로서 이용한 불순물의 도입에 의해서 형성된다. 그 한쪽의 전극 사이 및 아래에는 반대 도전형의 반도체 영역이 형성된다. 메모리셀의 형상은 제 1 절연막과 이것을 마스크로서 이용한 열산화에 의해서 형성된 산화막에 의해서 규정된다.
본 발명을 폴디드 비트라인(folded bit line) 방식을 채용하는 DRAM에 적용한 실시예와 함께 설명한다.
실시예의 전체도면에 있어서, 같은 기능을 가진 것을 같은 부호를 붙이고 그 반복적인 설명은 생략한다.
제 1 도와 제 2 도는 본 발명의 제 1 실시예를 설명하기 위한 DRAM의 메모리셀 어레이의 주요부를 도시한 등가회로 도면이다.
제 1 도에 도시한 것과 같이, 메모리 어레이 M-ARY는 여러쌍의 데이타선 DL0,
Figure kpo00001
~DLK,
Figure kpo00002
, 여러개의 워드선 WL0~WL3과 여러개의 메모리셀 M00~Mk3을 갖는다. 1쌍의 데이타선 DL은 센스앰프 SA의 한쪽끝에서 행방향으로 연장한다. 워드선 WL은 X디코더 XDEC에서 데이타선 DL과 교차하는 열방향으로 연장한다. 각 메모리셀은 스위칭 MISFET Qm과 이에 직렬로 접속된 MIS 캐패시터 Cm로 구성되어 있다. 캐패시터 Cm의 한쪽의 전극에는 고정전위 1/2 Vcc(전원전압의 1/2의 전압)이 인가된다.
센스앰프 SA는 도시한 것과 같이, 각 데이타선 쌍에 1대1로 대응되어 마련된 단위회로 USA0-USAK와 파워스위치 MISFET Q1과 Q2로 이루어 진다. 각 단위회로는 도시한 것과 같이, P채널 MISFET Q3, Q4와 N채널 MISFET Q5, Q6로 이루어지는 입출력 공통의 CMOS(CMIS)래치회로로 이루어진다. 프라차지회로 PC는 여러개의 단위회로 UPC0-UPCk로 이루어 지며, 각 단위회로는 1쌍의 데이타선 사이에 접속된 이퀼라이즈(equalize) MISFET Q7로 이루어진다. 컬럼 스위치회로 C-SW는 각각 컬럼 선택선 YSO~YSj에 의해서 스위치 제어되는 스위치 MISFET Q8~Q13으로 이루어진다. 컬럼 선택선 YS는 데이타선 DL과 같은 방향으로 연장하고, 2쌍의 데이타선에 대해서 1줄이 마련된다. 컬럼 선택선 YS는 Y디코더 YDEC에 의해서 제어된다. 데이타선은 DL은 컬럼 스위치 C-SW에 의해서 선택적으로 입출력선 Ⅰ/00~Ⅰ/01에 접속된다.
본 실시예에 있어서, 같은 행의 데이타선 DL은 특히 제한되지 않으나 여러개로 분할된다. 즉, 제 2 도에 도시한 것과 같이, 데이타선 DL00~DL03은 1개의 데이타선 DL0으로서 형성할 수 있는 데이타선을 여러개로 분할하여 마련되고 있다.
공통 입출력선 I/O는 리드/라이트회로 RW에 접속되어 있다. 리드/라이트회로 RW는 어드레스신호 A와 리드라이트제어회신호 WE로 제어되고, 입력신호 Din을 메모리셀 M에 정보로서 라이트 또는 메모리셀 M에 라이트된 정보를 정보출력신호 Dout로서 출력하도록 구성되어 있다.
데이타선 DL은 공통 입출력선 I/O과 제어신호선(Y 선택선) YS로 제어되는 컬럼 스위치 C-SW를 통해서 접속된다.
제 2 도에 있어서, 프리차지회로 PC, 센스엠프 SA는 쌍을 이루는 분할된 데이타선마다 마련된다.
메모리셀 어레이 M-ARY에 있어서, 제 2 도에 도시한 배치가 워드선 방향으로 반복되어서 이루어진다.
이와 같은 컬럼 선택된 YS를 가진 DRAM은 예를 들면, 일본국 특허공개공보 소화 57-198592에 제시되어 있다.
이와같이 구성된 DRAM은 데이타선 DL을 세분화한 것에 의해, 그 용량을 작게할 수가 있으므로, 정보의 리드 및 라이트동작의 고속화를 도모할 수가 있다. 또, 1개의 데이타선 DL의 기억정보에 대해, 그 DL에 발생하는 잡음의 확률이 작아지므로, 높은 S/N화를 도모할 수가 있다. 또, YDEC를 분할된 데이타선 DL에 공통으로 마련한 것에 의해, YDEC에 요하는 면적을 축소하고, 고집적화를 도모할 수가 있다.
이러한 회로의 동작은 다음과 같이 된다.
우선, 메로리가 액세스되어 있지 않을 때, 센스앰프 SA의 동작 제어를 위한 타이밍 신호
Figure kpo00003
pa와
Figure kpo00004
는 각각 로우레벨, 하이레벨로 되어, 프리차지회로의 동작제어를 위한 타이밍 신호
Figure kpo00005
p는 하이레벨로 되어 있다.
이로인해, 센스앰프 SA는 파워스위치 MISFET Q1과 Q2가 "OFF"상태로 되어 있으므로 비동작 상태로 놓여진다. 각 데이타선쌍은 프리차지회로 PC가 타이밍 신호
Figure kpo00006
p에 의해서 동작 상태로 되어 있으므로, 대략 전원전압 Vcc의 반인 1/2 Vcc와 동일한 프리차지레벨로 놓여진다. 메모리가 액세스되어 있지 않을 때는 또 워드선 WL0~WL3은 비선택 레벨, 즉 로우레벨로 되어 있다.
메모리의 액세스가 개시되었으면, 이에 동기해서 우선 타이밍 신호
Figure kpo00007
p가 로우레벨로 되어 프리차지회로 PC가 비동작 상태로 된다. 프리차지회로 PC가 비동작상태로 된후에 X어드레스 디코더 XDEC가 동작 상태로 된다. 이에 대응해서 워드선 WL0~WL3중의 1개가 선택레벨로 된다. 워드선이 선택되는 것에 의해서 메모리셀의 데이타가 이에 대응된 데이타선에 부여된다. 예를 들면, 워드선 WL0가 선택되었으면, 메모리셀 M00, M10 및 Mk0의 데이타가 상보 데이타선의 한쪽 DL0, DL1 및 DLk에 부여된다. 상보 데이타선의 다른쪽의 전위가 1/2 Vcc의 프리차지레벨로 유지되어 참조전압으로서 센스앰프 SA에 공급된다.
타이밍 신호
Figure kpo00008
pa와
Figure kpo00009
는 워드선이 선택된 후, 각각 하이레벨, 로우레벨로 된다. 이로 인해서, 센스앰프 SA는 동작이 개시되어 메모리셀로부터 각 데이타선에 부쳐된 데이타신호는 증폭된다.
컬럼 선택선 YSO~YSj는 사전에 로우레벨의 비선택레벨로 되어 있다. X디코더 XDEC의 동작후의 적당한 타이밍으로 Y어드레스디코더 YDEC의 동작이 개시된다. 그 결과, 컬럼 선택선 YSO~YSj중의 1개가 하이레벨의 선택레벨로 되고, 컬럼스위치 MOSFET가 "ON"상태로 된다. 즉, 메모리 어레이 M-ARY에 있어서, 여러개의 상보 데이타선중의 2조의 상보데이타선이 컬럼 스위치회로 C-SW를 거쳐서, 공통 상보 데이타선 Ⅰ/00~
Figure kpo00010
에 결합되도록 된다.
그리고, 프리차지레벨 1/2Vcc는 전(前) 타이밍에 있어서의 테이타리드에 의해서, Vcc와 Vss전위로 된 상보 데이타선을 단락하는 것에 의해서 얻어진다.
제 3 도는 본 발명의 제 1 실시예의 구조를 설명하기 위한 DRAM의 메모리셀 어레이의 주요부를 도시한 평면도, 제 4 도는 제 3도의 Ⅳ-Ⅳ절단선에 있어서의 단면도, 제 5 도는 제 3 도의 정보 축적용 용량소자부에 있어서의 불순물 농도 분포를 도시한 도면이다.
그리고, 제 3 도와 그 이후의 평면도에 있어서 본 실시예의 구성을 알기쉽게 하기 위해서, 각 도전층 사이에 마련된 필드절연막 이외의 절연막은 도시하지 않는다.
제 3 도 내지 제 5 도에 있어서, (1)은 P-형의 단결정실리콘으로 이루어지는 반도체기판이며, DRAM을 구성하기 위한 것이다. 반도체 기판(1)은 제 5 도에 부호(1)로 표시한 것과 같이, 예를 들면 1×1015[atoms/㎤]정도의 P형불순물(붕소)농도를 가진 메모리셀 어레이 이외의 주변회로, 예를 들면, 센스앰프 SA, 어드레스 선택회로, 리드회로, 라이트회로 등은 상보형의 MISFET로 구성된다. 이로인해, 반도체기판(1)의 주면부에 n-형의 웰영역(또는 n-형의 웰영역과 p-형의 웰영역)이 형성된다.
(2)는 필드절연막(소자분리용 절연막)이고, 스위치용 MISFET의 형상의 일부, 특히 게이트폭(채널폭)을 규정하도록, 반도체기판(1)의 주면부에 마련되어 있다. 필드절연막(2)는 반도체기판(1) (또는 웰영역)을 산화하여 구성된 절연막으로 구성되고, 주로 반도체 소자사이를 전기적으로 분리한다. 필드절연막(2)는 치수의 변환량 오차가 크지만, 용량소자이외에서는 고집적화, 대용량화 등의 큰 방해로는 되지 않는다.
DRAM의 메모리셀은 1쌍의 패턴으로 후술하는 비트선의 연장하는 방향으로 반복패턴으로 되도록 구성되고, 다음에 기술하는 워드선의 연장하는 방향으로 스위치용 MISFET와 인접하는 셀의 정보 축적용 용량소자가 서로 반복패턴으로 되도록 구성되어 있다. 이로인해, 필드절연막(2)는 스위치용 MOSFET의 게이트 폭을 규정함과 동시에 인접하는 메모리셀의 정보 축적용 용량소자의 소정의 형상을 규정하도록 구성되고 있다. 즉, 메모리셀 어레이에 있어서, 필드절연막(2)는 스위치용 MISFET와 인접하는 다른 메모리셀의 정보 축적용 용량 소자와의 전기적인 분리를 하도록 구성되어 있다. 스위치용 MISFET Q의 게이트폭을 규정하는 필드절연막(2)는 후술하는 데이타선의 연장하는 방향에 거의 동일한 간격으로 배치되어 있다. 또한, 후술하는 워드선의 연장하는 방향으로 다른 2개의 간격으로 배치되어 있다. 이것은 소정의 간격마다 데이타선의 간격에 여유도를 구성하도록 되어 있다. 즉, 데이타선과 동일한 도전층으로서, 그 이외의 기능을 가진 도전층을 동일방향으로 연장시킬 수 있도록 구성되어 있다. 필드절연막(2)는 스위치용 MISFET의 소스영역 또는 드레인영역, 정보 축적용 용량소자의 반도체영역 등을 구성하기 위한 불순물 도입용 마스크로서 사용된다. 필드절연막(2)는 소정의 메모리셀 사이를 전기적으로 분리할 뿐만 아니라, 주변회로등을 구성하는 반도체 소자사이를 전기적으로 분리하도록 구성되어 있다. 메모리셀 사이와 주변회로를 구성하는 반도체소자 사이를 전기적으로 분리하는 필드절연막(2)는 동일한 제조공정으로 구성되도록 되어 있다.
(3)은 P형의 채널스토퍼영역이며, 소정의 필드절연막(2)의 하부에 마련되어 있다. 채널스토퍼영역(3)은 필드절연막(2)의 하부의 반도체기판(1)의 주면부에 형성되는 기생채널의 발생을 억제하고, 반도체 소자사이를 전기적으로 분리하도록 구성되고 있다. 메모리셀 사이와 주변회로를 구성하는 반도체소자 사이를 전기적으로 분리하는 필드절연막(2)는 동일한 제조공정으로 구성되도록 되어 있다. 채널스토퍼영역(3)은 예를 들면 1×1016[atoms/㎤]정도의 불순물 농도로 구성한다.
(4)는 절연막이며, 주로 정보 축적용 용량소자의 사이부분, 바꾸어 말하면 정보 축적용 용량소자의 형상의 일부를 규정하도록 반도체기판(1)의 주면부에 마련되어 있다. 절연막(4)는 주로 정보 축적용 용량소자의 전기적인 분리, 제조공정에 있어서의 불순물 도입용 마스크등을 구성하도록 되어 있다.
절연막(4)는 예를 들면, 반도체기판(1)을 산화하는 열산화기술, 화학적 기상석출(CDV)기술, 플라즈마 CDV 기술등으로 구성되는 산화실리콘막으로 구성한다.
절연막(4)는 후술하지만, 이 상부에 구성되는 절연막(7)에 대해서 자기정합으로 패터닝되므로, 마스크의 치수와 패턴의 치수와의 치수의 변환량 오차를 매우 작게할 수가 있다. 이로 인해서, 용량소자 형성영역의 면적을 축소하는 것을 억제할 수 있다. 절연막(4)는 이 상부에 구성되는 절연막(7)과 반도체기판(1)과의 열팽창차에 의한 응력의 완화가 가능하도록 구성되어 있다. 절연막(4)는 용량소자를 구성하는 절연막(7)에 비해 두꺼운 막두께로 구성되어 있다. 이것은 정보 축적용 용량소자 사이에 구성되는 기생 MISFET의 스레쉬홀드전압을 높이고 전기적인 분리기능(isolation)을 높일 수가 있도록 되어 있다.
(5)는 p형의 반도체영역이고, 용량소자형성영역과 인접하는 행방향 및 열방향의 용량소자 C 사이의 반도체기판(1)의 주면부에 마련되어 있다. 용량소자 C 사이의 반도체영역(5)는 기생 MIS의 스레쉬홀드전압을 높혀 기생채널의 발생을 억제하고, 정보축적용 용량소자 사이의 전기적인 분리를 하도록 구성되고 있다. 용량소자 형성영역에 있어서의 반도체영역(5)는 주로 용량소자의 1개의 전극을 구성하도록 되어 있다.
반도체영역(5)는 제 5 도에 부호(5)로 표시한 것과 같이, 예를 들면 1×1017[atoms/㎤]정도의 불순물농도로 구성하고, 그 깊이가 0.7[㎛]정도가 되도록 구성하는 것이 바람직하다. 반도체영역(5)의 불순물 농도는 다음에 기술하는 용량소자의 1개의 전극을 구성하는 n+형의 반도체 영역(8)과의 pn접합 내압(예를 들면, 10~14[V]정도가 필요하게 된다)과 용량소자 사이의 전기적인 분리내압등에 의해 결정한다. 반도체영역(5)는 후술하는 용량소자의 1개의 전극을 구성하는 n+형의 반도체영역(8)과의 pn접합부로부터 반도체영역(5)쪽에 형성되는 공핍영역의 신장을 억제하도록 구성되어 있다. 이로인해 α선에 의해, 반도체기판(1)내부에서 발생하는 소수캐리어의 포획하는 확률을 저감할 수가 있으므로, 소프트에러를 억제할 수가 있다. 반도체영역(5)는 상기 채널스토퍼영역(3)에 비해 높은 불순물농도로 구성되도록 되어 있다.
(6)은 P+형의 반도체영역이며, 용량소자형성영역의 반도체영역(5) 하부의 반도체기판(1)의 주면부에 마련되어 있다. 그리고, 반도체영역(6)은 반도체영역(5) 이상의 면적으로 구성되도록 되어 있다. 반도체영역(6)은 후술하는 용량소자의 1개의 전극을 구성하는 n+형의 반도체영역(8)과 반도체영역(5)와의 pn접합부에서 반도체여역(5)쪽에 형성되는 공핍영역의 신장을 억제하도록 구성되어 있다. 또, 반도체영역(6)은 반도체 기판(1)에 비해 높은 불순물농도로 구성되어 있으므로, 소수 캐리어에 대한 포텐셜 배리어(potential barrier)를 구성하도록 되어 있다. 즉, 반도체영역(6)은 α선에 의해 반도체기판(1) 내부에 발생하는 소수캐리어를 포획하는 확률의 저감과 그 용량소자로의 침입을 억제할 수 있으므로, 소프트 에러를 방지할 수가 있다. 반도체영역(6)은 반도체영역(5) 이상의 불순물농도로 구성되며, 반도체영역(5)와 접속 또는 적당한 거리를 두고 구성되도록 되어 있다.
반도체영역(6)은 제 5 도에 부호(6)으로 표시한 것과 같이, 예를 들면 1×1017~1×1018[atoms/㎤]정도의 불순물농도로 구성하고, 0.7[μm]정도의 깊이로 최대 불순물농도를 갖도록 구성하는 것이 바람직하다. 반도체영역(6)과 반도체영역(5)는 별도의 제조공정으로 독립적으로 구성되므로, 각각을 가장 적당한 불순물 농도분포로 구성할 수가 있다.
또, 반도체영역(6)은 스위치용 MISFET의 소오스영역 또는 드레인영역중의 한쪽으로서, 정보축적용 용량소자와 전기적으로 접속되는 쪽의 영역의 하부에 마련되어 있다. 즉, 소오스영역 또는 드레인영역쪽으로부터의 소수캐리어의 침입을 억제하고, 또한 소프트에러를 방지하도록 구성되어 있다. 반도체영역(6)은 스위치용 MISFET의 소오스영역 또는 드레인영역중의 한쪽으로서, 데이타선과 전기적으로 접속되는 쪽의 영역의 하부에는 마련되어 있지 않다. 이로인해, 상기 소오스영역 또는 드레인영역에 부가되는 기생용량, 즉, 데이타선에 부가되는 기생용량을 저감할 수가 있으므로, DRAM의 정보의 리드동작속도를 빨리할 수가 있다.
(7)은 절연막이고, 주로 행 방향과 열 방향의 용량소자 사이, 바꾸어 말하면, 용량소자의 형상의 일부를 규정하도록 절연막(4)의 상부에 마련되어 있다. 절연막(7)은 용량소자 사이의 전기적인 분리, 불순물 도입용 마스크, 내산화용 마스크 또는 에칭용 마스크등으로서 사용된다.
절연막(7)은 CVD기술, 플라즈마 CVD 기술등으로 퇴적하고 있으며, 내산화성등을 갖도록, 예를 들면, 질화실리콘막으로 구성한다. 퇴적하여 구성된 절연막(7)은 반도체기판(1)을 연산화하여 구성된 절연막에 비해, 마스크의 치수와 패턴의 치수와의 치수의 변환을 매우 작게할 수가 있다. 이로인해, 용량소자 형성영역의 면적의 축소를 억제할 수가 있다.
본 실시예에 있어서, 용량소자의 형상을 규정하고, 또한 인접하는 용량소자 사이를 전기적으로 분리하는 분리용절연막은 절연막(4)와 절연막(7)에 의해서 구성되어 있다. 또한, 분리용 절연막을, 내산화성을 갖는, 구체적으로 질화 실리콘막으로 이루어지는 절연막(7)로 구성한 경우에는 상술한 바와같이, 반도체기판(1)과의 열팽창율의 차에 의한 응력을 완화하는 등을 위하여 산화실리콘막으로 이루어지는 절연막(4)가 필요하게 된다. 그러나, 상기 응력의 완화등을 고려하지 않으면, 절연막(7)로 분리용절연막을 구성하여도 된다. 또, 분리용절연막은 내산화 마스크, 에칭용 마스크등의 마스크를 형성하는 제조공정의 저감등을 고려하지 않으면 절연막(4)로 구성하여도 좋다.
DRAM의 메모리셀의 형상은 스위치용 MISFET의 게이트폭 및 스위치용 MISFET와 인접하는 부분의 용량소자의 폭을 규정하는 필드절연막(2)와 행방향과 열방향의 용량소자 사이를 규정하는 분리용 절연막(절연막(4, 7))에 의해서 규정되어 있다.
메모리셀은 T자형과 L자형의 대략 중간적인 형상으로 구성되고, 스위치용 MISFET(또는 데이타선)에 대해서 용량소자와 비대칭형으로 배치되어 있다. 이것은 데이타선의 간격에 여유를 갖게하며, 또한 필드절연막(2)에 의한 용량소자의 면적의 축소를 억제하기 위해서이다.
이와같이 그 외형의 규정된 메모리셀의 캐패시터 C는 주로 반도체영역(8), 절연막(9)와 도전플레이트(10)으로 구성되는 제 1 용량소자로 이루어진다. 또, 이에 반도체영역(5)와 반도체영역(8)로 구성되는 제 2 용량소자가 접속되어서 용량의 증가에 기여하고 있다. 즉, 본 실시예의 정보축적용 용량소자 C는 제 1 용량 소자와 제 2 용량소자가 입체적으로 겹쳐져 있으므로, 반도체기판(1)의 점유면적을 작게하고, 큰 정보로 되는 전하의 축적량을 얻을 수가 있다.
n+형의 반도체영역(8)은 용량소자형성영역의 주면에 마련되고, 용량소자 C의 한쪽의 전극을 구성하는 반도체영역(8)은 제 5 도에 부호(8)로 표시한 것과 같이, 예를 들면, 반도체영역(5)와의 pn접합용량값을 높이기 위해서, 1×1019[atoms/㎤]정도의 불순물농도로 구성하여, 0.20~0.25[㎛]정도의 접합깊이(xj)로 구성한다. 반도체영역(8)은 필드절연막(2)와 절연막(7)에 대해서 자기정합으로 구성된다.
절연막(9)는 주로 반도체영역(5)의 위에 마련되어 있다. 절연막(9)는 용량소자의 유전체막을 구성하도록 되어 있다. 절연막(9)는 정보축적용 용량소자의 용량값을 높이기 위해서 상기 절연막(4)에 비해서 얇은 막두께로 구성된다.
도전층(10)은 용량소자 형성영역의 절연막(9)의 위치 용량소자사이의 절연막(7)의 위에 마련되어 있다.
도전층(10)은 용량소자의 다른쪽의 전극을 구성하도록 되어 있다. 도전층(10)은 제조공정에 있어서의 제 1 층째의 도전층에 의해서 구성되고, 예를 들면, CVD 기술로 구성하고, 불순물을 도입한 다결정실리콘막으로 구성한다. 도전플레이트(10)은 다결정실리콘막에 한정되지 않고, 그외의 도전층으로 구성하여도 된다.
용량소자 C에 있어서, 도전플레이트(10)에 1/2 Vcc전압(예를 들면, 2.5[V]), 반도체영역(8)에 Vcc전압 (예를 들면 O[V]) 또는 Vcc전압이 인가되는 것에 의해서 "1", "0"의 정보가 축적된다. 이로 인해, 반도체 영역(8)과 도전플레이트(10)과의 사이의 전계강도를 약하게 할 수가 있으므로, 절연막(9)를 얇게 구성할 수가 있다. 도전플레이트(10)에 인가되는 전압이 1/2 Vcc로 작기 때문에 인접하는 메모리셀 사이에(특히, 인접하는 캐패시터 사이에)의 기생 MOSFET의 스레쉬홀드전압을 비교적 작게할 수가 있다. 따라서, 반도체 영역(5)의 불순물농도를 상술한 값으로 할수 있다. 그 결과, 영역(5)의 불순물농도를 상술한 값으로 할수 있다. 그 결과, 영역(5)와 (8)과의 사이의 pn접합의 브레이크다운전압을 높게 설정할 수가 있으므로, 메모리셀 사이에의 분리도 확실하게 할 수 있다.
(11)은 절연막이며, 도전플레이트(10)을 덮도록 마련되어 있다. 절연막(11)은 도전플레이트(10)과 그 상부에 마련되는 도전층과의 전기적인 분리를 하도록 구성되어 있다.
(11A)는 절연막이고, 용량소자 C와 스위치용 MISFET의 접속부분의 반도체영역(8)의 주면부에 마련되어 있다.
DRAM의 스위치용 MISFET Q는 주로 반도체기판(1), 절연막(12), 도전층(13), 1쌍의 반도체영역(14)와 1쌍의 반도체영역(16)에 의해서 구성되어 LDD 구조를 갖는다.
절연막(12)는 스위치용 MISFET형성영역의 반도체기판(1)의 주면상부에 마련되어 있다. 절연막(12)는 MISFET의 게이트절연막을 구성하도록 되어 있다.
도전층(12)는 절연막(12)의 소정의 상부와 절연막(11)의 소정의 상부에 마련되어 있다. 스위치용 MISFET형성영역에 있어서의 도전층(13)의 MISFET의 게이트전극을 구성하도록 되어 있다. 그 이외의 영역에 있어서의 도전층(13)은 다른 MISFET의 게이트전극와 일체화되어 워드선 WL을 구성한다. 도전층(13)은 제조공정에 있어서의 제 2 층째의 도전층 형성공정에 의해서 구성한다. 그리고, 도전층(13)은 라이트동작, 리드동작속도를 빨리하기 위해서, 예를들면, 불순물의 도입으로 저항값이 저감된 다결정실리콘막의 상부에 텅스텐실시사이드(WSi2)막을 마련한 중첩된 막으로 구성된다. 또, 도전층(13)은 다결정실리콘막, 고융점금속(Mo, Ta, Ti, W)막, 상기 이외의 중첩된 막(MoSi2, TaSi2, TiSi2, /poly Si), 실리사이드(MoSi2, TaSi2, TiSi2, WSi2)막등으로 구성하여도 좋다.
n형의 반도체영역(14)는 스위치용 MISFET형성영역의 도전층(13)양쪽부의 반도체기판(1)의 주면에 마련되어 있다.
반도체영역(14)는 스위치용 MISFET의 드레인영역 근방에 있어서의 전계강도를 완화하고 핫 캐리어에 의한 경시적인 스레쉬홀드전압(Vth)의 변동을 억제하도록 구성되어 있다. 이 반도체영역(14)는 소의 LDD(Lightly Doped Drain)구성을 한다. 반도체영역(14)는 예를들면, 1×1018[atoms/㎤]정도의 불순물농도로 구성하여 0.2[㎛]정도의 접합깊이로 구성한다.
반도체영역(14)은 도전층(13)에 대해서 자기정합으로 구성된다.
사이드월스페이서(15)는 도전층(13)의 양쪽부분의 절연막(11, 12)의 상부에 마련되어 있다. 사이드월스페이서(15)에는 LDD구조를 형성하기 위한 것이다. 사이드월스페이서(15)는 도전층(13)에 대해서 자기정합으로 구성되도록 되어 있다.
n+형의 반도체영역(16)은 스위치용 MISFET형성영역의 반도체기판(1)의 주면부에 반도체영역(14) 및 반도체영역(8)과 전기적으로 접속되어 마련되어 있다. 반도체영역(16)은 MISFET의 실질적인 소오스영역 또는 드레인영역을 구성하도록 되어 있다. 반도체영역(16)은 예를들면 1×1020[atoms/㎤]정도의 불순물 농도로 구성되고, 0.3[㎛]정도의 접합깊이로 구성되어 있다. 반도체영역(16)은 도전층(13), 불순물 도입용 마스크(15)와 필드절연막(2)에 대해서 자기정합으로 구성된다.
절연막(17)은 트랜지스터 Q 및 캐패시터C와 도전층(13)을 덮는다. 절연막(17)은 도전층(13), 반도체영역(16)등과 그 상부에 마련되는 도전층과의 전기적인 분리를 한다.
(18)은 접속구멍이며, 소정의 반도체영역(16)의 상부의 절연막(12, 17)을 제거하여 마련되어 있다. 접속구멍(18)은 반도체영역(16)과 데이타선을 전기적으로 접속하기 위한 것이다.
n+형 반도체영역(19)는 접속구멍(18)아래에 다른것보다 깊은 접합깊이로 마련되어 있다. 반도체영역(19)는 반도체영역(실리콘)(16)과 데이타선(예를들면, 알루미늄박)(20)과의 합금에 의해 반도체기판(1)과 반도체영역(16)과의 사이의 pn접합부의 손상을 방지하도록 되어 있다. 반도체영역(19)는 예를들면 0.5[㎛]정도의 접합깊이로 구성된다.
(20)은 제조공정에 있어서의 제 3 층째의 도전층 형성공정에 의해서 형성되는 도전층이다. 데이타선 DL을 구성하는 도전층(20)은 접속구멍(18)을 통해서 소정의 반도체영역(16)과 전기적으로 접속하고, 절연막(17)의 상부를 행방향으로 연장하도록 마련되어 있다. 또, 도전층(20)은 컬럼선택선 YS를 구성한다. 데이타선 DL과 컬럼선택선YS는 메모리어레이 내에 있어서 같은 방향으로 연장하므로, 동일레벨의 층으로 형성할 수가 있다. 데이타선DL과 Y선택선 YS를 동일한 도전층(20)으로 동일한 도전성 재료로 구성하는 것에 의해, 제조공정을 저감할 수가 있다. 데이타선 DL선과 Y선택선 YS를 동일한 도전층(20)으로 구성하는 것에 의해, 다른 도전층으로 구성한 경우와 같은 제조공정에 의한 마스크맞춤의 어긋남을 일으키지 않으므로, 그들 사이에 발생하는 결합용량의 변동을 방지하고, 각각의 데이타선DL의 용량의 변동을 방지할 수가 있다. Y선택선 YS을 1쌍의 데이타선 DL사이의 대략 중앙부에 마련한 것에 의해, 그들 사이에 발생하는 결합용량을 동일하게 할 수 있다. 이로인해, 높은 S/N을 도모할 수가 있다.
다음에, 제 1 실시예의 구체적인 제조방법에 대해서, 메모리셀과 주변회로를 구성하는 상보형의 MISFET와의 제조공정을 대응시켜서 설명한다.
제 6 도 내지 제 29b 도는 본 발명의 제 1 실시예에 제조방법을 설명하기 위한 도면이며, 제 6 도 내지 제 12도는 각 제조공정에 있어서의 메모리셀 어레이의 주요부를 도시한 평면도, 제 13 도~제 29 도에 있어서의 a도면은 각 제조공정에 있어서의 메모리셀 어레이의 부요부를 도시한 단면도로서, 제 4 도에 대응한 부분의 단면을 도시한다. 마찬가지로, b도면은 각 제조공정에 있어서의 주변회로를 구성하는 상보형의 MISFET의 주요부를 도시한 단면도이다.
단결정실리콘으로 이루어지는 p-형의 반도체기판(1)을 준비한다. 기판(1)위에 불순물 도입을 위한 마스크, 내산화마스크 및 에칭용 마스크등을 형성하기 위해서 제 1 , 제 2 및 제 3 의 마스크 형성층을 차례로 적층한다.
제 1 의 마스크 형성층은 불순물 도입용 마스크로서 사용할 수가 있도록 예를들면 반도체기판(1)의 주면을 산화시켜서 형성한 산화실리콘막(22A)를 이용한다. 제 2 의 마스크형성층은 내산화 마스크로서 사용할수 있도록, 예를들면, CVD기술로 형성한 질화실리콘막(22)를 이용한다. 제 3 의 마스크 형성층은 에칭용 마스크로서 사용할 수 있도록 예를들면, 도포기술로 형성한 레지스트막(21)을 사용한다.
상기 제 3 의 마스크형성층을 패터닝하고, 웰영역 형성영역이 제거된 마스크(21)을 형성한다. 그리고, 그 마스크(21)을 이용해서 제 2 의 마스크형성층을 패터닝하여 마스크(22)를 형성한다.
그후, 주로 마스크(21)을 불순물 도입용 마스크로 사용하여, 제 13a 도와 13b 도에 도시한 것과 같이, 마스크형성층(22A)를 통해서 반도체기판(1)의 주면에 n형의 웰영역을 형성하는 불순물 p를 도입한다. 이 불순물 p는 인 이온을 이용하여 이온주입 기술을 사용해서 도입한다. 그후, 마스크(21))을 제거한다.
제14a 도 내지 제 14b 도에 도시한 것과 같이, 마스크(22)를 이용하여 제 1 의 마스크형성층(22A)를 산화화고, 채널토퍼영역을 형성하는 공정에서 사용하는 마스크(23)을 형성한다.
그후에, 제 15a 도 내지 제 15b 도에 도시한 것과 같이, 상기 불순물 p로 확대확산을 실시하여 n-형의 웰영역(1A)를 형성한다.
본 실시예에서는 n-형의 웰영역(1A)를 마련한 싱글(single)웰 방식을 채용하고 있으나, n형의 반도체기판에 p형의 웰영역을 마련한 싱글웰 방식을 채용하여도 좋다. 또, p형 또는 n형의 반도체기판에 n형의 웰영역과 p형의 웰영역을 마련한 2개의 웰 방식을 채용하여도 좋다. 그후, 마스크(22)를 제거한다.
그리고 반도체기판(1)의 주면위에 스위치용 MISFET의 형상의 일부(게이트폭), 용량소자의 형상의 일부(스위치용 MISFET와 용량소자와의 사이) 및 상보형의 MISFET의 형상을 규정하는 필드절연막(2)를 형성한다. 필드절연막(2)의 형성을 위한 마스크 및 상기 마스크(23)을 사용하여(막의 두께의 차를 이용해서) 필드절연막(2)의 하부의 반도체기판(1)의 주면부에 p형의 채널스토퍼영역(3)을 형성한다.
상기 필드절연막(2)는 도시되어 있지 않으나, 내산화성 마스크, 예를들면, 질화실리콘막을 사용하여 반도체기판(1)과 웰영역(1A)의 주면부를 산화하여 예를들면 500~600[nm]정도의 막의 두께로 형성한다. 상기 채널스토퍼영역(3)은 예를들면, 불순물(예를 들면, BF2)를 이온주입 기술로 도입하고, 그 불순물을 필드절연막(2)를 형성하는 열산화공정으로 확대확산을 실시하여 형성한다. 그후, 마스크(23)과 제 1 의 마스크형성층(22A)를 제거한다.
그후, 제 6 도, 제 16a 도 내지 제 16b 도에 도시한 것과 같이 반도체소자형성영역으로 되는 반도체기판(1)의 위에 절연막(4)를 형성한다. 절연막(4)는 예를들면, 열산화기술로 형성한 산화실리콘막을 이용해서 그 막두께를 400[nm]정도로 형성한다.
그후에, 스위치용 MISFET형성영역(용량소자 형성영역이외)의 절연막(4)의 상부에 제 7 도, 제 17a 도 내지 제 17b 도에 도시한 것과 같이 불순물 도입용 마스크(24)를 형성한다. 불순물 도입용 마스크(24)는 예를들면, 포토레지스트막을 이용한다. 불순물 도입용 마스크(24)는 필드절연막(2)에 대해서 제조공정에 있어서의 마스크 맞춤 어긋남을 일으키기 쉽다. 열방향(워드선이 연장하는 방향)의 마스크 맞춤 어긋남은 필드절연막(2)의 폭 치수에 의해서 흡수되기 때문에 용량소자의 정보로 되는 전하의 축적량이 증감을 일으키지 않는다. 또, 행방향(데이타선이 연장하는 방향)의 마스크 맞춤 어긋남은 정보로 되는 전하의 축적량의 증감을 일으킨다. 그러나, 용량소자의 면적에 대해서 마스크 맞춤 어긋남에 의한 멱적의 변화가 매우 작으므로, 정보로 되는 전하의 축적량의 증감을 무시할 수가 있다. 이로인해, 상기 필드 절연막(2)는 제조공정에 있어서의 마스크 맞춤어긋남 이상의 폭치수로 형성할 필요가 있다.
제 7 도, 제 17a 도 내지 제 17b 도에 도시한 것과 같이, 불순물 도입용 마스크(24)와 필드절연막(2)를 이용하여 용량소자의 용량의 일부를 형성하고, 스프트에러의 저감을 위한 포텐셜베리어를 형성하고, 또한 용량 소자사이를 분리하는 분리영역을 형성하기 위해서, 반도체기판(1)의 주면에 p형의 반도체영역(5)을 형성한다. 반도체영역(5)는 예를들면 5×1012[atoms/㎠]정도의 불순물(B+)을 100[KeV]정도의 에너지의 이온주입기술로 도입하고, 마스크(24)를 제거한후, 확장 확산을 실시하여 형성한다. 이 반도체영역(5)는 필드절연막(2)에 대해서 자기정합으로 형성되기 때문에 인접하는 메모리셀의 스위치용 MISFET의 소오스영역 또는 드레인영역과 소정의 간격으로 격리시킬 수가 있다. 영역(5)는 캐패시터 C 사이의 분리를 실행하기 위해서 기판 표면에 형성된다. 용량소자와 이들의 분리영역을 동일한 제조공정으로 형성하기 때문에 제조공정을 저감할 수가 있다.
제 8 도, 제 18a 도, 제 18b 도에 도시한 것과 같이, 주변회로상 및 데이타선과 접속되는 부분의 스위치용 MISFET의 소오스영역 또는 드레인영역 형성영역상에 불순물 도입을 위한 마스크(25)를 형성한다. 마스크(25)는 예를들면, 포토레지스트막을 사용한다. 그후, 마스크(25)와 필드절연막(2)를 이용하여 반도체 기판(1)의 주면에 p+형의 반도체영역(6)을 형성한다. 예를들면 1×1013[atoms/㎠]정도의 불순물(B++)을 150[KeV]정도의 에너지의 이온 주입에 의해서 도입한다. 마스크(25)를 제거한후, 도입한 불순물에 확장확산을 실시하여 영역(6)을 형성한다. 영역(6)은 메모리셀로의 소수캐리어의 침입을 방지하기 위해서 형성되기 때문에 영역(5)보다 깊게 형성된다. 또, pn접합을 형성하지 않으므로 영역(6)은 영역(5)보다 높은 불순물 농도를 갖는다.
그후에, 제 19a 도와, 제 19b 도에 도시한 것과 같이, 에칭과 불순물 도입을 위한 포토레지스트 마스크(26)을 스위치용 MISFET형성영역상, 용량소자의 사이의 위, 소정의 필드절연막(2)위와 주변회로를 구성하는 상보형의 MISFET형성영역의 위에 새로 형성한다. 마스크(26)을 이용한 포토리도그래피에 의해 절연막(7)을 형성한다. 이 절연막(7)은 용량소자의 형상의 일부를 규정(분리용 절연막)하며, 또 내산화성등을 갖는다. 이로인해, 예를들면, 기판위 전면에 마스크(26)을 형성하기에 앞서서 플라즈마 CVD기술로 형성한 질화실리콘막을 사용하고, 이 막두께를 50[nm]정도로 형성한다. 절연막(7)은 포토레지스트 마스크(26)의 치수와의 치수의 변환량이 가능한한 작게되도록 이방성에칭기술에 의해 형성된다. 도전플레이트, 절연막(4, 7)과 반도체영역(5)로 이루어지는 용량소자사이의 기생 MIS의 스레쉬 홀드전압을 높게할 수가 있다. 절연막(7)은 메모리셀 형성공정의 일부, 즉 용량소자가 형성될때까지 주변회로 위에 남겨져서 여러가지의 처리 공정용의 마스크로서 사용된다. 이로인해, 일부의 마스크 형성공정을 필요로 하지 않게 되므로, 제조공정을 저감할수가 있다. 절연막(4)는 절연막(7)의 에칭에 있어서 에칭스토퍼로서 유효하게 사용된다. 또한, 절연막(7)과의 에칭의 선택성을 이용해서 캐패시터 분리용 절연막의 두께를 확보하고 또한 매우 적은 치수 변환량으로 절연막(4)를 등방성 습식 에칭기술로 제거(다음에 기술)할 수가 있다. 따라서, 반도체영역(5)의 주면에 데미지(damage)를 주기 않도록 할 수가 있으므로, 캐패시터의 누설전류를 작게할 수가 있다.
제 9 도, 제 20a 도, 제 20b 도에 도시한 것과 같이 마스크(26), 필드절연막(2)를 마스크로 사용하고 용량소자의 제 1 및 제 2 의 용량부를 형성하기 위해서, 기판의 주면에 n+형의 반도체영역(8)을 형성한다. 반도체영역(8)의 일부(8A)는 스위치용 MISFET의 소오스영역 또는 드레인영역과 용량소자와의 접속부에 있어서, 소오스영역 또는 드레인영역쪽에 침투되도록 형성된다. 이로인해, 제조공정에 있어서의 마스크 맞춤의 어긋남(주로, 행방향의 마스크 맞춤의 어긋남)이 발생하여도, 그들의 전기적인 접속이 이루어지도록 하고 있다. 반도체영역(8)은 필드절연막(2)에 대해서 자기정합으로 형성되기 때문에 인접하는 메모리셀의 스위치용 MISFET의 소오스영역 또는 드레인영역과의 간격을 충분히 확보할 수가 있다. 이는 그들의 누설을 방지하여 전기적 신뢰성을 향상할 수가 있다. 반도체영역(8)은 예를들면, 1×1014[atmos/㎠]정도의 불순물(As)를 100[Kev]정도의 에너지의 이온주입 기술로 도입하고, 마스크(26)을 제거한후, 확대확산을 실시하여 형성한다.
제 9 도, 제 20a 도, 제 20b 도에 명확한 바와 같이, 절연막(7)은 필드절연막(2)에 대해서 마스크 맞춤의 어긋남을 일으킨다. 열방향의 마스크 맞춤의 어긋남은 상술한 마스크(24)와 마찬가지로 필드절연막(2)의 폭치수로 흡수되기 때문에, 용량소자의 정보로 되는 전하의 축적량의 증감은 일어나지 않는다. 또, 행방향의 마스크 맞춤의 어긋남은 정보로 되는 전하의 축적량의 증감을 일으킨다. 그러나, 용량소자의 면적에 대해서, 마스크 맞춤의 어긋남에 의한 면적의 변화가 매우 작으므로, 정보로 되는 전하의 축적량의 증감을 일으킨다. 그러나, 용량소자의 면적에 대해서, 마스크 맞춤의 어긋남에 의한 면적의 변화가 매우 작으므로, 정보로 되는 전하의 축적량의 증감을 무시할 수가 있다. 절연막(7)의 소정의 각부(角部) K를 대략 45도로 커팅하는 것에 의해, 인접하는 용량소자를 구성하는 반도체영역(8)의 간격을 충분히 확보하고, 이들의 누설을 억제할 수가 있으므로, 전기적 신뢰성을 향상한다. 절연막(7)은 워드선 사이의 부분을 그 연장하는 방향과 동일방향으로 연장하도록 마련되어 있다. 이에 대해서는 다음에 기술하지만, 에칭스토퍼로서 사용하여 워드선 사이의 단락을 방지하도록 되어 있다. 용량소자의 형상의 일부는 기판이 선택산화된 것이 아니고, 퇴적적 절연막(7)로 형성되어 있으므로, 마스크의 치수에 대한 치수의 변환량의 오차는 매우 작다. 용량소자의 형상이 다른 일부는 필드절연막(2)에 의해서 규정되어 있고 제 9 도에 사선으로 표시한 것과 같이, 필드절연막(2)의 치수의 변환량에 의해 용량소자의 면적에 다소의 증감을 일으킨다. 이 면적의 증감은 용량소자의 형상을 규정하는 절연막(7)을 필드절연막(2)가 노출하는 양보다도 많게하는 것으로 저감할 수가 있으나, 데이타선의 간격(피치)이 엄격하게 되는 등의 영향을 일으키므로, 그 증감의 정도는 적절하게 선정하면 좋다.
절연막(7)을 에칭용 마스크로 사용하고, 용량소자 형성영역의 절연막(4)를 제거한다. 이 절연막(4)의 제거는 등방성 에칭기술을 이용해서 실행할 수가 있으므로, 반도체영역(8)의 주면의 데미지를 매우 작게할 수가 있다. 제 21 도에 도시한 것과 같이 절연막(4)가 제거된 반도체영역(8)의 주면위에 새로 절연막(9)를 형성한다. 절연막(9)는 예를들면 절연막(7)을 마스크로한 기판의 열산화로 형성한 산화실리콘막을 이용하여 12~15[nm]정도의 매우 얇은 막두께로 형성한다. 이 절연막(9)는 반도체영역(8)의 주면의 데미지가 매우 작으므로 양질의 막의 질로 형성할 수가 있다.
그후에 제 10 도와 제 22 도에 도시한 것과 같이, 용량소자의 주된 용량부를 형성하기 위해서 절연막(9), 절연막(7)과 필드절연막(2)의 소정의 상부에 도전플레이트(10)을 형성한다. 예를들면, CVD기술로 기판위 전면에 400nm로 형성한 다결정 실리콘막에 저항값을 저감하는 불순물(P)를 도입한다. 그후, 포토리도그래피에 의해서 제 22 도에 도시한 것과 같이, 영역(8)위에 도전플레이트(10)을 형성한다.
도전플레이트(10)과 절연막(7)에 의해서, 메모리셀과 다른 메모리셀의 스위치용 MISFET가 대향하고 있는 부분에서, 도전플레이트(10)과 절연막(7)의 양쪽이 존재하지 않는 오목부(윈도우) C를 일으키기 쉽다. 특히, 절연막(7)에 대한 열방향의 마스크 맞춤의 어긋남이 발생하면, 다음에 기술하는 에칭 잔류의 의한 워드선 사이의 단락을 초래한다. 이로인해, 도전플레이트(10)의 하부에 열방향의 마스크 맞춤의 어긋남이 있어도, 이들이 반드시 일부에서 겹치는 형상으로 절연막(7)을 마련하고, 다음에 기술하는 에칭의 잔류에 의한 워드선 사이의 단락을 방지한다.
즉, 인접하는 메모리셀의 용량 소자사이에 형성된 절연막(7)은 워드선 사이의 단락을 방지하는 작용도 갖는다.
다음에 제 23 도에 도시한 것과 같이, 도전플레이트(10)과 그 상부에 형성되는 도전층을 전기적으로 분리하는 절연막을 형성하기 위해서, 전면부에 에칭공정(세정공정)을 실시하고, 특히 도전플레이트(10)에 덮여있는 부분이외의 절연막(9)를 제거한다.
이 세정공정 또는 그 이후의 세정공정에 있어서, 절연막(7)과 도전플레이트(10)과의 마스크맞춤의 어긋남에 의해 발생하는 윈도우 C로 필드절연막(2)의 일부가 제거되고, 제 23 도에 부호 A로 표시한 것과 같은 불필요한 언터커트(under cut)부가 형성될 가능성이 있다. 이 언터커트부 A는 다음의 제조공정에서 워드선사이의 단락을 일으키는 원인으로 된다. 용량소자 사이의 필드절연막(2)의 상부에는 제 23 도에 부호 B로 표시한 것과 같이, 절연막(7)이 마련되어 에칭스토퍼로서 사용하고 있으므로, 불필요한 언더커트부를 일으키는 일이 없다. 따라서, 본 발명에 따른 경우 언더커트부 A는 발생하지 않으나, 제 23 도 이후에 있어서, 본 발명의 효과를 명확하게 하기 위해서 언더커트를 일으킨 부분 A와 일으키기 않은 부분 B를 동시에 예로 도시하고 있다.
주로, 스위치용 MISFET형성 영역에 형성된 절연막(7)을 내산화용 마스크로 사용하고 도전플레이트(10)을 덮은 절연막(11)을 형성한다. 절연막(11)은 불순물이 도입된 결과, 그 산화 속도가 빠르게된 다결정실리콘막으로 이루어지는 도전플레이트(10)의 열산화에 의해서 형성한다. 절연막(11)은 예를들면, 300[nm]정도의 막두께로 형성한다.
상기 스위치용 MISFET형성 영역에 형성된 절연막(7)은 분리용 절연막, 불순물도입을 위한 마스크등에 사용되고, 또한 절연막(11)을 형성하는 공정에서는 내열산화용 마스크로서 사용된다. 즉, 절연막(7)은 여러가지의 마스크로서 사용할 수가 있으므로, 마스크 형성 공정을 저감하여 제조공정을 저감할 수가 있다.
절연막(11)을 형성하는 공정에서 용량소자와 스위치용 MISFET의 접속부로서 절연막(7)과 도전플레이트(10)과의 마스크 맞춤의 여유도를 갖게한 부분에도 두꺼운 절연막(11A)가 형성된다. 그러나, 반도체영역(8(8A))는 절연막(7)을 불순물 도입용 마스크로서 형성하고, 절연막(11A)의 하부로 들어가도록 하고 있으므로, 용량소자와 스위치용 MISFET와는 확실히 전기적인 접속이 이루어진다. 상기 언더커트부 A를 일으킨 부분의 절연막(11)은 오버행(overhang)상태로 형성되고, 절연막(7)에 의해 언더커트부 A를 일으키기 않은 부분 B는 오버행형상으로 형성되지 않는다.
다음에, 제 11도, 제 24a 도와 제 24b 도에 도시한 것과같이, 실리콘산화막(11)과 (11A)를 에칭용 마스크로서 사용하고 메모리셀 어레이에 있어서의 스위치용 MISFET형성영역과 주변회로의 상보형의 MISFET형성영역의 실리콘질화막(7)을 제지한다.
그후에 두꺼운 절연막(11, 11A)를 에칭용 마스크로 사용하고, 상기 스위치용 MISFET형성영역과의 상보형의 MISFET형성영역의 얇은 절연막(4)를 제거한다.
제 25a 도, 제 25b 도에 도시한 것과 같이, MISFET의 게이트 절연막을 형성하기 위해서, 절연막(4)의 제거에 의해서 노출된 반도체기판(1)과 웰영역(1A)의 주면위에 절연막(12)를 형성한다. 절연막(12)는 예를 들면, 기판의 열산화로 형성한 산화실리콘막이고, 그 막의 두께를 12~15[nm]정도로 형성한다. 절연막(12)를 형성한 후에 반도체기판(1)과 웰영역(1A)의 주면부에 MISFET의 스레쉬홀드 전압 조정용의 불순물을 도입한다. 특히, 웰영역(1A)는 채널 스토퍼영역(3)을 한쪽밖에 형성하고 있지 않으므로, 그 불순물 농도를 사전에 높게 형성하고 있다. 이로인해, p채널 MISFET의 스레쉬홀드 전압을 내릴 목적으로 웰영역(1A)에는 반도체기판(1)보다도 불순물을 많이 도입하도록 되어 있다.
그후, 절연막(12)의 소정의 상부 및 절연막(11)의 위에 MISFET의 게이트전극 또는 워드선 WL로서 사용되는 도전층(13)을 형성한다, 도전층(13)은 예를들면, CVD로 형성한 후에 소정의 불순물(P)를 도입한 다결정실리콘막과 그 상부의 스퍼터 텅스턴실리사이드막으로 이루어진다. 도전층(13)은 중첩된 막으로 된다. 다결정 실리콘막은 예를들면 200[nm]정도의 막두께로 형성하고, 텅스텐실리사이드막은 예를들면 300[nm]정도의 막두께로 형성한다. 도전층(13)은 예를들면 기판상의 전면에 상기 중첩된 막을 형성하고 이방성 에칭기술로 패터닝하여 형성한다.
도전층(13)의 형성공정에 있어서, 다결정실리콘막의 스탭커버리지가 양호하기 때문에, 상기 오보행상의 절연막(11)의 하부(언더커트부 A)에 에칭의 잔류에 의한 불필요한 도전층이 형성되는 일이 있다. 이 도전층에 의해서, 인접하는 도전층(워드선 WL)(13) 사이의 단락을 일으키기 쉽다. 그러나, 인접하는 도전층(13)사이에 절연막(7)을 형성하고, 언터커트부(A)와 오버행형상의 절연막(11)의 발생을 방지하고 있으므로, 그들의 단락을 확실히 방지할 수 있다.
LDD구조인 n채널 MISFET를 형성하기 위해서 제 25a 도와 제 25b 도에 도시한 것과 같이 n채널 MISFET형성영역으로서 도전층(13)의 양쪽부의 반도체기판(1)의 주면부에 n형의 반도체영역(14)를 형성한다. 반도체영역(14)는 필드절연막(2), 절연막(11, 11A)와 도전층(13)을 마스크로서 사용하여 형성된다. 반도체영역(14)는 예를들면 1×1013[atoms/㎠]정도의 불순물, 예를들면 인(P)을 60[KeV]정도의 이온 주입기술로 절연막(12)를 통해서 도입하고 그 도입된 불순물에 확대확산을 실시하여 형성한다. 반도체영역(14)는 필드절연막(2)에 대해서 자기정합으로 형성되어 있으므로, 메모리셀 어레이에 있어서, 반도체영역(5, 8)로 부터 소정의 간격으로 격리된다. 이로 인해서 인접하는 메모리셀의 용량소자와 메모리셀의 스위치용 MISFET와의 누설을 억제할 수가 있으므로, 전기적 신뢰성을 향상할 수가 있다. 그리고, p채널 MISFET형성영역은 포토레지스트등으로 이루어진 마스크(27)로 덮고, 반도체영역(14)가 형성되지 않도록 한다.
마스크(27)을 제거한 후, MISFET의 소오스영역 또는 드레인영역을 형성하기 위해서 도전층(13)의 양쪽부의 사이드월 스페이서(마스크)(15)를 자기정합으로 형성한다. 마스크(15)는 예를들면, CVD 기판상의 전면에 형성한 산화실리콘막에 반응성 이온에칭(RIE)등의 이방성 에칭기술을 실시하여 형성한다. 즉, 마스크(15)는 모든 MISFET의 게이트전극의 측벽상에 형성된다. 마스크(15)를 형성하는 공정에서 도전층(13), 마스크(15)이외의 부분의 절연막(12)가 제거되어 반도체기판(1)과 웰영역(1A)의 주면이 노출한다. 그후, 노출된 반도체기판(1)과 웰영역(1A)의 주면 상부등에 절연막(12A)를 형성하여 불순물의 도입공정에서 발생하는 오염등을 방지한다.
그리고 제 12 도, 제 26a 도 내지 제 26b 도에 도시한 것과 같이, 주로 마스크(15)를 이용하여 반도체영역(14), 반도체영역(8)의 일부(8A)와 전기적으로 접속되도록 반도체기판(1)의 주면에 n+형의 반도체영역(16)을 형성한다. 반도체영역(16)은 예를들면 5×1015[atoms/㎠]정도의 불순물(As)를 80[KeV]정도의 이온주입으로 절연막(12A)를 통해서 도입하고, 그 도입된 불순물에 확장확산을 실시하여 형성한다. 반도체영역(16)은 상기 반도체영역(14)와 마찬가지로 필드절연막(2)에 대해서 자기정합으로 형성되어 반도체영역(5, 8)로부터 소정의 간격으로 격리된다. 이로인해서, 인접하는 메모리셀의 정보축적용 용량소자와 메모리셀의 스위치용 MISFET와의 누설을 억제할 수가 있으므로, 전기적 신뢰성을 향상할 수가 있다. p채널 MISFET형성영역은 마스크(15) 형성후에 새로 형성한 포토레지스트등으로 이루어지는 마스크(28)로 덮어 반도체영역(16)이 형성되지 않도록 하여 둔다. 그후에 제 27a 도, 제 27b 도에 도시한 것과 같이, 메모리셀 어레이 형성영역과 주변회로의 n채널 MISFET를 덮도록 포토레지스트로 이루어지는 마스크(29)를 형성한다. 그리고, 마스크(29), 필드절연막(2), 도전층(13)등을 이용하여 웰영역(1A)의 주면부에 p형의 불순물을 도입한다. 마스크(29)을 제거한 후, p형의 불순물에 확대확산을 실시하고 p채널 MISFET를 형성하는 p+형의 반도체영역(30)을 형성한다. 이로인해서, 주변회로를 구성하는 상보형의 MISFET가 형성된다.
제 28a 도, 제 28b 도에 도시한 것과 같이 트랜지스터, 캐패시터, 도전층(13)을 덮도록 기판상의 전면에 절연막(17)을 형성한다. 절연막(17)은 예를들면 그 윗면이 평탄화되도록 CVD기술로 형성한 인실리게이트유리(PSG)막의 상부에 도포(Spin On Glass)기술로 형성한 산화실리콘막을 형성한 중칩된 막으로 형성한다. 상기 PSG막을 다른 인(P)농도로 형성하여도 좋다. 구체적으로는 예를 들면, 5000[Å]정도의 막두께의 4[mol %]정도의 인 농도를 갖는 PSG막과 그 상부에 1000[Å]정도의 막두께인 인(P)을 함유하지 않는 PSG막(즉, SiO2막)으로 형성한다. 그후, 데이타선과 접속되는 반도체영역(16)위와 주변회로의 n채널 MISFET형성영역의 반도체영역(16, 30)위의 절연막(12A, 17)을 제거하고, 제 28a 도, 제 28b 도에 도시한 것과 같이, 접속구멍(18)을 형성한다. 접속구멍(18)은 p채널 및 n채널 MISFET형성영역에 있어서 동일한 공정으로 형성된다.
p채널 MISFET형성영역에 포토레지스트로 이루어지는 마스크(31)을 형성한 후, 접속구멍(18)을 통해서 반도체영역(16)의 주면부 또는 그것보다도 깊은 반도체기판(1)의 주면부에 불순물(P)을 이온주입에 의해서 도입하고, 제 29a 도와 제 29b 도에 도시한 것과 같이, 반도체 영역(16)보다고 접합깊이가 깊은 n+형의 반도체영역(19)를 형성한다. 반도체영역(19)는 마스크(31)을 제거한 후에 도입된 불순물에 확대확산을 실시하여 형성한다. 반도체영역(19)를 이온주입기술로 형성하는 것에 의해, P채널 및 n채널 MISFET형성영역의 접속구멍(18)을 동일한 공정으로 형성할 수가 있으므로, 확산기술로 형성하는 경우에 비해서 접속구멍(18)을 형성하는 공정을 저감할 수가 있다.
그후, 제 3 도와 제 4 도에 도시한 것과 같이, 소정의 반도체영역(16, 30)과 전기적으로 접속하도록, 절연막(17)의 상부를 연장하는 도전층(20)을 형성한다. 메모리셀 어레이내에서 행방향으로 연장하는 도전층(20)은 데이타선 DL, 또는 컬럼선택선 YS를 형성한다. 도전층(20)은 예를들면, 알루미늄막, 불순물(예를들면, Si 또는 Cu)가 함유된 알루미늄막등을 스퍼터 기술등으로 형성한다. 바람직한 도전층(20)은 2[중량%]정도의 실리콘을 함유하는 아래층의 알루미늄막과 3[중량%]정도의 동(Cu)과 1.5[%]정도의 실리콘을 함유하는 상층의 알루미늄막과의 중첩된 막으로 형성한다. 아래층의 알루미늄막은 반도체영역(16, 30)과의 계면의 안정성을 양호하게하고, 상층의 알루미늄막은 마이그레이션(migration)을 저감하도록 되어 있다. 또, 상층의 알루미늄막은 도전층(20)전체의 실리콘 고용도(固溶度)를 억제하여 알루미늄 스파이크를 방지하기 위해서 실리콘이 함유되어 있으나 필요에 따라서 이 실리콘을 함유시키지 않아도 된다. 1×10[atoms/㎠]이상의 불순물 농도의 p형의 반도체영역(30)과 동(Cu)과 실리콘을 함유하는 알루미늄막을 직접 접속하면, 그 접속 저항값이 현저하게 증대하는 것이 본 발명자의 실험에 의해서 확인되고 있다. 그래서, 본 실시예에서는 접속저항을 증가시키기 않기 위하여 그들의 사이에 실리콘을 함유하는 알루미늄막을 마련하고 있다. 또한, 5×10[stoms/㎠]의 불순물 농도인 p형의 반도체영역(30)과 동과 실리콘을 함유하는 알루미늄막을 직렬로 접속하였을 경우에는 그 접속저항값이 그다지 증대하지 않는 것도 본 발명자에 의해서 확인되고 있다. 즉, 반도체영역(30)의 불순물농도를 상기의 값 이상으로 제어하여 도전층(20)과 반도체영역(30)과의 접속저항값의 증대를 억제하여도 좋다.
그후에 표면 보호막을 형성한후, 이들의 일련의 제조공정에 의해 제 1 실시예의 DRAM을 완성한다.
그리고, 제 1 실시예는 메모리셀의 스위치용 MISFET Q에 LDD구조를 채용하고 있으나, LDD구조를 채용하지 않아도 좋다. 메모리셀의 스위치용 MISFET Q는 LDD구조를 채용하지 않아도 좋다. 메모리셀의 스위치용 MISFET Q는 LDD구조를 채용하고 또한 LDD부(반도체영역(14)의 하부에 소오스영역과 드레인 영역과의 사이에의 펀치스루(punch through)를 억제하는 p+형의 반도체영역을 마련하여도 좋다. 메모리셀의 스위치용 MISFET의 소오스영역 또는 드레인영역을 높은 불순물농도의 반도체영역과 그에 따른 낮은 불순물농도의 반도체영역으로 구성한 더블 드레인(double drain)구조를 채용하여도 된다. 또, n-형의 반도체기판에 p-형의 웰영역을 마련하고 그 웰영역에 메모리셀 어레이를 구성하여도 좋다. (15)는 소정의 제조공정에서 제거하여 DRAM의 완성시에 없어도 좋다.
제 30a 도, 제 30b 도는 본 발명에 제 1 실시예에 변형예의 구조를 설명하기 위한 도면이고, 제 30a 도는 DRAM의 메모리셀 어레이의 주요부를 도시한 단면도, 제 30b 도는 DRAM의 주변회로를 구성하는 상보형의 MISFET의 주요부를 도시한 단면도이다.
제 30a 도, 제 30b 도에 있어서, (32)는 절연막이고, 도전층(20)을 덮도록 기판사의 전면에 마련되어 있다. 절연막(32)는 도전층(20)(제 1 알루미늄)층과 그 상부에 마련되는 도전층(34)(제 2 알루미늄층)과의 전기적인 분리를 한다.
절연막(32)는 예를들면 플라즈마 CVD 기술로 형성된 산화실리콘막, 그위에 도포기술로 형성한 산화실리콘막 및 그위에 플라즈마 CVD 기술로 형성한 산화 실리콘막의 3층을 차례로 적층한 중첩된 막으로 구성되어 있다. 하층의 산화실리콘막은 경도가 높고 더욱이 조밀한 막의 재질을 저온에서 단시간에 형성할 수가 있으므로, 절연막(17)과의 접착력이 작은 도전층(20)의 박리나 불필요한 이동, 힐록(hillock)의 발생등을 방지할 수가 있다. 이 하층의 산화실리콘막은 예를들면 2000[Å]정도의 막두께로 구성한다. 가운데층의 산화실리콘막은 형성공정중에는 유동성을 갖고 있으므로, 다층화에 의한 기복부의 성장을 억제하고 절연막(32)의 상면을 평탄화할 수가 있다. 그 가운데층의 산화실리콘막은 기복이 큰 부분에는 두껍게 형성되어 갈리짐등이 발생하기 쉬우므로, 예를들면 1500~1700[Å]정도의 막두께로 구성한다. 상층의 산화실리콘막은 치밀한 막의 재질로 형성되기 때문에 DRAM을 봉지부재로 봉지하였을때에 봉지부재 또는 그 외부로부터의 수분의 침입을 방지할 수 있다. 이 상층의 산화실리콘막은 예를들면 6000[Å]정도의 막두께로 구성한다. 또한, CVD에 의한 질화실리콘막을 상기 하층 및 상층막으로 사용하여도 좋다. 그리고, 플라즈마 CVD 기술로 형성되는 질화실리콘막으로 소오스가스로서 수소(H)를 가진 암모니아가스를 사용한다. 이로인해, 상기 수소가 MISFET의 동작으로 발생하는 핫캐리어를 포획(trap)하기 쉬우며, MISFET의 스레쉬홀드전압의 변동을 일으킬 가능성이 있다.
(33)은 접속구멍이고, 소정의 도전층(20)상부의 절연막(32)를 제거하여 마련되어 있다. 이 접속구멍(33)은 제 30b 도에 도시한것과 같이, 등방성에칭기술과 이방성에칭기술로 형성되며, 원호형상과 원주형상을 조합한 형상으로 구성되어 있다. 즉, 상부의 원호형상에서 접속구멍(33)의 급준한 단차를 완화하고 하부의 원주형상에서 접속구멍(33)을 미세한 것으로 하고 있다. 이로인해, 접속구멍(33)에 요하는 면적을 작게하고, 또한 도전층(20)과 (34)의 접속을 양호한 것으로 할 수가 있다.
도전층(34)는 소정부에 있어서 접속구멍(33)을 통해서 도전층(20)과 전기적으로 접속되고 절연막(32)의 상부를 연장하도록 마련되어 있다. 메모리셀 어레이 내에서 연장하는 도전층(34)는 예를들면 워드선 WL로 되는 도전층(13)과 같은 방향으로 연장하고, 소정부에 있어서 이것과 전기적으로 접속된다(도시하지 않음). 도전층(34)는 도전층(13)보다도 낮은 시이트저항갑의 도전성재료로 구성되기 때문에 도전층(WL)(13)의 저항값을 저감하고, DRAM의 라이트동작과 리드동작속도의 고속화를 도모할 수가 있다.
도전층(34)는 제조공정에 있어서의 제 4 층째의 도전층형성공정으로 형성되고, 도전층(20)과 마찬가지로, 예를들면 알루미늄막 또는 소정의 불순물을 함유하는 알루미늄막으로 구성한다. 이 예의 DRAM은 알루미늄막으로 구성되는 2층배선(도전층(20, 34))구조로 구성되어 있다.
이상 설명한 바와 같이, 본 예에 의하면, 상기 제 1 의 실시예와 대략 동일한 효과를 얻을 수가 있다.
또, 도전층(20)과 도전층(34)와의 사이에 마련되는 절연막(32)가 도포기술로 형성한 절연막을 플라즈마 기술로 형성한 절연막으로 끼우도록 구성되기 때문에 도전층(20)의 불필요한 작동, 절연막(32)의 상면의 평탄화, 내습성의 향상등을 도모할 수가 있다.
제 1 실시예는 메모리셀을 T자형과 L자형의 중간의 형상으로 한 예였으나, 제 2 실시예에는 DRAM의 메모리셀을 T자형으로 구성한 예에 대해서 설명한다.
제 31 도 내지 제 33 도는 본 발명의 제 2 실시예의 구조 및 제조방법을 설명하기 위한 각 제조공정에 있어서의 DRAM의 메모리셀어레이의 주요부를 도시한 평면도이다.
제 2 실시예의 스위치용 MISFET의 게이트폭을 규정하는 필드절연막(2)는 제 31 도 내지 제 33 도에 도시한 것과 같이 도저층(데이타선 DL)(20)이 연장하는 방향에 대략 동일한 간격으로 배치되어 있다. 또, 도전층(워드선 WL)(13)이 연장하는 방향에 대략 동일한 방향으로 배치되어 있다. 즉, 메모리셀은 스위치용 MISFET(도전층(20))에 대해서, 정보 축적용 용량소자가 대칭형으로 구성된 T자형으로 구성되어 있다.
이 T자형의 메모리셀은 제 33 도에 도시한 것과 같이, L자형 또는 L자형과 T자형과의 중간적인 메모리셀에 비해 각각의 도전층(20)의 간격에 여유를 갖는다. 또, 이 예에 있어서 컬럼 선택선 YS는 형성되어 있지 않다.
또, 제 32 도에 사선으로 도시한 부분에 필드절연막(2)에 의한 치수의 차가 생겨 정보 축적용 용량소자의 면적, 즉 정보로 되는 전하의 축적량에 다소의 저하를 일으킨다. 이 정보로 되는 전하의 축적량의 저하는 L자형 또는 L자형과 T자형과의 중간적인 메모리셀의 비해서 크게 된다.
제 2 실시예에 의하면, 상기 실시예 1 과 대략 동일한 효과를 얻을수가 있다.
또한, 스위치용 MISFET와 정보 축적용 용량소자와의 직렬회로를 메모리셀로 하는 DRAM에 있어서, 상기 정보 축적용 용량소자의 형상의 일부를 퇴적하여 구성된 절연막(7)로 규정하고, 스위치용 MISFET의 형상의 일부를 반도체기판(1)을 산화해서 구성된 필드절연막(2)로 규정한 메모리셀을 T자형으로 구성하였으므로, L자형 또는 L자형과 T자형의 중간적인 메모리셀에 비해서 데이타선으로 되는 도전층(20)의 간격에 여유도를 갖게할 수가 있다.
그리고, 제 2 실시예에 있어서, 제 34 도에 제 1 실시예와 마찬가지로 도전층(20)으로 된 컬럼 선택선 YS를 형성한 예를 도시한다. 데이타선 DL과 배선 YS와의 사이는 매우 작게되는 점에 주의 할 필요가 있다. 이 때문에 데이타선 DL이 직선형상인 것에 대해서 컬럼 선택선 YS는 접속구멍(18)의 인접부에서 다소 데이타선의 한쪽으로부터 분리하기 위해서 구부러진다.
제 3 실시예에는 DRAM의 메모리셀을 L자형으로 구성한 예에 대해서 설명한 것이다.
제 35 도 내지 제 37 도는 본 발명의 제 3 실시예의 구조와 제조방법을 설명하기 위한 각 제조공정에 있어서의 DRAM의 메모리셀 어레이의 주요부를 도시한 평면도이다.
제 3 실시예의 스위치용 MISFET의 게이트폭을 규정하는 필드절연막(2)는 제 35 도 내지 제 37 도에 도시한 것과 같이, 도전층(20)이 연장하는 방향으로 대략 동일한 간격으로 배치되어 있다. 또한 도전층(13)이 연장하는 방향으로 다른 2개의 간격으로 배치되어 있다. 즉, 메모리셀은 스위치용 MISFET에 대해서 정보축적용 용량소자가 비대칭형으로 구성된 L자형으로 구성되어 있다.
이 L자형의 메모리셀은 제 37 도에 도시한 것과 같이, T자형 또는 L자형과 T자형과의 중간적인 메모리셀에 비해, 소정의 간격마다 도전층(20)의 간격에 여유도를 구성하는 한편, 소정의 간격마다 도전층(20)의 간격이 엄격하게 구성된다. 그러나, 이것은 한편으로는 도시하지 않고 있지만 컬럼선택선 YS를 형성하는 경우에 유리하다. 즉, 데이타선 DL중 여유를 갖는 1쌍의 데이타선 DL의 사이에 컬럼선택선 YS를 형성할 수가 있다. 이 경우, 데이타선 DL과 컬럼선택선 YS와의 간격은 제 34 도 정도로 엄격하지 않아도 된다. 그리고, 데이타 선 DL은 접속구멍(18)의 위치가 기울기때문에 꾸불꾸불하여 형성되어 있다.
스위치용 MISFET의 게이트폭을 규정하는 한쪽의 필드절연막(2)는 제 35 도에 사선으로 도시한 것과 같이, 인접하는 다른 스위치용 MISFET의 게이트폭을 규정하는 한쪽의 필드절연막(2)와 겹쳐져 있다. 이 필드절연막(2)가 겹칩으로 인해, 그 겹쳐진 부분에 있어서의 필드절연막(2)의 면적을 축소할 수가 있다.
제 36 도에 사선으로 도시한 부분에, 필드절연막(2)에 의한 치수의 차가 생겨 용량소자의 면적, 즉 정보로 되는 전하의 축적량에 다소의 저하가 일어난다. 이 정보로된 전하의 축적량의 저하는 T자형 또는 L자형과 T자형의 중간적인 메모리셀에 비해서 작게된다.
제 3 실시예에 의하면, 상기 제 1 실시예와 대략 동일한 효과를 얻을수가 있다.
또한, 스위치용 MISFET와 정보축적용 용량소자와의 직렬회로를 메모리셀로 하는 DRAM에 있어서, 상기 정보축적용 용량소자의 형상의 일부를 퇴적해서 구성된 절연막(7)로 규정하고, 스위치용 MISFET의 형상의 일부를 반도체기판(1)을 산화하여 구성된 필드절연막(2)로 규정한 메모리셀을 L자형으로 구성하였기 때문에 T자형 또는 L자형과 T자형의 중간적인 메모리셀에 비하여 정보로 되는 전하의 축적량의 저하를 작게할 수가 있다.
제 38 도 내지 제 40 도는 본 발명의 제 4 실시예의 구조와 제조방법을 설명하기 위한 각 제조공정에 있어서의 DRAM의 메모리셀 어레이의 주요부를 도시한 평면도이다.
제 4 실시예에는 DRAM의 메모리셀을 L자형으로 구성한 다른 예이다.
제 4 실시예의 스위치용 MISFET의 게이트폭을 규정하는 필드절연막(2)는 제 38 도 내지 제 40 도에 도시한 것과 같이 도전층(20)이 연장하는 방향으로 대략 동일한 간격으로 배치되어 있다. 또한, 도전층(13)의 연장하는 방향으로 다른 2개의 간격으로 배치되어 있다. 즉, 메모리셀은 스위치용 MISFET에 대해서 정보축적용 용량소자가 비대칭형으로 구성된 L자형으로 구성되어 있다.
그리고, 소정의 필드절연막(2(2A))는 도전층(13)이 연장하는 방향으로 인접해서 배치되는 메모리셀의 2개의 스위치용 MISFET의 각각의 한쪽의 게이트폭을 규정하도록 구성되어 있다. 즉, 도전층(13)의 연장하는 방향으로 배치되는 2개의 스위치용 MISFET의 게이트폭을 규정하는 필드절연막(2)의 1개를 생략할 수가 있으므로, 필드절연막(2)의 면적을 축소할 수가 있다.
이 L자형의 메모리셀은 제 40 도에 도시한 것과 같이, T자형 또는 L자형과 T자형의 중간적인 메모리셀에 비해 제 3 실시예의 L자형의 메모리셀과 마찬가지로 소정의 간격마다 도전층(20)의 간격에 여유도를 구성하도록 되어 있다. 그러나, 소정의 간격마다 도전층(20)의 간격이 엄격하게 된다.
또, 제 39 도에 사선으로 표시한 부분에 필드절연막(2)에 의한 치수의 차가 생겨 용량소자의 면적, 즉 정보로 되는 전하의 축적량에 다소의 저하를 일으킨다. 이 정보로 되는 전하의 축적량의 저하는 제 2 실시예의 T자형, 제 3 실시예의 L자형 또는 제 1 실시예의 L자형과 T자형과의 중간적인 메모리셀에 비해서 작어진다.
제 4 실시예에 의하면, 제 1 실시예와 대략 동일한 효과를 얻을 수가 있다.
또한, 스위치용 MISFET와 용량소자와의 직렬회로를 메모리셀로 하는 DRAM에 있어서, 용량소자의 형상의 일부를 퇴적하여 구성된 절연막(7)로 규정하고, 스위치용 MISFET의 형상의 일부를 반도체기판(1)을 산화하여 구성된 필드절연막(2)로 규정한 메모리셀을 L자형으로 구성하였으므로, T자형 또는 L자형과 T자형의 중간적인 메모리셀에 비해서 정보로 되는 전하의 축적량의 저하를 작게할 수가 있다.
제 5 실시예는 DRAM에 있어서, α선에 의해 일어나는 소프트에러를 억제하는 예에 대해서 설명하기 위한 것이다.
제 41 도는 본 발명의 제 5 실시예를 설명하기 위한 DRAM의 메모리셀 어레이의 주요부를 도시한 단면도이다.
제 41 도에 있어서, (GA)는 p+형의 반도체영역으로 정보축적용 용량소자 형성영역과 스위치용MISFET형성영역의 하부의 반도체기판(1)의 주면부, 즉 메모리셀형성영역이 마련되어 있다. 반도체영역(6A)는 상기 실시예1의 반도체영역(6)과 대략 동일한 기능을 갖고 있다. 그리고, 반도체영역(6A)는 스위치용 MISFET형성영역의 하부에 마련되어 있으므로 α선에 의해 반도체기판(1)내부에서 발생하는 소수케리어의 포획하는 확률을 저감하고 또한 침입을 억제할 수가 있다. 이로 인해서 더욱 DRAM의 소프트에러를 억제할 수가 있다.
제 5 실시예에 의하면, 상기의 제 1 실시예와 대략 동일한 효과를 얻을 수가 있다.
또한, 스위치용 MISFET의 정보축적용 용량소자와의 직렬회로를 메모리셀로 하는 DRAM에 있어서, 용량소자와 상기 스위치용 MISFET의 하부의 반도체기판(1)의 주면부에 반도체기판(1)보다도 높은 불순물농도의 반도체영역(6A)를 마련한 것에 비해, 포텐셜베리어를 구성할수가 있으므로 α선에 의해서 발생하는 소수캐리어가 정보축적용 용량소자로 침입하는 것을 억제할 수가 있다.
이로인해서, 용량소자에 축적되는 정보로 된 전하량의 변동을 억제할 수가 있으므로 소프트 에러를 방지할 수가 있다.
그리고, 반도체영역(6A)는 수이치용 MISFET를 구성하는 반도체영역(16)과 용량소자를 구성하는 반도체영역(5)와의 접합내압을 향상하기 위하여 필드절연막(2)의 하부에 마련하지 않도록 구성하여도 좋다.
본 출원에 있어서 개시된 새로운 기술에 의하면 다음에 기술한 것과 같은 효과를 얻을 수가 있다.
(1) 용량소자의 형상을 규정하도록 퇴적된 제 1 의 절연막을 형성하고 그 제 1 의 절연막을 내산화 마스크로서 사용하고 용량소자형성영역에 매우 얇은 제 2의 절연막을 형성하여 용량소자를 형성한다.
이로인해, 가는 구멍 또는 가는 트렌치 등의 가공이 어려운 기술을 이용하지 않고, 가공의 제어성이 간단한 플레이너기술을 이용하였으므로 DRAM의 양산화가 가능하다. 이로인해, 매우 얇은 제 2 의 절연막으로 용량소자를 형성할 수 있기 때문에, 용량소자의 전하 축적량을 높일 수가 있다. 이로인해, 메모리셀의 면적을 축소할 수가 있으므로 기억기능을 가진 반도체 집적회로 장치의 고집적화를 도모할 수가 있다.
(2) 용량소자의 형상의 일부를 퇴적하여 구성되고, 또한 내산화성을 가진 제 1 의 절연막으로 규정하고 그 제 1 의 절연막으로 도전플레이트를 덮는 제 2 의 절연막을 형성하였다. 이로 인해, 도전층 사이의 절연막을 형성하기 위한 마스크형성 공정등의 여러가지의 마스크 형성공정이 필요치않게 되므로 제조공정을 저감할 수가 있다.
(3) 용량소자의 형상을 규정하는 절연막을 용량소자의 형성공정중에 있어서의 주변회로의 마스크로서 사용한다. 이로인해 이를 위한 마스크가 필요치않게 되므로 제조공정을 저감할 수가 있다.
(4) 이상에 의해, 기억기능을 가진 반도체 집적회로 장치의 고집적화 및 양산화를 도모하고 또한 그 제조 공정을 저감할 수가 있다.
(5) 상보형의 MISFET를 반도체 집적회로 장치에 있어서, n채널 MISFET의 반도체영역의 일부의 접합깊이를 깊게 하는 반도체영역을 이온주입 기술로 형성한다. 이로인해 n채널과 p채널 MISFET 형성영역의 접속구멍을 동이한 제조공정으로 형성할 수가 있으므로, 확산기술로 형성하는 경우에 비해서 접속구멍을 형성하는 공정을 저감할 수가 있다.
(6) 용량소자의 형상의 일부를 퇴적하여 구성된 절연막으로 규정하는 것에 의해 그 치수에 변환량 오차를 저감할 수가 있으므로, 정보로 되는 전하의 축적량의 저하를 억제할 수가 있다. 이로인해 메모리셀의 면적을 축소할 수가 있으므로, 기억기능을 가진 반도체 집적회로 장치의 고집적화, 대용량화를 도모할 수가 있다.
(7) 스위치용 MISFET의 형상의 일부를 반도체기판을 산화하여 구성된 필드절연막으로 규정한다. 이로인해, 메모리셀의 스위치용 MISFET를 구성한 반도체영역과 인접하는다른 메모리셀의 정보축적용 용량소자를 구성하는 반도체영역과를 상기 필드절연막에 대해서 자기정합으로 구성할 수가 있으므로, 이들의 간격을 충분히 확보할 수가 있다. 이로인해, 스위치용 MISFET의 소오스영역 또는 드레인영역으로 되는 반도체영역의 접합내압을 향상할 수가 있다. 따라서, 인접하는 메모리셀 사이의 누설을 억제할 수가 있으므로 기억기능을 가진 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수가 있다.
(8) 용량소자의 형상의 일부와 워드선으로 되는 도전층 사이의 부분을 퇴적하여 구성되고 또한 에칭스토퍼로서 사용되는 절연막으로 규정한 것에 의해, 에칭의 잔류에 의한 불필요한 도전층을 절단할 수가 있으므로 도전층 사이의 단락을 방지할 수가 있다. 이로인해, 기억기능을 가진 반도체집적회로로 장치의 전기적 신뢰성의 향상을 도모할 수가 있다.
(9) 용량소자의 형상의 일부를 퇴적하여 구성된 절연막으로 규정하고 스위치용MISFET의 형상의 일부를 반도체기판을 산화하여 구성된 필드절연막으로 규정하였다. 이와같이 규정된 메모리셀을 T자형과 L자형과의 중간적인 형상으로 구성하였다. 이로인해, T자형의 메모리셀에 비해서 필드절연막에 의한 면적의 저하를 작게하고 L자형의 메모리셀에 비해서 데이타선으로 되는 도전층의 간격에 여유를 갖게 할 수가 있다.
(10) 용량소자를 제 1 의 반도체영역과 상기 제 1 의 반도체영역과 다른 도전형의 제 2 의 반도체영역으로 구성하고, 용량소자 사이에 상기 제 1 의 반도체영역을 마련하였다. 이로인해 기생 MIS의 스레쉬홀드전압을 높여 기생채널의 발생을 억제할 수가 있으므로 정보축적용 용량소자 사이의 부분을 전기적으로 분리할 수가 있다. 이로인해 각각의 pn 접합부에서 정보축적용 용량소자 사이의 부분에 형성되는 공핍영역의 신장을 억제할 수가 있고, 이들의 누설을 억제할 수가 있으므로 정보축적용 용량소자 사이를 전기적으로 분리할 수가 있다. 이로인해, 그들의 사이에 마련된 제 1 의 반도체영역은 정보축적용 용량소자 형성영역의 면적을 축소하는 일이 없으므로, 정보로 되는 전하의 축적량을 저하하는 일이 없다.
(11) (9)와 (10)에 의해, 메모리셀 또는 메모리셀 사이의 면적을 축소할 수가 있다.
(12)는 용량소자를 구성하는 제 1 의 반도체영역과 정보축적용 용량소자 사이를 전기적으로 분리하는 제 1 의 반도체영역과를 동일한 제조공정으로 형성하였으므로, 반도체집적회로 장치의 제조공정을 저감할 수가 있다.
(13) 상기 스위치용 MISFET 형성영역과 상기 용량소자 형성영역과의 사이의 부분에 형성한 필드절연막을 불순물 도입용 마스크로 하여 용량소자의 제 1 의 반도체영역과 제 2 의 반도체영역 및 용량소자사이의 제 1의 반도체영역을 형성하였다. 이로인해, 제 1 의 반도체영역과 스위치용 MISFET를 구성하는 반도체영역과의 간격을 충분히 확보할 수가 있다. 따라서, 이들 사이의 누설을 억제할 수가 있다. 이로인해, 인접하는 메모리셀 사이의 전기적인 분리를 확실하게 할 수가 있으므로 기억기능을 가진 반도체집적회로 장치의 전기적 신뢰성의 향상을 도모할 수가 있다.
(14) 용량소자 아래의 반도체기판의 주면부에 반도체기판보다도 높은 불순물 농도의 반도체영역을 마련하였다. 이로인해 포텐셜베리어를 구성할 수가 있으므로 , α선에 의해서 생기는 소수 캐리어의 용량소자로의 침입을 억제할 수가 있다. 이로인해, 용량소자에 축적되는 정보로 되는 전하량의 변동을 억제할 수가 있으므로 소프트에러를 방지할 수가 있다.
(15) 용량소자의 아래 및 데이타선으로 되는 도전층과 접속되는 반도체영역 이외의 스위치용 MISFET의 아래에 반도체기판보다도 높은 불순물농도의 반도체영역을 마련하였다. 이로인해, 반도체영역에 의해서 기생용량이 도전층에 부가되는 것을 억제할 수가 있으므로, 반도체집적회로 장치의 동작속도의 고속고화를 도모할 수가 있다.
(16) 상기 (14)와 (15)에 의해, 기억기능을 가진 반도체집적회로장치의 소프트에러를 방지하며 또한 동작속도의 고속화를 도모할 수가 있다.
(17) 정보축적용 용량소자 사이의 부분의 제 1 의 반도체영역의 주면상부에 정보축적용 용량소자를 구성하는 제 1 의 절연막에 비해서 두꺼운 막두께의 제 2 의 절연막을 마련한다. 이로인해, 도전플레이트, 제 2 의 절연막 및 제 1 의 반도체영역으로 구성되는 기생 MIS의 스레쉬홀드전압을 높일 수가 있으므로, 인접하는 메모리셀 사이의 전기적인 분리를 보다 향상할 수가 있다. 이로인해, 정보축적용 용량소자의 게이트절연막으로 되는 절연막을 얇게 구성할 수가 있으므로, 용량소자의 용량값을 크게 할 수가 있다.
(18) 용량소자의 형상의 일부를 에칭속도가 다른 제 1 의 절연막과 제 2 의 절연막으로 구성되는 분리용 절연막으로 규정하였다. 이로인해, 치수의 변환량 오차를 작게하여 분리용 절연막의 막두께를 두껍게 구성하고, 또한 정보축적용 용량소자 형성영역의 반도체영역의 주면의 데미지를 매우 작게할 수가 있다. 따라서, 정보축적용 용량소자를 구성하는 게이트절연막으로 되는 절연막을 양질인 막의 재질로 할 수 있다.
(19) 하층의 도전층과 상층의 도전층과의 사이에 마련되는 절연막을 도포기술로 형성한 절연막을 플라즈마 기술로 형성한 절연막으로 끼우도록 구성하였으므로 하층의 도전층의 불필요한 작동, 절연막의 상면의 평탄화, 내습성을 향상할 수가 있다. 이로인해, 반도체집적회로 장치의 전기적 신뢰성을 향상할 수가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서, 여러가지로 변형할 수 있는 것은 물론이다.
예를들면, 상기 실시예는 본 발명을 폴디스 비트라인 방식을 패채용하는 DRAM에 적용한 예에 대해서 설명하였지만, 오픈(open)비트라인방식을 채용하는 DRAM에 적용하여도 좋다.

Claims (26)

  1. 메모리셀로서 MISFET (Q)와 캐패시터(C)로 이루어지는 직렬회로를 포함하는 반도체집적회로 장치에 있어서, 주면을 갖는 제 1 의 도전형의 반도체기판(1), 캐패시터(C)의 한쪽의 전극으로서 작용하며, 또한 상기 반도체기판에 형성되어 상기 주면으로 연장하는 제 2의 도전형의 제 1 의 반도체영역(8), 상기 제 1 의 반도체영역 아래에서 상기 제 1 의 반도체영역과 접촉하도록 형성되며, 또한 상기 반도체기판의 불순물농도보다 높은 불순물농도를 갖는 제 1 의 도전형의 제 2 의 반도체영역(5)과 상기 제 2의 반도체영역 아래에 형성되며, 또한 상기 제 2 의 반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제 1 의 도전형의 제 3 의 반도체영역(6, 6A)을 포함하는 반도체집접회로 장치.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 제 3 의 반도체영역(6, 6A)은 상기 반도체기판내의 상기MISFET 아래의 위치까지 연장하도록 형성된 반도체집적회로 장치.
  3. 특허청구의 범위 제 2 항에 있어서, 상기MISFET (Q)는 드레인영역과 소오스영역을 갖고, 상기MISFET의 소오스와 드레인영역중의 하나는 상기 캐패시터(C)에 전기적으로 접속되며, 상기 제 3 의 반도체영역(6, 6A)은 상기 캐패시터에 전기적으로 접속된 상기MISFET의 상기 소오스와 드레인영역중의 하나의 아래의 위치까지 연장하도록 형성된 반도체집적회로 장치.
  4. 특허청구의 범위 제 3 항에 있어서, 상기MISFET의 소오스와 드레인영역중의 다른 하나는 데이타선(20)에 전기적으로 접속되고, 상기 제 3 의 반도체영역은 상기 소오스와 드레인영역중의 다른 하나의 아래의 위치까지 연장하지 않는 반도체집적회로 장치.
  5. 특허청구의 범위 제 1 항에 있어서, 상기 제 3 의 반도체영역(6, 6A)은 제 2 의 반도체영역(5)의 영역과 같거나 큰 영역을 갖는 반도체집적회로 장치.
  6. 특허청구의 범위 제 1 항에 있어서, 상기 제 2 및 제 3 의 반도체영역은 반도체기판(1)의 주변으로부터 각각 제 2 의 깊이와 제 3 의 깊이에서 피이크 불순물농도를 갖는 불순물 농도분포를 갖고, 상기 제 1 의 반도체영역(8)은 반도체기판의 주면으로부터 상기 제 1 의 깊이로 연장하며, 제 2 의 깊이 또는 제 3 의 깊이는 상기 제 1 의 깊이보다 깊은 반도체집적회로 장치.
  7. 그 각각이 MISFET (Q)와 캐패시터(C)의 직렬회로로 이루어지고, 제 1 과 제 2 의 방향으로 배열된 여러개의 메모리셀을 구비하는 메모리어레이(M-ARY)를 갖는 반도체집적회로 장치에 있어서, 주면을 갖는 제 1 의 도전형의 반도체기판(1), 상기 캐패시터의 한쪽의 전극으로서 작용하고, 또한 상기 반도체기판에 형성되어 상기 주면으로 연장하는 제 2의 도전형의 제 1 의 반도체영역(8), 상기 제 1 의 반도체영역 아래와 상기 제 1 의 방향에서 인접하는 상기 제 1 의 반도체영역 사이의 위치에 형성되고, 상기 반도체기판의 불순물농도보다 높은 불순물농도를 갖는 제 1 의 도전형의 제 2 의 반도체영역(5)과 적어도 상기 제 2 의 반도체영역 아래에 형성되며, 상기 제 2 의 반도체영역의 불순물농도보다 높은 불순물 농도를 갖는 제 1 의 도전형의 제 3 의 반도체영역(6, 6A)을 포함하는 반도체집적회로 장치.
  8. 특허청구의 범위 제 7 항에 있어서, 상기 제 3 의 반도체영역은 상기 메모리어레이의 전영역을 연장하도록 형성된 반도체집적회로 장치.
  9. 특허청구의 범위 제 7 항에 있어서, 상기 제 3 의 반도체영역은 데이타선(20)에 접속된 영역과 상기MISFET의 소오스영역 또는 드레인영역으로서 작용하는 영역 아래를 제외한 상기 MISFET 아래에 형성된 반도체집적회로 장치.
  10. 특허청구의 범위 제 7 항에 있어서, 상기 제 2 및 제 3 의 반도체영역은 반도체기판(1)의 주면으로부터 각각 제 2 의 깊이와 제 3 의 깊이에서 피이크불순물 농도를 갖는 불순물 농도 분포를 갖고 상기 제 1 의 반도체영역(8)은 반도체기판의 주면으로부터 제 1 의 깊이로 연장하며, 제 2 의 깊이 또는 제 3 의 깊이는 상기 제 1 의 깊이보다 깊은 반도체집적회로 장치.
  11. 특허청구의 범위 제 7 항에 있어서, 상기 제 3 의 반도체영역은 상기 제 2 의 반도체영역(5)과 접촉하는 반도체집적회로 장치.
  12. 특허청구의 범위 제 7 항에 있어서, 상기 제 3 의 반도체영역은 상기 제 2 의 반도체영역으로부터 분리된 반도체집적회로 장치.
  13. 특허청구의 범위 제 3 항에 있어서, 또 상기 캐패시터의 다른족의 전극으로서 상기 제 1 의 반도체영역상의 부분에 있어서 상기 반도체기판의 상기 주면상에 위치한 도전막(10)을 포함하는 반도체집적회로 장치.
  14. 특허청구의 범위 제 13항에 있어서, 상기 도전막(10)이 다결정 실리콘막으로 이루어진 반도체집적회로 장치.
  15. 메모리셀로서 제 1 및 제 2 의 방향으로 배열된MISFET (Q)와 캐패시터(C)를 각각 갖는 여러개의 직렬회로를 구비하는 반도체집적회로 장치에 있어서, 주면을 갖는 제 1 의 도전형의 반도체기판(1), 그 각각이 캐패시터의 각각의 하나의 한쪽의 전극으로 작용하며, 주면으로 각각 연장해서 서로 분리된 상기 반도체기판에 형성된 제 2 의 도전형의 2개의 제 1 의 반도체영역(8), 제 1 의 반도체영역 아래에 형성되어 제 1 의 반도체영역과 접촉하며, 상기 반도체기판의 불순물농도보다 높은 불순물농도를 갖는 제 1 의 도전형의 제 2 의 반도체영역(5), 상기 제 2 의 반도체영역 아래에 형성되며, 상기 제 2 의 반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제 1 의 도전형의 제 3 의 반도체영역(6, 6A)과 상기 반도체기판의 상기 주면상에서 상기 2개의 제 1 의 반도체영역사이에 위치하는 제 1 의 절연막(4)를 포함하는 반도체집적회로 장치.
  16. 특허청구의 범위 제 15 항에 있어서, 각각의 상기 MISFET는 드레인영역과 소오스영역을 가지며, 상기 MISFET의 소오스와 드레인영역중의 하나는 상기 캐패시터에 전기적으로 접속되고, 상기 제 3 의 반도체영역은 상기 캐패시터에 전기적으로 접속된 상기 MISFET의 상기 소오스와 드레인영역중의 하나의 아래의 위치까지 연장하도록 형성되는 반도체집적회로 장치.
  17. 특허청구의 범위 제 16 항에 있어서, 상기 제 2 및 제 3 의 반도체영역은 반도체기판의 주면으로부터 각각 제 2 의 깊이와 제 3 의 깊이에서 피이크 불순물농도를 갖는 불순물 농도분포를 갖고, 상기 제 1의 반도체 영역(8)은 반도체기판의 주면으로부터 제 1 의 깊이로 연장하며, 제 2 의 깊이 또는 제 3 의 깊이는 상기 제 1 의 깊이보다 깊은 반도체집적회로 장치.
  18. 특허청구의 범위 제 15 항에 있어서, 또 상기 제 1 의 반도체영역(8)상의 위치에 있어서, 상기 반도체기판의 상기 주면상에 위치한 제 2 의 절연막(9)을 포함하는 반도체집적회로 장치.
  19. 특허청구의 범위 제 18 항에 있어서, 상기 제 2 의 절연막(9)이 실리콘 산화막으로 이루어지는 반도체집적회로 장치.
  20. 특허청구의 범위 제 18 항에 있어서, 또 상기 캐패시터의 다른쪽 전극으로서 상기 제 2 의 절연막(9)상에 위치된 도전막을 포함하는 반도체집적회로 장치.
  21. 특허청구의 범위 제 20 항에 있어서, 상기 도전막(10)이 다결정 실리콘막으로 이루어지는 반도체집적회로 장치.
  22. 특허청구의 범위 제 16 항에 있어서, 상기 MISFET의 게이트전극(12, 13)은 다결정 실리콘층(12)과 실리사이드층(13)의 적층막 또는 실리사이드막으로 이루어지는 반도체집적회로 장치.
  23. 특허청구의 범위 제 22 항에 있어서, 상기 MISFET의 게이트전극은 상기 제 1 의 방향으로 연장하는 워드선(13)으로 이루어지는 반도체집적회로 장치.
  24. 특허청구의 범위 제 21 항에 있어서, 상기 MISFET의 다른쪽의 소오스와 드레인영역은 상기 제 2 의 방향으로 연장하는 데이타선(20)에 전기적으로 접속되는 반도체집적회로 장치.
  25. 특허청구의 범위 제 13 항에 있어서, 또 제 1 의 반도체영역상의 위치에 있어서 상기 반도체기판의 상기 주면상에 위치된 제 1 의 절연막(4)을 포함하는 반도체집적회로 장치.
  26. 특허청구의 범위 제 25 항에 있어서, 상기 제 1 의 절연막(4)이 실리콘 산화막으로 이루어지는 반도체집적회로 장치.
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