JPS58182261A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58182261A JPS58182261A JP57063829A JP6382982A JPS58182261A JP S58182261 A JPS58182261 A JP S58182261A JP 57063829 A JP57063829 A JP 57063829A JP 6382982 A JP6382982 A JP 6382982A JP S58182261 A JPS58182261 A JP S58182261A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は牛導体記憶釦Ｅ例えばダイナミックＲＡＭＩＣ
関するものである。
関するものである。
ダイナミック８ムＭの記憶セル（メモリセル）は一般に
、書込み及び／又は読出を用遇択ラインに接続された選
択ゲートとしてのトランジスタと、情報蓄積部としての
キャパシタとからなっていて、各メモリセルの領域は平
面的にみて互いに区分されているのが普通である。とこ
ろが、この樵のメモリ装置では、大容量化されるに伴な
って各メモリセル部間のアイソレージｌニアｆＩ域、４
Ｉに各情報蓄積温間の距離を光分にとる必要があり、こ
れがために全体としてアイソレージ腸ン領域の占める割
合が増え、情報蓄積部が相対的忙非常に小さくなってし
まう。例えば、メモリセル部会体に対し、アイソレージ
曹ン領域が７０−も占め、情報蓄積部が３０ｓしか占め
ないことがある。
、書込み及び／又は読出を用遇択ラインに接続された選
択ゲートとしてのトランジスタと、情報蓄積部としての
キャパシタとからなっていて、各メモリセルの領域は平
面的にみて互いに区分されているのが普通である。とこ
ろが、この樵のメモリ装置では、大容量化されるに伴な
って各メモリセル部間のアイソレージｌニアｆＩ域、４
Ｉに各情報蓄積温間の距離を光分にとる必要があり、こ
れがために全体としてアイソレージ腸ン領域の占める割
合が増え、情報蓄積部が相対的忙非常に小さくなってし
まう。例えば、メモリセル部会体に対し、アイソレージ
曹ン領域が７０−も占め、情報蓄積部が３０ｓしか占め
ないことがある。
従って、本＠５例の目的は、蓄積容量を大きくすると共
ｋ、アイソレージ曹ン領域の割合を減らし★メそり装置
な提供することｋある。
ｋ、アイソレージ曹ン領域の割合を減らし★メそり装置
な提供することｋある。
この目的な達成するために、本発明によれば、第１及び
第２のメモリセルの各情報蓄積部（キャパシタ）を上下
鍍：積重ねることにより、４Ｉに両蓄積部を１つの領域
上Ｋｊとめてそれらの関に存在してい大間隔をなくすよ
うＫしている。
第２のメモリセルの各情報蓄積部（キャパシタ）を上下
鍍：積重ねることにより、４Ｉに両蓄積部を１つの領域
上Ｋｊとめてそれらの関に存在してい大間隔をなくすよ
うＫしている。
以下１本発明をグイナ建ツクＲＡ、Ｍ ［適用ｌまた夷
権例を図・ｒＭＫついて詳細に述べる。
権例を図・ｒＭＫついて詳細に述べる。
第１図及び第２図は、本実施例によるダイナミック８ム
Ｍのメモリセル部を主すものである。
Ｍのメモリセル部を主すものである。
このメモリ七ル部はいわゆるｌトランジスタ方式であっ
て、ｐＨシリコン基板基板−生′Ｗｉｋ設けられたフィ
ールド８ｉ０．ｌ［２によって分離された各領域には、
各ピッ）ＩＩＢ、、Ｂ、、Ｂ、・・・・・・に沿５各Ｍ
Ｉ Ｂ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ８ａｍ
ｉｃｏｎｄｕｃ−１ｏｒ ）型選択ゲート又はトランス
ファゲートのＮ＋型ソース領域３．４と共通のＮ＋型ド
レイン領域５とが夫々形成されている。従って、各ビづ
ト纏に沿って各素子領域には、ドレイン領域５を共通と
する２つのＭＩＳ型トテトランスフアゲート々設けられ
ていることＫなる。これらの各トランスファゲートの各
ワードｍ（ゲート電極）Ｗ、。
て、ｐＨシリコン基板基板−生′Ｗｉｋ設けられたフィ
ールド８ｉ０．ｌ［２によって分離された各領域には、
各ピッ）ＩＩＢ、、Ｂ、、Ｂ、・・・・・・に沿５各Ｍ
Ｉ Ｂ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ８ａｍ
ｉｃｏｎｄｕｃ−１ｏｒ ）型選択ゲート又はトランス
ファゲートのＮ＋型ソース領域３．４と共通のＮ＋型ド
レイン領域５とが夫々形成されている。従って、各ビづ
ト纏に沿って各素子領域には、ドレイン領域５を共通と
する２つのＭＩＳ型トテトランスフアゲート々設けられ
ていることＫなる。これらの各トランスファゲートの各
ワードｍ（ゲート電極）Ｗ、。
Ｗ、、Ｗ、・・・・・・は各ビット線と直交して設けら
れて込る。そし℃各ソース領域３及び４関に存在するフ
ィールド８ｉ０．膜２上には、Ｓ＊する２つのトランス
ファゲートに夫々接続されたキャパシタ０及び０′が情
報蓄積部として上下にほぼ重なり合う如くにオーバーラ
ツプせしめられている。つまり、一方のトランスファゲ
ート（カえばワード−Ｗ、＠のＭＩ８ＦＦｆＴＱ、）の
ソース領域３からはキャパシタ０の一部の電極となる一
層目の低抵抗ポリ８ｉ１［６が延びており、この上に窒
化シリ；ンからなる高ＷｓＩＩＥ体膜７を介して全セル
に共通した農地レベル（Ｖ、、）の２層目のポリ８轟膜
８が設けられ、更にこのポリ８１膜８上には窒化シリコ
ンからなる高誘電体膜９を介して、他方のトランスファ
ゲート（例えばワード縁Ｗ鵞−のＭＩ８ＦｉｌＴＱ、’
）のソース領域４からの３層目のポリ８ｉ１１１Ｇ（キ
ャパシタ０′の一部の電ｍ）が設けられている。第１図
には、両トランスファゲートの各ポリ８ｉ膜６及び１０
のみが示されており、これらのポリ８１膜はフィールド
８ｉ０，５１２上でほぼ一致した多角形状に積上げられ
てい工、各ソース領域３及び４に対し夫々ダイレクトコ
ンタクト方式で接続されている。このような積層構造は
他の隣接セル間でも同様であるが、各セルの配置パター
ンは図示のように各情報蓄積ｇ（キャパシタ）が規則的
に密に配置されたものからなっていて、隣接する情報蓄
積部間及びソース又はドレイン領域との関にはすべてほ
ぼ同一の間隔（ａ／Ｊｍ）が形成されている。なお、各
情報蓄積部における搬端レベルのポリ８ｉ膜８はトラン
スファゲートの領域を除ｉてほぼ全面に亘って設けられ
ている。
れて込る。そし℃各ソース領域３及び４関に存在するフ
ィールド８ｉ０．膜２上には、Ｓ＊する２つのトランス
ファゲートに夫々接続されたキャパシタ０及び０′が情
報蓄積部として上下にほぼ重なり合う如くにオーバーラ
ツプせしめられている。つまり、一方のトランスファゲ
ート（カえばワード−Ｗ、＠のＭＩ８ＦＦｆＴＱ、）の
ソース領域３からはキャパシタ０の一部の電極となる一
層目の低抵抗ポリ８ｉ１［６が延びており、この上に窒
化シリ；ンからなる高ＷｓＩＩＥ体膜７を介して全セル
に共通した農地レベル（Ｖ、、）の２層目のポリ８轟膜
８が設けられ、更にこのポリ８１膜８上には窒化シリコ
ンからなる高誘電体膜９を介して、他方のトランスファ
ゲート（例えばワード縁Ｗ鵞−のＭＩ８ＦｉｌＴＱ、’
）のソース領域４からの３層目のポリ８ｉ１１１Ｇ（キ
ャパシタ０′の一部の電ｍ）が設けられている。第１図
には、両トランスファゲートの各ポリ８ｉ膜６及び１０
のみが示されており、これらのポリ８１膜はフィールド
８ｉ０，５１２上でほぼ一致した多角形状に積上げられ
てい工、各ソース領域３及び４に対し夫々ダイレクトコ
ンタクト方式で接続されている。このような積層構造は
他の隣接セル間でも同様であるが、各セルの配置パター
ンは図示のように各情報蓄積ｇ（キャパシタ）が規則的
に密に配置されたものからなっていて、隣接する情報蓄
積部間及びソース又はドレイン領域との関にはすべてほ
ぼ同一の間隔（ａ／Ｊｍ）が形成されている。なお、各
情報蓄積部における搬端レベルのポリ８ｉ膜８はトラン
スファゲートの領域を除ｉてほぼ全面に亘って設けられ
ている。
また、図中、１１は最上のポリ８１膜ｌＯの表面を覆う
層間絶縁膜（例えば窒化シリコン膜）、１２は最下のポ
リ８ｉ膜６の一部を覆うその表面酸化＠（８ｉ０．膜）
である。また、１３はゲート酸化膜、１４は層間絶縁膜
としての例えばリンシリケートガラス膜である。なお、
トランスファゲートのゲート電極ＷＳ、Ｗ、、Ｗ、・・
・・・・は高融点金属（例えばＭｏ又はそのシリサイド
）からなるメタルゲートであり、各ドレイン領域５を共
通に接続するビット線Ｂ、、Ｂ、、Ｂ、・・・・・・は
アルｉニウムからなっていてよい。
層間絶縁膜（例えば窒化シリコン膜）、１２は最下のポ
リ８ｉ膜６の一部を覆うその表面酸化＠（８ｉ０．膜）
である。また、１３はゲート酸化膜、１４は層間絶縁膜
としての例えばリンシリケートガラス膜である。なお、
トランスファゲートのゲート電極ＷＳ、Ｗ、、Ｗ、・・
・・・・は高融点金属（例えばＭｏ又はそのシリサイド
）からなるメタルゲートであり、各ドレイン領域５を共
通に接続するビット線Ｂ、、Ｂ、、Ｂ、・・・・・・は
アルｉニウムからなっていてよい。
上記した如く、本実施例によるセル構造は、１つの領域
上に２つのメモリセルの各情報蓄積部を積上げて収納し
ているので、既述したように各情報蓄積部間を離して設
ける場合に比べて、アイル−シ叢ン領域の占める面積を
縮小でき、１セル当りの占有面積を著しく小事くするこ
とができる。
上に２つのメモリセルの各情報蓄積部を積上げて収納し
ているので、既述したように各情報蓄積部間を離して設
ける場合に比べて、アイル−シ叢ン領域の占める面積を
縮小でき、１セル当りの占有面積を著しく小事くするこ
とができる。
従って、情報蓄積部の面積な変えなければそれだけチッ
プ面積を小さくでき、またチップ面積な変光ない場合に
は情報蓄積部の面積を大きくして大容量化を図ることが
できる。或いは、情報蓄積部をこれｔでのものより大き
くしても、第１図に示したレイアウトパターンによって
チップをより小皺化することかできる。
プ面積を小さくでき、またチップ面積な変光ない場合に
は情報蓄積部の面積を大きくして大容量化を図ることが
できる。或いは、情報蓄積部をこれｔでのものより大き
くしても、第１図に示したレイアウトパターンによって
チップをより小皺化することかできる。
このように、本実施例によれば、大容量で蓄積量の多い
セル構造を有し、かつ高集積化されたダイナずツクＲＡ
Ｍを提供することが可能となる。
セル構造を有し、かつ高集積化されたダイナずツクＲＡ
Ｍを提供することが可能となる。
次に、このダイナ建ツクＲＡＭの製造方法を第２図に示
したメモリセル郁につ論て説明する。
したメモリセル郁につ論て説明する。
まず第４Ａ図のように、Ｐ型シリコン基板１の一生面に
、公知の選択酸化技術及びそれに引続く熱酸化技＠によ
って、素子分離用のフィールド８ｉ０．膜２と薄い８ｉ
０．膜１７とを順次形成し、更に公知のフォトエツチン
グで薄い８４０．ｊ［１７を加工してダイレクトコンタ
クト用のスルーホールＩｓを各素子領域に形成する。
、公知の選択酸化技術及びそれに引続く熱酸化技＠によ
って、素子分離用のフィールド８ｉ０．膜２と薄い８ｉ
０．膜１７とを順次形成し、更に公知のフォトエツチン
グで薄い８４０．ｊ［１７を加工してダイレクトコンタ
クト用のスルーホールＩｓを各素子領域に形成する。
次いで第４Ｂ図のようＫ、公知の化学的気相成長技術（
ＯＶＤ）Ｋよって全面［１層目のポリ８ｉ １１１ｍを
成長させ、しかる後にこのポリ８ｉ ３１１６な公知の
リン処理によって低抵抗化せしめ、これと同時に上記ス
ルーホール１５からポリｓｉ＠６を通してリンをドープ
して基板ｌ＃ＩＣソース領域となるＮ”ｌｌリンドープ
ド領域１６１形成する。
ＯＶＤ）Ｋよって全面［１層目のポリ８ｉ １１１ｍを
成長させ、しかる後にこのポリ８ｉ ３１１６な公知の
リン処理によって低抵抗化せしめ、これと同時に上記ス
ルーホール１５からポリｓｉ＠６を通してリンをドープ
して基板ｌ＃ＩＣソース領域となるＮ”ｌｌリンドープ
ド領域１６１形成する。
次いで第４０図のように、公知のフォトエツチングによ
ってポリ８Ｉ膜６をパターニングし、一端がＮ＋型領域
１６Ｋｍ１した状態でフィールド８１０、膜２上に延び
るポリｉＭｉ ＠６１形底する。
ってポリ８Ｉ膜６をパターニングし、一端がＮ＋型領域
１６Ｋｍ１した状態でフィールド８１０、膜２上に延び
るポリｉＭｉ ＠６１形底する。
次いで第４Ｄ図のように、０ＶＤｅｃよって全面に被着
した窒化シリコンな公知のフォトエツチングでパターニ
ングしてポリ８１ ＠６上に高誘電体膜７として残し、
しかる後にこの高誘電体膜７で覆われて−ないボＩＪＳ
ｉ膜６を熱酸化処理してその表面１（８ｉ０．膜１２を
成長させる。なお、ポリ８４ Ｉ［６が完全に高誘電体
膜７で覆われて込る場合には、上記の熱酸化処理は必要
ではない。
した窒化シリコンな公知のフォトエツチングでパターニ
ングしてポリ８１ ＠６上に高誘電体膜７として残し、
しかる後にこの高誘電体膜７で覆われて−ないボＩＪＳ
ｉ膜６を熱酸化処理してその表面１（８ｉ０．膜１２を
成長させる。なお、ポリ８４ Ｉ［６が完全に高誘電体
膜７で覆われて込る場合には、上記の熱酸化処理は必要
ではない。
次いで第４Ｅ図のよ５Ｋ、ＯＶＤで全面ＫＷＬ長させた
２層目のポリシリコンを公知のフォトエツチングでパタ
ーニングし、接地レベルに固定されるポリ８１膜８を上
述し大キャパシタの他方の電極として残す。このパター
ニング前にポリ８１膜に公知のリン処理を施しておくの
がよい。
２層目のポリシリコンを公知のフォトエツチングでパタ
ーニングし、接地レベルに固定されるポリ８１膜８を上
述し大キャパシタの他方の電極として残す。このパター
ニング前にポリ８１膜に公知のリン処理を施しておくの
がよい。
次いで篇４Ｆ図のように、ＯＶＤで全面に成長させた窒
化シリコンを公知のフォトエツチングでパターニングし
て、ポリ８ｉ膜８上にオーバーラッグさせて高誘電体ｊ
［９を形成する。
化シリコンを公知のフォトエツチングでパターニングし
て、ポリ８ｉ膜８上にオーバーラッグさせて高誘電体ｊ
［９を形成する。
次いで必ＩＮ６れば熱酸化処理してボＩＪ８ｉ膜８の表
面Ｋ １ｌｌｖｈ ８ ｔ Ｏ２膜（図示せず）を区長
させた後、１ｌＩ４Ｇ図のようＫ、公知のフォトエツチ
ングによって８１０．膜１７の一部を除去し、ダイレク
トコンタクト用のスルーホール１８を形成する。
面Ｋ １ｌｌｖｈ ８ ｔ Ｏ２膜（図示せず）を区長
させた後、１ｌＩ４Ｇ図のようＫ、公知のフォトエツチ
ングによって８１０．膜１７の一部を除去し、ダイレク
トコンタクト用のスルーホール１８を形成する。
次いで第４Ｈ図のよ５に、ＯＶＤで全面に３層目のポリ
８Ｉ膜１０を被着し、これを公知のリン処理で低抵抗化
ぜしめ、かつポ９８ｉ膜１０からスルーホール１８を介
して基板ＩＫリンをドープし、他のＭＩ８１ｉ”ＥＴの
ソース領域となるＮ中型リンドープド領域１９を形成す
る。
８Ｉ膜１０を被着し、これを公知のリン処理で低抵抗化
ぜしめ、かつポ９８ｉ膜１０からスルーホール１８を介
して基板ＩＫリンをドープし、他のＭＩ８１ｉ”ＥＴの
ソース領域となるＮ中型リンドープド領域１９を形成す
る。
次いで第４工図のようＫ、公知のフォトエツチングでポ
リ８ｉ１ｉ［１０をパターニングし、一端がＮ＋型領領
域１９接した状態で高Ｓ＊体膜９上に延びるポリｓｉ膜
１０な残す。
リ８ｉ１ｉ［１０をパターニングし、一端がＮ＋型領領
域１９接した状態で高Ｓ＊体膜９上に延びるポリｓｉ膜
１０な残す。
次いで＄４Ｊ図のようｃ、ｏｖｌ）で全面＜ｇ長させた
窒化シリコンを公知のフォトエツチングでパターニング
して層間絶縁膜１１を形成する。
窒化シリコンを公知のフォトエツチングでパターニング
して層間絶縁膜１１を形成する。
次いで第４に図のように１表面１１に存在しているＳｔ
Ｏ，膜１７をすべてエツチングで除去し、素子領域に基
板１０表面を露出させる。
Ｏ，膜１７をすべてエツチングで除去し、素子領域に基
板１０表面を露出させる。
次いでＩ！４Ｌ図のよう（、公知のゲート酸化技術でゲ
ート酸化膜１３を成長させた後、公知のスパッタ技術で
全面にモリブデン（Ｍｏ）を付着させ、これを公知のフ
ォトエツチングでパターニングしてゲート電極及びその
起磁としてのワード／Ｉｉ Ｗ Ｉ−ｗ、、ｗ、、ｗ、
、ｗ、・・・・・・を夫々形成する。
ート酸化膜１３を成長させた後、公知のスパッタ技術で
全面にモリブデン（Ｍｏ）を付着させ、これを公知のフ
ォトエツチングでパターニングしてゲート電極及びその
起磁としてのワード／Ｉｉ Ｗ Ｉ−ｗ、、ｗ、、ｗ、
、ｗ、・・・・・・を夫々形成する。
次いで第４Ｍ図のように１金１！１ＫＩＪン又は砒素の
イオンビーム２０を照射する。この際、ＭｏワードＩｉ
Ｗ ＋〜Ｗ、・・・・・・、窒化シリコン膜１１は！
スフとして作用するから、各ワード纏の両側に存在して
いるゲート酸化膜１３のみを通し又イオン２０が基板Ｉ
Ｋ選択的に打込まれる。こり打込領域は、上記した各リ
ンドープド領域１６．１９＆Ｃオーパーツツブして最終
的なＮ“型ソース領域３゜４を形成すると共ｋ、素子領
域内のワード−関ではＮ中温ドレイン領域５を形成する
。
イオンビーム２０を照射する。この際、ＭｏワードＩｉ
Ｗ ＋〜Ｗ、・・・・・・、窒化シリコン膜１１は！
スフとして作用するから、各ワード纏の両側に存在して
いるゲート酸化膜１３のみを通し又イオン２０が基板Ｉ
Ｋ選択的に打込まれる。こり打込領域は、上記した各リ
ンドープド領域１６．１９＆Ｃオーパーツツブして最終
的なＮ“型ソース領域３゜４を形成すると共ｋ、素子領
域内のワード−関ではＮ中温ドレイン領域５を形成する
。
次いで第４Ｎ図のようＫ、ＯＶＤで全面に成長１せた層
間絶縁膜１例えはリンシリケートガラスｊｌ［１４に全
知の７１）エツチングを施して、各ドレイン領域５上に
コンタクトホール２１を形成す番。
間絶縁膜１例えはリンシリケートガラスｊｌ［１４に全
知の７１）エツチングを施して、各ドレイン領域５上に
コンタクトホール２１を形成す番。
次いで公知の真空蒸着技術でアルミニウムを全面に付着
さぜ、これを全知のフォトエツチングでパターニングし
てアル建ニウムの各ビットＩＩ（第２図ではＢａ ）を
夫々形成する。
さぜ、これを全知のフォトエツチングでパターニングし
てアル建ニウムの各ビットＩＩ（第２図ではＢａ ）を
夫々形成する。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基ｉて更に変形が可能である。
術的思想に基ｉて更に変形が可能である。
例えば、上述の情報蓄積部の平面的な形状中配置、更に
はその電極及び誘電体の材質も種々に変更してよい、を
九、上述した各工程における処理方法中各部の断面形状
も変更可能である。また、本発明は３トランジスタ方式
のメモリセルにも適用可能である他、種々の半導体メ４
リにも応用できる。
はその電極及び誘電体の材質も種々に変更してよい、を
九、上述した各工程における処理方法中各部の断面形状
も変更可能である。また、本発明は３トランジスタ方式
のメモリセルにも適用可能である他、種々の半導体メ４
リにも応用できる。
図面は本発明をダイナミッタＲＡＭＫ適用した実施例を
示すものであって、第１図はそのメモリセル部の主ｌ！
部分の平面図、第２図は第１図のｘ−ｘ＠に６う詳細な
断面図、第３図はメモリセル（２セル）の等価回路図、
第４λ図〜第４Ｎ図は第２図のメモリセル部の製造方法
を工場層に示す各断面図である。 なお、図面に示された符号にお匹て、３及び４はソース
領域、５はドレイン領域、６は下部キャパシタの一方の
電極としてのポリ８１膜、７，９及び１１は窒化シリコ
ン膜又は高誘電体膜、８は両キャパシタの共通電極とし
ての接地レベルのポリ８ｉ＠ｆ、１０は上部キャパシタ
の一方の電極としてのポリ８ｉ膜、１６及び１９はリン
ドープド領域、Ｗ、〜Ｗ、はワード線、Ｂｉ−Ｂ、はビ
ット線である。 代理人 弁理士 薄 １）利 畢 、ぐ ２へ２）＼ 第 １ 図 第４Ａ図 第４Ｂ図 第４Ｃ図 第４Ｄ図 第４Ｅ図
示すものであって、第１図はそのメモリセル部の主ｌ！
部分の平面図、第２図は第１図のｘ−ｘ＠に６う詳細な
断面図、第３図はメモリセル（２セル）の等価回路図、
第４λ図〜第４Ｎ図は第２図のメモリセル部の製造方法
を工場層に示す各断面図である。 なお、図面に示された符号にお匹て、３及び４はソース
領域、５はドレイン領域、６は下部キャパシタの一方の
電極としてのポリ８１膜、７，９及び１１は窒化シリコ
ン膜又は高誘電体膜、８は両キャパシタの共通電極とし
ての接地レベルのポリ８ｉ＠ｆ、１０は上部キャパシタ
の一方の電極としてのポリ８ｉ膜、１６及び１９はリン
ドープド領域、Ｗ、〜Ｗ、はワード線、Ｂｉ−Ｂ、はビ
ット線である。 代理人 弁理士 薄 １）利 畢 、ぐ ２へ２）＼ 第 １ 図 第４Ａ図 第４Ｂ図 第４Ｃ図 第４Ｄ図 第４Ｅ図
Claims (1)
- １、選択ゲートとしてのトランジスタと情報蓄積部とし
てのキャパシタとからなる縞ｌ及び第２の記憶セルを有
し、前記第１の記憶セルの情報蓄積部と前記第２の記憶
セルの情報蓄積部とが上下に積重ねられていることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063829A JPS58182261A (ja) | 1982-04-19 | 1982-04-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063829A JPS58182261A (ja) | 1982-04-19 | 1982-04-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182261A true JPS58182261A (ja) | 1983-10-25 |
Family
ID=13240632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063829A Pending JPS58182261A (ja) | 1982-04-19 | 1982-04-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182261A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155958A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63104466A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | Ｍｏｓ型ダイナミツクｒａｍ |
| US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
| JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
-
1982
- 1982-04-19 JP JP57063829A patent/JPS58182261A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155958A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
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