JPS58182261A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58182261A JPS58182261A JP57063829A JP6382982A JPS58182261A JP S58182261 A JPS58182261 A JP S58182261A JP 57063829 A JP57063829 A JP 57063829A JP 6382982 A JP6382982 A JP 6382982A JP S58182261 A JPS58182261 A JP S58182261A
- Authority
- JP
- Japan
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- film
- region
- poly
- bit line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は牛導体記憶釦E例えばダイナミックRAMIC
関するものである。
関するものである。
ダイナミック8ムMの記憶セル(メモリセル)は一般に
、書込み及び/又は読出を用遇択ラインに接続された選
択ゲートとしてのトランジスタと、情報蓄積部としての
キャパシタとからなっていて、各メモリセルの領域は平
面的にみて互いに区分されているのが普通である。とこ
ろが、この樵のメモリ装置では、大容量化されるに伴な
って各メモリセル部間のアイソレージlニアfI域、4
Iに各情報蓄積温間の距離を光分にとる必要があり、こ
れがために全体としてアイソレージ腸ン領域の占める割
合が増え、情報蓄積部が相対的忙非常に小さくなってし
まう。例えば、メモリセル部会体に対し、アイソレージ
曹ン領域が70−も占め、情報蓄積部が30sしか占め
ないことがある。
、書込み及び/又は読出を用遇択ラインに接続された選
択ゲートとしてのトランジスタと、情報蓄積部としての
キャパシタとからなっていて、各メモリセルの領域は平
面的にみて互いに区分されているのが普通である。とこ
ろが、この樵のメモリ装置では、大容量化されるに伴な
って各メモリセル部間のアイソレージlニアfI域、4
Iに各情報蓄積温間の距離を光分にとる必要があり、こ
れがために全体としてアイソレージ腸ン領域の占める割
合が増え、情報蓄積部が相対的忙非常に小さくなってし
まう。例えば、メモリセル部会体に対し、アイソレージ
曹ン領域が70−も占め、情報蓄積部が30sしか占め
ないことがある。
従って、本@5例の目的は、蓄積容量を大きくすると共
k、アイソレージ曹ン領域の割合を減らし★メそり装置
な提供することkある。
k、アイソレージ曹ン領域の割合を減らし★メそり装置
な提供することkある。
この目的な達成するために、本発明によれば、第1及び
第2のメモリセルの各情報蓄積部(キャパシタ)を上下
鍍:積重ねることにより、4Iに両蓄積部を1つの領域
上Kjとめてそれらの関に存在してい大間隔をなくすよ
うKしている。
第2のメモリセルの各情報蓄積部(キャパシタ)を上下
鍍:積重ねることにより、4Iに両蓄積部を1つの領域
上Kjとめてそれらの関に存在してい大間隔をなくすよ
うKしている。
以下1本発明をグイナ建ツクRA、M [適用lまた夷
権例を図・rMKついて詳細に述べる。
権例を図・rMKついて詳細に述べる。
第1図及び第2図は、本実施例によるダイナミック8ム
Mのメモリセル部を主すものである。
Mのメモリセル部を主すものである。
このメモリ七ル部はいわゆるlトランジスタ方式であっ
て、pHシリコン基板基板−生′Wik設けられたフィ
ールド8i0.l[2によって分離された各領域には、
各ピッ)IIB、、B、、B、・・・・・・に沿5各M
I B (Metal In5ulator 8am
iconduc−1or )型選択ゲート又はトランス
ファゲートのN+型ソース領域3.4と共通のN+型ド
レイン領域5とが夫々形成されている。従って、各ビづ
ト纏に沿って各素子領域には、ドレイン領域5を共通と
する2つのMIS型トテトランスフアゲート々設けられ
ていることKなる。これらの各トランスファゲートの各
ワードm(ゲート電極)W、。
て、pHシリコン基板基板−生′Wik設けられたフィ
ールド8i0.l[2によって分離された各領域には、
各ピッ)IIB、、B、、B、・・・・・・に沿5各M
I B (Metal In5ulator 8am
iconduc−1or )型選択ゲート又はトランス
ファゲートのN+型ソース領域3.4と共通のN+型ド
レイン領域5とが夫々形成されている。従って、各ビづ
ト纏に沿って各素子領域には、ドレイン領域5を共通と
する2つのMIS型トテトランスフアゲート々設けられ
ていることKなる。これらの各トランスファゲートの各
ワードm(ゲート電極)W、。
W、、W、・・・・・・は各ビット線と直交して設けら
れて込る。そし℃各ソース領域3及び4関に存在するフ
ィールド8i0.膜2上には、S*する2つのトランス
ファゲートに夫々接続されたキャパシタ0及び0′が情
報蓄積部として上下にほぼ重なり合う如くにオーバーラ
ツプせしめられている。つまり、一方のトランスファゲ
ート(カえばワード−W、@のMI8FFfTQ、)の
ソース領域3からはキャパシタ0の一部の電極となる一
層目の低抵抗ポリ8i1[6が延びており、この上に窒
化シリ;ンからなる高WsIIE体膜7を介して全セル
に共通した農地レベル(V、、)の2層目のポリ8轟膜
8が設けられ、更にこのポリ81膜8上には窒化シリコ
ンからなる高誘電体膜9を介して、他方のトランスファ
ゲート(例えばワード縁W鵞−のMI8FilTQ、’
)のソース領域4からの3層目のポリ8i111G(キ
ャパシタ0′の一部の電m)が設けられている。第1図
には、両トランスファゲートの各ポリ8i膜6及び10
のみが示されており、これらのポリ81膜はフィールド
8i0,512上でほぼ一致した多角形状に積上げられ
てい工、各ソース領域3及び4に対し夫々ダイレクトコ
ンタクト方式で接続されている。このような積層構造は
他の隣接セル間でも同様であるが、各セルの配置パター
ンは図示のように各情報蓄積g(キャパシタ)が規則的
に密に配置されたものからなっていて、隣接する情報蓄
積部間及びソース又はドレイン領域との関にはすべてほ
ぼ同一の間隔(a/Jm)が形成されている。なお、各
情報蓄積部における搬端レベルのポリ8i膜8はトラン
スファゲートの領域を除iてほぼ全面に亘って設けられ
ている。
れて込る。そし℃各ソース領域3及び4関に存在するフ
ィールド8i0.膜2上には、S*する2つのトランス
ファゲートに夫々接続されたキャパシタ0及び0′が情
報蓄積部として上下にほぼ重なり合う如くにオーバーラ
ツプせしめられている。つまり、一方のトランスファゲ
ート(カえばワード−W、@のMI8FFfTQ、)の
ソース領域3からはキャパシタ0の一部の電極となる一
層目の低抵抗ポリ8i1[6が延びており、この上に窒
化シリ;ンからなる高WsIIE体膜7を介して全セル
に共通した農地レベル(V、、)の2層目のポリ8轟膜
8が設けられ、更にこのポリ81膜8上には窒化シリコ
ンからなる高誘電体膜9を介して、他方のトランスファ
ゲート(例えばワード縁W鵞−のMI8FilTQ、’
)のソース領域4からの3層目のポリ8i111G(キ
ャパシタ0′の一部の電m)が設けられている。第1図
には、両トランスファゲートの各ポリ8i膜6及び10
のみが示されており、これらのポリ81膜はフィールド
8i0,512上でほぼ一致した多角形状に積上げられ
てい工、各ソース領域3及び4に対し夫々ダイレクトコ
ンタクト方式で接続されている。このような積層構造は
他の隣接セル間でも同様であるが、各セルの配置パター
ンは図示のように各情報蓄積g(キャパシタ)が規則的
に密に配置されたものからなっていて、隣接する情報蓄
積部間及びソース又はドレイン領域との関にはすべてほ
ぼ同一の間隔(a/Jm)が形成されている。なお、各
情報蓄積部における搬端レベルのポリ8i膜8はトラン
スファゲートの領域を除iてほぼ全面に亘って設けられ
ている。
また、図中、11は最上のポリ81膜lOの表面を覆う
層間絶縁膜(例えば窒化シリコン膜)、12は最下のポ
リ8i膜6の一部を覆うその表面酸化@(8i0.膜)
である。また、13はゲート酸化膜、14は層間絶縁膜
としての例えばリンシリケートガラス膜である。なお、
トランスファゲートのゲート電極WS、W、、W、・・
・・・・は高融点金属(例えばMo又はそのシリサイド
)からなるメタルゲートであり、各ドレイン領域5を共
通に接続するビット線B、、B、、B、・・・・・・は
アルiニウムからなっていてよい。
層間絶縁膜(例えば窒化シリコン膜)、12は最下のポ
リ8i膜6の一部を覆うその表面酸化@(8i0.膜)
である。また、13はゲート酸化膜、14は層間絶縁膜
としての例えばリンシリケートガラス膜である。なお、
トランスファゲートのゲート電極WS、W、、W、・・
・・・・は高融点金属(例えばMo又はそのシリサイド
)からなるメタルゲートであり、各ドレイン領域5を共
通に接続するビット線B、、B、、B、・・・・・・は
アルiニウムからなっていてよい。
上記した如く、本実施例によるセル構造は、1つの領域
上に2つのメモリセルの各情報蓄積部を積上げて収納し
ているので、既述したように各情報蓄積部間を離して設
ける場合に比べて、アイル−シ叢ン領域の占める面積を
縮小でき、1セル当りの占有面積を著しく小事くするこ
とができる。
上に2つのメモリセルの各情報蓄積部を積上げて収納し
ているので、既述したように各情報蓄積部間を離して設
ける場合に比べて、アイル−シ叢ン領域の占める面積を
縮小でき、1セル当りの占有面積を著しく小事くするこ
とができる。
従って、情報蓄積部の面積な変えなければそれだけチッ
プ面積を小さくでき、またチップ面積な変光ない場合に
は情報蓄積部の面積を大きくして大容量化を図ることが
できる。或いは、情報蓄積部をこれtでのものより大き
くしても、第1図に示したレイアウトパターンによって
チップをより小皺化することかできる。
プ面積を小さくでき、またチップ面積な変光ない場合に
は情報蓄積部の面積を大きくして大容量化を図ることが
できる。或いは、情報蓄積部をこれtでのものより大き
くしても、第1図に示したレイアウトパターンによって
チップをより小皺化することかできる。
このように、本実施例によれば、大容量で蓄積量の多い
セル構造を有し、かつ高集積化されたダイナずツクRA
Mを提供することが可能となる。
セル構造を有し、かつ高集積化されたダイナずツクRA
Mを提供することが可能となる。
次に、このダイナ建ツクRAMの製造方法を第2図に示
したメモリセル郁につ論て説明する。
したメモリセル郁につ論て説明する。
まず第4A図のように、P型シリコン基板1の一生面に
、公知の選択酸化技術及びそれに引続く熱酸化技@によ
って、素子分離用のフィールド8i0.膜2と薄い8i
0.膜17とを順次形成し、更に公知のフォトエツチン
グで薄い840.j[17を加工してダイレクトコンタ
クト用のスルーホールIsを各素子領域に形成する。
、公知の選択酸化技術及びそれに引続く熱酸化技@によ
って、素子分離用のフィールド8i0.膜2と薄い8i
0.膜17とを順次形成し、更に公知のフォトエツチン
グで薄い840.j[17を加工してダイレクトコンタ
クト用のスルーホールIsを各素子領域に形成する。
次いで第4B図のようK、公知の化学的気相成長技術(
OVD)Kよって全面[1層目のポリ8i 111mを
成長させ、しかる後にこのポリ8i 3116な公知の
リン処理によって低抵抗化せしめ、これと同時に上記ス
ルーホール15からポリsi@6を通してリンをドープ
して基板l#ICソース領域となるN”llリンドープ
ド領域161形成する。
OVD)Kよって全面[1層目のポリ8i 111mを
成長させ、しかる後にこのポリ8i 3116な公知の
リン処理によって低抵抗化せしめ、これと同時に上記ス
ルーホール15からポリsi@6を通してリンをドープ
して基板l#ICソース領域となるN”llリンドープ
ド領域161形成する。
次いで第40図のように、公知のフォトエツチングによ
ってポリ8I膜6をパターニングし、一端がN+型領域
16Km1した状態でフィールド810、膜2上に延び
るポリiMi @61形底する。
ってポリ8I膜6をパターニングし、一端がN+型領域
16Km1した状態でフィールド810、膜2上に延び
るポリiMi @61形底する。
次いで第4D図のように、0VDecよって全面に被着
した窒化シリコンな公知のフォトエツチングでパターニ
ングしてポリ81 @6上に高誘電体膜7として残し、
しかる後にこの高誘電体膜7で覆われて−ないボIJS
i膜6を熱酸化処理してその表面1(8i0.膜12を
成長させる。なお、ポリ84 I[6が完全に高誘電体
膜7で覆われて込る場合には、上記の熱酸化処理は必要
ではない。
した窒化シリコンな公知のフォトエツチングでパターニ
ングしてポリ81 @6上に高誘電体膜7として残し、
しかる後にこの高誘電体膜7で覆われて−ないボIJS
i膜6を熱酸化処理してその表面1(8i0.膜12を
成長させる。なお、ポリ84 I[6が完全に高誘電体
膜7で覆われて込る場合には、上記の熱酸化処理は必要
ではない。
次いで第4E図のよ5K、OVDで全面KWL長させた
2層目のポリシリコンを公知のフォトエツチングでパタ
ーニングし、接地レベルに固定されるポリ81膜8を上
述し大キャパシタの他方の電極として残す。このパター
ニング前にポリ81膜に公知のリン処理を施しておくの
がよい。
2層目のポリシリコンを公知のフォトエツチングでパタ
ーニングし、接地レベルに固定されるポリ81膜8を上
述し大キャパシタの他方の電極として残す。このパター
ニング前にポリ81膜に公知のリン処理を施しておくの
がよい。
次いで篇4F図のように、OVDで全面に成長させた窒
化シリコンを公知のフォトエツチングでパターニングし
て、ポリ8i膜8上にオーバーラッグさせて高誘電体j
[9を形成する。
化シリコンを公知のフォトエツチングでパターニングし
て、ポリ8i膜8上にオーバーラッグさせて高誘電体j
[9を形成する。
次いで必IN6れば熱酸化処理してボIJ8i膜8の表
面K 1llvh 8 t O2膜(図示せず)を区長
させた後、1lI4G図のようK、公知のフォトエツチ
ングによって810.膜17の一部を除去し、ダイレク
トコンタクト用のスルーホール18を形成する。
面K 1llvh 8 t O2膜(図示せず)を区長
させた後、1lI4G図のようK、公知のフォトエツチ
ングによって810.膜17の一部を除去し、ダイレク
トコンタクト用のスルーホール18を形成する。
次いで第4H図のよ5に、OVDで全面に3層目のポリ
8I膜10を被着し、これを公知のリン処理で低抵抗化
ぜしめ、かつポ98i膜10からスルーホール18を介
して基板IKリンをドープし、他のMI81i”ETの
ソース領域となるN中型リンドープド領域19を形成す
る。
8I膜10を被着し、これを公知のリン処理で低抵抗化
ぜしめ、かつポ98i膜10からスルーホール18を介
して基板IKリンをドープし、他のMI81i”ETの
ソース領域となるN中型リンドープド領域19を形成す
る。
次いで第4工図のようK、公知のフォトエツチングでポ
リ8i1i[10をパターニングし、一端がN+型領領
域19接した状態で高S*体膜9上に延びるポリsi膜
10な残す。
リ8i1i[10をパターニングし、一端がN+型領領
域19接した状態で高S*体膜9上に延びるポリsi膜
10な残す。
次いで$4J図のようc、ovl)で全面<g長させた
窒化シリコンを公知のフォトエツチングでパターニング
して層間絶縁膜11を形成する。
窒化シリコンを公知のフォトエツチングでパターニング
して層間絶縁膜11を形成する。
次いで第4に図のように1表面11に存在しているSt
O,膜17をすべてエツチングで除去し、素子領域に基
板10表面を露出させる。
O,膜17をすべてエツチングで除去し、素子領域に基
板10表面を露出させる。
次いでI!4L図のよう(、公知のゲート酸化技術でゲ
ート酸化膜13を成長させた後、公知のスパッタ技術で
全面にモリブデン(Mo)を付着させ、これを公知のフ
ォトエツチングでパターニングしてゲート電極及びその
起磁としてのワード/Ii W I−w、、w、、w、
、w、・・・・・・を夫々形成する。
ート酸化膜13を成長させた後、公知のスパッタ技術で
全面にモリブデン(Mo)を付着させ、これを公知のフ
ォトエツチングでパターニングしてゲート電極及びその
起磁としてのワード/Ii W I−w、、w、、w、
、w、・・・・・・を夫々形成する。
次いで第4M図のように1金1!1KIJン又は砒素の
イオンビーム20を照射する。この際、MoワードIi
W +〜W、・・・・・・、窒化シリコン膜11は!
スフとして作用するから、各ワード纏の両側に存在して
いるゲート酸化膜13のみを通し又イオン20が基板I
K選択的に打込まれる。こり打込領域は、上記した各リ
ンドープド領域16.19&Cオーパーツツブして最終
的なN“型ソース領域3゜4を形成すると共k、素子領
域内のワード−関ではN中温ドレイン領域5を形成する
。
イオンビーム20を照射する。この際、MoワードIi
W +〜W、・・・・・・、窒化シリコン膜11は!
スフとして作用するから、各ワード纏の両側に存在して
いるゲート酸化膜13のみを通し又イオン20が基板I
K選択的に打込まれる。こり打込領域は、上記した各リ
ンドープド領域16.19&Cオーパーツツブして最終
的なN“型ソース領域3゜4を形成すると共k、素子領
域内のワード−関ではN中温ドレイン領域5を形成する
。
次いで第4N図のようK、OVDで全面に成長1せた層
間絶縁膜1例えはリンシリケートガラスjl[14に全
知の71)エツチングを施して、各ドレイン領域5上に
コンタクトホール21を形成す番。
間絶縁膜1例えはリンシリケートガラスjl[14に全
知の71)エツチングを施して、各ドレイン領域5上に
コンタクトホール21を形成す番。
次いで公知の真空蒸着技術でアルミニウムを全面に付着
さぜ、これを全知のフォトエツチングでパターニングし
てアル建ニウムの各ビットII(第2図ではBa )を
夫々形成する。
さぜ、これを全知のフォトエツチングでパターニングし
てアル建ニウムの各ビットII(第2図ではBa )を
夫々形成する。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基iて更に変形が可能である。
術的思想に基iて更に変形が可能である。
例えば、上述の情報蓄積部の平面的な形状中配置、更に
はその電極及び誘電体の材質も種々に変更してよい、を
九、上述した各工程における処理方法中各部の断面形状
も変更可能である。また、本発明は3トランジスタ方式
のメモリセルにも適用可能である他、種々の半導体メ4
リにも応用できる。
はその電極及び誘電体の材質も種々に変更してよい、を
九、上述した各工程における処理方法中各部の断面形状
も変更可能である。また、本発明は3トランジスタ方式
のメモリセルにも適用可能である他、種々の半導体メ4
リにも応用できる。
図面は本発明をダイナミッタRAMK適用した実施例を
示すものであって、第1図はそのメモリセル部の主l!
部分の平面図、第2図は第1図のx−x@に6う詳細な
断面図、第3図はメモリセル(2セル)の等価回路図、
第4λ図〜第4N図は第2図のメモリセル部の製造方法
を工場層に示す各断面図である。 なお、図面に示された符号にお匹て、3及び4はソース
領域、5はドレイン領域、6は下部キャパシタの一方の
電極としてのポリ81膜、7,9及び11は窒化シリコ
ン膜又は高誘電体膜、8は両キャパシタの共通電極とし
ての接地レベルのポリ8i@f、10は上部キャパシタ
の一方の電極としてのポリ8i膜、16及び19はリン
ドープド領域、W、〜W、はワード線、Bi−B、はビ
ット線である。 代理人 弁理士 薄 1)利 畢 、ぐ 2へ2)\ 第 1 図 第4A図 第4B図 第4C図 第4D図 第4E図
示すものであって、第1図はそのメモリセル部の主l!
部分の平面図、第2図は第1図のx−x@に6う詳細な
断面図、第3図はメモリセル(2セル)の等価回路図、
第4λ図〜第4N図は第2図のメモリセル部の製造方法
を工場層に示す各断面図である。 なお、図面に示された符号にお匹て、3及び4はソース
領域、5はドレイン領域、6は下部キャパシタの一方の
電極としてのポリ81膜、7,9及び11は窒化シリコ
ン膜又は高誘電体膜、8は両キャパシタの共通電極とし
ての接地レベルのポリ8i@f、10は上部キャパシタ
の一方の電極としてのポリ8i膜、16及び19はリン
ドープド領域、W、〜W、はワード線、Bi−B、はビ
ット線である。 代理人 弁理士 薄 1)利 畢 、ぐ 2へ2)\ 第 1 図 第4A図 第4B図 第4C図 第4D図 第4E図
Claims (1)
- 1、選択ゲートとしてのトランジスタと情報蓄積部とし
てのキャパシタとからなる縞l及び第2の記憶セルを有
し、前記第1の記憶セルの情報蓄積部と前記第2の記憶
セルの情報蓄積部とが上下に積重ねられていることを特
徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57063829A JPS58182261A (ja) | 1982-04-19 | 1982-04-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57063829A JPS58182261A (ja) | 1982-04-19 | 1982-04-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58182261A true JPS58182261A (ja) | 1983-10-25 |
Family
ID=13240632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57063829A Pending JPS58182261A (ja) | 1982-04-19 | 1982-04-19 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182261A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6155958A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
JPS63104466A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | Mos型ダイナミツクram |
US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
-
1982
- 1982-04-19 JP JP57063829A patent/JPS58182261A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6155958A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
US5079181A (en) * | 1985-04-24 | 1992-01-07 | Hitachi, Ltd. | Process for producing semiconductor memory device |
JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
JPS63104466A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | Mos型ダイナミツクram |
JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
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