JPS63104466A - Ｍｏｓ型ダイナミツクｒａｍ - Google Patents
Ｍｏｓ型ダイナミツクｒａｍInfo
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- JPS63104466A JPS63104466A JP61252563A JP25256386A JPS63104466A JP S63104466 A JPS63104466 A JP S63104466A JP 61252563 A JP61252563 A JP 61252563A JP 25256386 A JP25256386 A JP 25256386A JP S63104466 A JPS63104466 A JP S63104466A
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- 238000002955 isolation Methods 0.000 abstract description 33
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型ダイナミックＲＡＭに関し、特に１ト
ランジスタ、１キヤパシタ形のダイナミックＲＡＭのメ
モリセル構造に関するものである。
ランジスタ、１キヤパシタ形のダイナミックＲＡＭのメ
モリセル構造に関するものである。
従来ダイナミックＲＡＭでは、フォールディソドピット
線方式を例にとると、第２図に示すように、データ線６
（以下ビットライン（ＢＬ）と称する）につながる各
コンタクト４を介してデータを各メモリセルに転送し、
ワード線５とつながるスイッチングＴｒ３の開閉によっ
てデータを各メモリセルのキャパシタ２に蓄えていた。
線方式を例にとると、第２図に示すように、データ線６
（以下ビットライン（ＢＬ）と称する）につながる各
コンタクト４を介してデータを各メモリセルに転送し、
ワード線５とつながるスイッチングＴｒ３の開閉によっ
てデータを各メモリセルのキャパシタ２に蓄えていた。
ここで、各セル間には、セル同士が電気的に分離される
ように、分離領域１として厚い絶縁膜、深い溝、あるい
は基板と同導電型で基板よりも高濃度の不純物層を形成
していた。
ように、分離領域１として厚い絶縁膜、深い溝、あるい
は基板と同導電型で基板よりも高濃度の不純物層を形成
していた。
ところが、このようなダイナミックＲＡＭでは上記スイ
ッチングＴｒ３に電位を与えない状態すなわちＴｒ３が
オフ状態であるにもかかわらず、上記分離領域１の端部
にそって矢印で示すようなリーク電流が生じやすく、メ
モリキャパシタ２に蓄えられたデータが漏れ出てしまう
という問題がしばしば発生した。また分離領域１の端部
に、素子分離用の高濃度不純物層が拡散してくるためス
イッチングＴｒ３のチャネル巾がせまくなって（るとし
きい値電圧が変化してしまうという問題があった。
ッチングＴｒ３に電位を与えない状態すなわちＴｒ３が
オフ状態であるにもかかわらず、上記分離領域１の端部
にそって矢印で示すようなリーク電流が生じやすく、メ
モリキャパシタ２に蓄えられたデータが漏れ出てしまう
という問題がしばしば発生した。また分離領域１の端部
に、素子分離用の高濃度不純物層が拡散してくるためス
イッチングＴｒ３のチャネル巾がせまくなって（るとし
きい値電圧が変化してしまうという問題があった。
本発明は以上のような従来の問題点に鑑みてなされたも
ので、分離領域の端部に沿ってのリーク電流の発生を防
止でき、さらにしきい値電圧の変動をも防止できる安定
したＭＯＳ）ランジスタ特性をもつＭＯＳ型ダイナミッ
クＲＡＭを得ることを目的とする。
ので、分離領域の端部に沿ってのリーク電流の発生を防
止でき、さらにしきい値電圧の変動をも防止できる安定
したＭＯＳ）ランジスタ特性をもつＭＯＳ型ダイナミッ
クＲＡＭを得ることを目的とする。
この発明に係るＭＯＳ型ダイナミックＲＡＭはメモリセ
ルを千鳥格子状に配置し、該メモリセルの周端部に内側
のキャパシタ６ｍ域を囲むよう分離領域を形成し、さら
に該キャパシタ領域内に、ゲート電極がリング形状のス
イッチングトランジスタを設けたものである。
ルを千鳥格子状に配置し、該メモリセルの周端部に内側
のキャパシタ６ｍ域を囲むよう分離領域を形成し、さら
に該キャパシタ領域内に、ゲート電極がリング形状のス
イッチングトランジスタを設けたものである。
この発明においては、メモリセルを千鳥格子状に配置し
、該メモリセルの周端部に内側のキャパシタ領域を囲む
よう分離領域を形成し、さらに該キャパシタ？ｉＪｉ域
内に、ゲート電極がリング形状のスイッチングトランジ
スタを設けたがら、分離領域とキャパシタ領域の境界線
と上記スイッチングＴｒのチャネル領域での電流の流れ
とが平行でなくなり、このため分離領域め端部に沿って
のり−ク電流の発生を防止でき、さらには分離領域端か
らの分離用不純物拡散層のしみ出しによるしきい値電圧
の変動も防止できる。
、該メモリセルの周端部に内側のキャパシタ領域を囲む
よう分離領域を形成し、さらに該キャパシタ？ｉＪｉ域
内に、ゲート電極がリング形状のスイッチングトランジ
スタを設けたがら、分離領域とキャパシタ領域の境界線
と上記スイッチングＴｒのチャネル領域での電流の流れ
とが平行でなくなり、このため分離領域め端部に沿って
のり−ク電流の発生を防止でき、さらには分離領域端か
らの分離用不純物拡散層のしみ出しによるしきい値電圧
の変動も防止できる。
以下、本発明の一実施例を図について説明する。
第１図（ｂ）、 （Ｃ１は本発明の一実施例によるメモ
リセルの平面パターンを、第１図（ｄ＋はその回路構成
を示し、図において１０はメモリセル、１は該メモリセ
ル１０を囲むようその周端部に形成され隣り合うメモリ
セル同士を分離する分離領域であり、斜線中央部の実線
がセルとセルとの境界を示す。
リセルの平面パターンを、第１図（ｄ＋はその回路構成
を示し、図において１０はメモリセル、１は該メモリセ
ル１０を囲むようその周端部に形成され隣り合うメモリ
セル同士を分離する分離領域であり、斜線中央部の実線
がセルとセルとの境界を示す。
また分離方法としては、公知のＬＯＣＯ３法による厚い
酸化膜及び高濃度の不純物層による分離でも最近行なわ
れている溝形分離すなわちセル間に溝を形成しその中に
絶縁体を埋めこんでセル同士を分離する方法であっても
良い。
酸化膜及び高濃度の不純物層による分離でも最近行なわ
れている溝形分離すなわちセル間に溝を形成しその中に
絶縁体を埋めこんでセル同士を分離する方法であっても
良い。
２は上記メモリセル１０の分離領域１の内側に形成され
たキャパシタ領域であり、該キャパシタ２には、いわゆ
るプレーナ型のコンデンサつまりシリコン基板の表面に
キャパシタ絶縁膜を形成し、該キャパシタ絶縁膜の表面
に形成したプレート膜と基板とを電極とするコンデンサ
を用いても、キャパシタの一部に溝を設けて容量の増大
を図った最近の溝型キャパシタを用いても、あるいはス
タックド型と呼ばれる導体層と絶縁体層とを交互に積み
上げたものを用いても良い。いづれにしても分離領域１
と後で説明するスイッチングＴｒの電極３ａとの間の領
域であればどのような方法で形成されたキャパシタでも
良い。また立体的にキャパシタＹ形成ｋａ九脅・ηつま
りスイッチングトランジスタ３のリング状電極３ａの下
に溝を形成し、該溝の側壁にキャパシタ領域を設け、該
溝の底面に分離領域を形成してもよく、この場合、分離
領域１とスイッチングＴｒ３とが重なって、平面上では
キャパシタ２が表わされない場合もある。
たキャパシタ領域であり、該キャパシタ２には、いわゆ
るプレーナ型のコンデンサつまりシリコン基板の表面に
キャパシタ絶縁膜を形成し、該キャパシタ絶縁膜の表面
に形成したプレート膜と基板とを電極とするコンデンサ
を用いても、キャパシタの一部に溝を設けて容量の増大
を図った最近の溝型キャパシタを用いても、あるいはス
タックド型と呼ばれる導体層と絶縁体層とを交互に積み
上げたものを用いても良い。いづれにしても分離領域１
と後で説明するスイッチングＴｒの電極３ａとの間の領
域であればどのような方法で形成されたキャパシタでも
良い。また立体的にキャパシタＹ形成ｋａ九脅・ηつま
りスイッチングトランジスタ３のリング状電極３ａの下
に溝を形成し、該溝の側壁にキャパシタ領域を設け、該
溝の底面に分離領域を形成してもよく、この場合、分離
領域１とスイッチングＴｒ３とが重なって、平面上では
キャパシタ２が表わされない場合もある。
３はキャパシタ領域２の内側に形成されたスイッチング
トランジスで、これはワードｉ５ａまたは５ｂに接続さ
れたリング状のゲート電極３ａ、該電極３ａの外周部に
上記キャパシタ２の一方の電極に接続して形成された拡
散Ｎ（ソースあるいはドレイン）３及び上記リング状電
極３ａの内側に形成されビット線に接続された拡散層（
ドレインあるいはソース）３ｂを有するＭＯＳ型トラン
ジスタである。ここでは、上記ＭＯＳＴｒ３のチャネル
領域すなわちソース・ドレイン間の電流通路での電流の
方向と、分離領域１とキャパシタ領域２との境界線く分
離端）とが平行しないようになっている。つまり第１図
（ｂｌで示すようにスイッチングＴｒ３のゲート電極３
ａが１つのメモリセル１０の中でリング状になっている
ためソースからドレインへの電子の流れは、上記分離端
とは全く平行しない事になる。
トランジスで、これはワードｉ５ａまたは５ｂに接続さ
れたリング状のゲート電極３ａ、該電極３ａの外周部に
上記キャパシタ２の一方の電極に接続して形成された拡
散Ｎ（ソースあるいはドレイン）３及び上記リング状電
極３ａの内側に形成されビット線に接続された拡散層（
ドレインあるいはソース）３ｂを有するＭＯＳ型トラン
ジスタである。ここでは、上記ＭＯＳＴｒ３のチャネル
領域すなわちソース・ドレイン間の電流通路での電流の
方向と、分離領域１とキャパシタ領域２との境界線く分
離端）とが平行しないようになっている。つまり第１図
（ｂｌで示すようにスイッチングＴｒ３のゲート電極３
ａが１つのメモリセル１０の中でリング状になっている
ためソースからドレインへの電子の流れは、上記分離端
とは全く平行しない事になる。
４は第１図ｆｃ）で示すように、スイッチングＴｒ３の
リング状電極３ａの内側の拡散領域３ｂに１つ形成され
たコンタクトで、該拡散領域３ｂはこれを介してビット
線６につなが二ている。また、各スイッチングＴｒ３の
ゲート電極３ａはワード線５と接続されているが、その
接続方法はとなり合うゲート電極３ａ同士を接続してワ
ード線５を構成するようにしてもよく、またＡｎ配線層
等のワード線５をコンタクト孔を介してゲート電極３ａ
の一部と接続してもよい。
リング状電極３ａの内側の拡散領域３ｂに１つ形成され
たコンタクトで、該拡散領域３ｂはこれを介してビット
線６につなが二ている。また、各スイッチングＴｒ３の
ゲート電極３ａはワード線５と接続されているが、その
接続方法はとなり合うゲート電極３ａ同士を接続してワ
ード線５を構成するようにしてもよく、またＡｎ配線層
等のワード線５をコンタクト孔を介してゲート電極３ａ
の一部と接続してもよい。
ここで、ワード線５及びビット線６を配置する時、フォ
ールディッドビッＨ１方式の場合Ｂ Ｌ ６ａ及びＢＬ
６ｂが交互に配置されるため、一つのワード線５ａ上に
πＬ６ａ、Ｂ工６ｂの各々のコンタクトが配置されると
、ＢＬ６ａ、６ｂに接続された２つのセルが同時に選択
されてしまうため、どちらかを次のワード線５ｂの下に
ずらして配置する必要があり、ここではメモリセル１０
は第１図（Ｃ１のように千鳥格子状に配置されている。
ールディッドビッＨ１方式の場合Ｂ Ｌ ６ａ及びＢＬ
６ｂが交互に配置されるため、一つのワード線５ａ上に
πＬ６ａ、Ｂ工６ｂの各々のコンタクトが配置されると
、ＢＬ６ａ、６ｂに接続された２つのセルが同時に選択
されてしまうため、どちらかを次のワード線５ｂの下に
ずらして配置する必要があり、ここではメモリセル１０
は第１図（Ｃ１のように千鳥格子状に配置されている。
またメモリセル１０の形状としては、円形でもく形でも
良いが、第１図（ｂｌ、 ｆｃｌのような六角形状は面
積を有効に利用しかつ鋭角の頂点を有さない点で１つの
理想形と言える。この場合、第１図（ａ）に示すように
ビット線用コンタクトを、各頂点への距離ａ、、ｂ、ｃ
がそれぞれ中心に対し点対作となる頂点までの距離ａ′
、ｂ′、Ｃ′と等しくなるようメモリセルの中央に配置
するのが望ましい。
良いが、第１図（ｂｌ、 ｆｃｌのような六角形状は面
積を有効に利用しかつ鋭角の頂点を有さない点で１つの
理想形と言える。この場合、第１図（ａ）に示すように
ビット線用コンタクトを、各頂点への距離ａ、、ｂ、ｃ
がそれぞれ中心に対し点対作となる頂点までの距離ａ′
、ｂ′、Ｃ′と等しくなるようメモリセルの中央に配置
するのが望ましい。
なお、距離ａ、ｂ、ｃはワード線５及びビット線６のピ
ッチをどのような値にするかによって異なり、例えばフ
ォールディラドビット線の場合各メモリセル上にワード
線は１本づつビット線は１．５本づつ配線されることと
なりワード線５．ビット線６の幅及びこれらの間隔を等
しいとすると、メモリセルの幅を広くしなければならず
、そのためａ＜ｂ＝ｃをみたすセルの形が必要となって
（る。
ッチをどのような値にするかによって異なり、例えばフ
ォールディラドビット線の場合各メモリセル上にワード
線は１本づつビット線は１．５本づつ配線されることと
なりワード線５．ビット線６の幅及びこれらの間隔を等
しいとすると、メモリセルの幅を広くしなければならず
、そのためａ＜ｂ＝ｃをみたすセルの形が必要となって
（る。
このように本実施例によれば、メモリセル１０を千鳥格
子状に配置し、該メモリセル１０の周端部に内側のキャ
パシタ領域２を囲むよう分離領域１を形成し、さらに該
キャパシタ領域２内に、そのゲート電極３ａがリング形
状のスイッチングトランジスタ３を設けたので、スイッ
チングＴｒ３のチャネル領域における電流の方向と分離
領域１とキャパシタ領域２の境界線とが平行とならず、
分離領域端に沿ってのリーク電流の発生を防止でき、さ
らには分離領域端からチャネル領域への分離用不純物拡
散層のしみ出しによるしきい値電圧の変動も防止できこ
れにより安定したＭＯＳＴｒ特性を得ることができる。
子状に配置し、該メモリセル１０の周端部に内側のキャ
パシタ領域２を囲むよう分離領域１を形成し、さらに該
キャパシタ領域２内に、そのゲート電極３ａがリング形
状のスイッチングトランジスタ３を設けたので、スイッ
チングＴｒ３のチャネル領域における電流の方向と分離
領域１とキャパシタ領域２の境界線とが平行とならず、
分離領域端に沿ってのリーク電流の発生を防止でき、さ
らには分離領域端からチャネル領域への分離用不純物拡
散層のしみ出しによるしきい値電圧の変動も防止できこ
れにより安定したＭＯＳＴｒ特性を得ることができる。
さらにメモリセル１０を六角形状とし、ちどり格子状に
配置したため、フォールディソドビット線方式に適合で
き、メモリセル端部での電解集中によるメモリセル間の
リーク現象も抑制できる。
配置したため、フォールディソドビット線方式に適合で
き、メモリセル端部での電解集中によるメモリセル間の
リーク現象も抑制できる。
以上のように本発明によれば、メモリセルを千鳥格子状
に配置し、該メモリセルの周端部に内側のキャパシタ領
域を囲むよう分離領域を形成し、さらに該キャパシタ領
域内に、ゲート電極がリング形状のスイッチングトラン
ジスタを設けたので、スイッチングＴｒのチャネル領域
での電流の方向と、分離領域とキャパシタ領域との境界
線とが平行とならず、分離領域端に沿ってのリーク電流
の発生を防止でき、さらには分離領域端からチャネル領
域への分離用不純物拡散層のしみ出しによるしきい値電
圧の変動をも防止でき、もって安定したＭ ＯＳ Ｔ
ｒ特性をもつＭＯＳ型ダイナミックＲＡＭを得られる効
果がある。
に配置し、該メモリセルの周端部に内側のキャパシタ領
域を囲むよう分離領域を形成し、さらに該キャパシタ領
域内に、ゲート電極がリング形状のスイッチングトラン
ジスタを設けたので、スイッチングＴｒのチャネル領域
での電流の方向と、分離領域とキャパシタ領域との境界
線とが平行とならず、分離領域端に沿ってのリーク電流
の発生を防止でき、さらには分離領域端からチャネル領
域への分離用不純物拡散層のしみ出しによるしきい値電
圧の変動をも防止でき、もって安定したＭ ＯＳ Ｔ
ｒ特性をもつＭＯＳ型ダイナミックＲＡＭを得られる効
果がある。
第１図は本発明による半導体記憶装置のメモリセルを説
明するための図、第２図は従来の半導体記憶装置のメモ
リセルの平面パターンの一例を示す図である。 図において、１は分離領域、２はキャパシタ領域、３は
スイッチングトランジスタ、４はコンタクト、５ａ、５
ｂはワード線、６ａ、６ｂはビット線、１０はメモリセ
ルである。 なお図中同一符号は同−又は相当部分を示す。
明するための図、第２図は従来の半導体記憶装置のメモ
リセルの平面パターンの一例を示す図である。 図において、１は分離領域、２はキャパシタ領域、３は
スイッチングトランジスタ、４はコンタクト、５ａ、５
ｂはワード線、６ａ、６ｂはビット線、１０はメモリセ
ルである。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）１トランジスタ、１キャパシタ形のＭＯＳ型ダイ
ナミックＲＡＭにおいて、 千鳥格子状に配置されたメモリセルと、 該メモリセルの周端部にこれを囲むように形成され隣り
合うメモリセル同士を分離する分離領域と、 上記メモリセル内に形成されたキャパシタ領域と、 該キャパシタ領域内のある領域上に形成されワード線に
接続されたリング状の電極、該電極の外周部に上記キャ
パシタ領域と電気的に接続して形成された第１のソース
・ドレイン拡散層、及び該電極の内側に形成されコンタ
クトを介してデータ線と接続された第２のソース・ドレ
イン領域を有するスイッチングトランジスタとを備えた
ことを特徴とするＭＯＳ型ダイナミックＲＡＭ。 - （２）上記メモリセルは、六角形状をしており、上記ス
イッチングトランジスタは六角形状あるいは円形状をし
ていることを特徴とする特許請求の範囲第１項記載のＭ
ＯＳ型ダイナミックＲＡＭ。 - （３）上記ワード線とデータ線とは直交するよう配置さ
れ、データ線はセンスアンプに対し折れ曲がっているこ
とを特徴とする特許請求の範囲第１項または第２項記載
のＭＯＳ型ダイナミックＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252563A JPS63104466A (ja) | 1986-10-22 | 1986-10-22 | Ｍｏｓ型ダイナミツクｒａｍ |
| US07/368,158 US4959698A (en) | 1986-10-08 | 1989-06-14 | Memory cell of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252563A JPS63104466A (ja) | 1986-10-22 | 1986-10-22 | Ｍｏｓ型ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104466A true JPS63104466A (ja) | 1988-05-09 |
Family
ID=17239113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252563A Pending JPS63104466A (ja) | 1986-10-08 | 1986-10-22 | Ｍｏｓ型ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027173A (en) * | 1987-11-17 | 1991-06-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with two separate gates per block |
| US5072270A (en) * | 1989-11-08 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Stacked capacitor type dynamic random access memory |
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
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| JPS5324197B2 (ja) * | 1974-07-30 | 1978-07-19 | ||
| JPS55132054A (en) * | 1979-03-28 | 1980-10-14 | Honeywell Inc | Semiconductor device and method of fabricating same |
| JPS5632463B2 (ja) * | 1979-02-07 | 1981-07-28 | ||
| JPS5712553A (en) * | 1980-06-27 | 1982-01-22 | Hitachi Ltd | Semiconductor device |
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| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-10-22 JP JP61252563A patent/JPS63104466A/ja active Pending
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