JP2595945B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１トランジスタ形メモリセルから成る半
導体記憶装置に係り、特にそのセル構造に関するもので
ある。

〔従来の技術〕

１トランジスタ形メモリセルは、一つのMOS（metal o
xide semiconductor）トランジスタとキャパシタ（蓄積
容量）を直列に接続した構成であり、ワード線及びビッ
ト線もそれぞれ１本で、高集積化に適している。従来、
この種の１トランジスタ形メモリセルから成る半導体記
憶装置は、例えば第５図に示すようなパターン構成を有
している。これはフォールディッドビット線方式のダイ
ナミックRAM（random access memory）の例を示したも
のであり、図において、１は厚い絶縁膜、基板上に設け
られた深い溝あるいは基板と同じ導電型で基板よりも高
濃度の不純物により形成された分離領域で、この分離領
域１により各メモリセル間が電気的に分離されている。
２はスイッチングトランジスタ３と直列に接続されたキ
ャパシタ領域、４はデータ線（ビットライン）５と接続
されたコンタクトホール、６は上記トランジスタ３と接
続されたワード線である。

上記構成において、データ線５から伝送されるデータ
は、データ線５に接続された各コンタクトホール４を介
して各メモリセルに転送され、ワード線６と接続された
スイッチングトランジスタ３の開閉（オン，オフ）によ
ってキャパシタ領域２に蓄えられる。この時、各メモリ
セル間は、上述したように分類領域１によって電気的に
分離された状態となっている。

〔発明が解決しようとする問題点〕

ところが、上記のような従来の半導体記憶装置にあっ
ては、スイッチングトランジスタ３の電極が分離領域１
を横断しているため、スイッチングトランジスタ３の電
圧を与えない状態、つまりこのトランジスタ３がオフの
状態であっても、第５図中の矢印で示すように分離領域
１の端部に沿って流れるリーク電流が発生し易く、キャ
パシタ領域２に蓄えられているデータが漏れて出てしま
うという問題点があった。また、素子分離用の高濃度不
純物層が拡散してくるので、しきい値電圧が変動すると
いう問題点があった。

この発明は、このような問題点に着目してなされたも
ので、リーク電流の発生及びしきい値電圧の変動を抑制
すると同時に、キャパシタ表面積を実効的に増大させて
メモリセルの小形化を図った半導体記憶装置を提供する
ことを目的としている。

〔問題点を解決するための手段〕

この発明の半導体記憶装置は、１トランジスタ形各メ
モリセルの外周囲に環状にて各々の分離領域を設け、こ
の分離領域上に連続して周方向に沿って２層以上の電極
から成る積層形蓄積容量領域を設けると共に、該蓄積容
量領域の下方で、該蓄積容量領域に連続して周方向に沿
って一部が重なり合うようにトランジスタ領域を形成
し、上記トランジスタ領域は、上記分離領域にて囲まれ
た領域内に、中央部に第１の不純物拡散層を設け、上記
第１の不純物拡散層を取り囲むようにゲート電極を設
け、上記ゲート電極を取り囲むように第２の不純物拡散
層を設け、上記第１の不純物拡散層にデータ線と接続さ
れるコンタクトホールを設け、且つ上記各トランジスタ
領域をワード線によって連結すると共に、上記第２の不
純物拡散層と上記蓄積容量領域の一方の電極とを、上記
分離領域にて囲まれた領域内に周方向に沿って連続して
接続させるものである。

〔作用〕

この発明においては、メモリセルの外周囲の分離領域
の中側に、基板に形成した２層以上の電極層から成る積
層形キャパシタ領域が設けられ、更にその内側にトラン
ジスタが形成されている。即ち、上記溝の中にリング状
のトランジスタが形成されており、このトランジスタの
チャネル領域と分離領域とは平行して配置されていない
ので、リーク電流の発生、しきい値電圧の変動が抑制さ
れ、またキャパシタの表面積が実効的に増大される。

〔実施例〕

以下、この発明の実施例を図面について説明する。

第１図はこの発明に係る半導体記憶装置のセル構造を
示す断面図であり、基本的な積層形キャパシタ構造の例
を、示している。

図において、１は１トランジスタ形各メモリセルの外
周囲に環状にて設けられた分離領域、１はこの分離領域
１上に連続して周方向に沿って設けられた蓄積容量領域
としての積層形キャパシタ領域で、半導体基板に形成し
た２層ないしそれ以上の電極層から成っている。３はこ
のキャパシタ領域２の下方で、キャパシタ領域２に連続
して周方向に沿って一部が重なり合うように形成された
トランジスタ領域としてのスイッチングトランジスタ
で、このスイッチングトランジスタ３は、分離領域１に
て囲まれた領域内に、中央部に第１の不純物拡散層とし
て不純物拡散層７を設け、この不純物拡散層７を取り囲
むようにスイッチングトランジスタ３のゲート電極を設
け、このゲート電極を取り囲むように第２の不純物拡散
層としての不純物拡散層７を設け、上記第１の不純物拡
散層としての不純物拡散層７にデータ線６と接続される
コンタクトホール４を設け、且つ各スイッチングトラン
ジスタ３をワード線５によって連結すると共に、上記第
２の不純物拡散層としての不純物拡散層７とキャパシタ
領域２の一方の電極８とを、上記分離領域１にて囲まれ
た領域内に周方向に沿って連続して接続させている。第
２図は上記セル構造を有した半導体記憶装置の平面パタ
ーンを示す模式図である。

第２図（ａ）において、斜線部分が分離領域１であ
り、中の実線が各メモリセルの境界となる。この各メモ
リセルの分離方法、つまり分離領域１の形成方法として
は、キャパシタ構造に依存する方法、公知のLOCOS（loc
al oxidation of silicon）法により厚い酸化膜で形成
する方法、ないしは基板に設けた溝を利用する溝形分離
法による方法があるが、第１図（ａ）に示したものはLO
COS法により分離領域１を形成されている。しかし、こ
れらの何れの分離法であっても、分離領域１は一つのメ
モリセル毎にその周囲を囲っており、この分離領域１の
内側にキャパシタ領域２が形成されている。第２図
（ｂ）は各メモリセルにおけるワード線５とデータ線６
との関連を示したものであり、コンタクトホール４は各
セルの中央に設けられている。また、第３図は各メモリ
セルの等価回路を示したものである。

なお、第１図に示したメモリセルにおけるキャパシタ
領域は、多結晶シリコン等の電極８上に形成された薄い
絶縁膜とその上に形成されたもう一方の電極９とによっ
て構成されている。

上記のように構成された半導体記憶装置において、デ
ータ線６からのデータはコンタクトホール４を通してス
イッチングトランジスタ３のソース・ドレイン電極であ
る不純物拡散層７に伝えられ、このトランジスタ３の開
閉によってキャパシタ領域側の不純物拡散層７を経てキ
ャパシタ電極の一方の電極８に蓄えられる。ここで、積
層形キャパシタ領域２は、スイッチングトランジスタ３
の周囲をとり囲むように形成されており、その積層電極
は２層以上３層でも４層でも良いが、３層以上にする場
合は同電位の電極間を互いに接続したおく必要がある。
また、分離領域１は溝形構造であっても良い。このよう
に、分離領域１とスイッチングトランジスタ３の間の領
域（勿論重っていても良い）に２層以上の電極を有する
積層形キャパシタ領域２を形成することにより、キャパ
シタ表面積を実施例に増大させることができる。

そして、上記キャパシタ領域２の内側にスイッチング
トランジスタ３が形成されており、このシランジスタ３
はその外側がキャパシタ領域２の一方の電極につながる
拡散層（ソースあるいはドレイン）で囲まれ、その内側
にデータ線６につながる拡散層（ドレインあるいはソー
ス）を有するMOSトランジスタであり、このMOSトランジ
スタ３のチャネル領域、つまりソース・ドレイン間の電
流通路中の電流の流れと分離領域１の端部とは平行しな
いように配置されている。即ち、スイッチングトランジ
スタ３が一つのセルの中でリング状になっているので、
ソースからドレインへの電子の流れは分離領域１の端部
とは全く平行しない事になる。この時、キャパシタ領域
２を形成している溝もリング状となっている。

上記データ線６と接続されたコンタクトホール４は、
スイッチングトランジスタ３の内側の拡散層７に一つ形
成する。また、各メモリセルのスイッチングトランジス
タ３はワード線５と連結するが、その連結方法はトラン
ジスタ３と同じ層で連結しても良く、他の層例えばアル
ミニウム線等によって連結しても良い。後者の場合、各
スイッチングトランジスタ３の一部でワード線５とのコ
ンタクトホール４を形成する必要がある。

次に、各メモリセルを形成した後ワード線５及びデー
タ線６を配置する際、フォールディッドビット線方式の
場合は各々反転した信号の２種のデータ線６が交互に配
置されるので、一つのワード線５上に各々のコンタクト
ホール４が配置されると同時に、二つのメモリセルが選
択されてしまい、このためどちらかを次のワード線５の
下にずらして配置する必要がある。そこで、第２図
（ｂ）に示すように、千鳥格子のようなセル配置として
ある。このメモリセルの形状としては、円形でもくの字
形でも良いが、第４図に示すように六角形とすることに
より面積を有効に利用することができ、電界集中を発生
し易い鋭角を有していないことで理想形と言える。この
場合、コンタクトホール４をメモリセルの中央に配置
し、各辺への距離a_x，b_x，c_xはその対象となる距離a_y，
b_y，c_yと同一にすることが望ましい。この各辺の距離
a_x，b_x，c_xは、ワード線５及びデータ線６のピッチをど
のように選択するかによって異なり、フォールディッド
ビット線方式の場合は各セルにデータ線６が1.5本づつ
必要となるので、ワード線５が１本づつなのに比べてそ
のピッチを広くする必要がある。このため、各辺の距離
をa_x＜b_x＝c_xとなるようなセル形状が必要となってく
る。しかし、オープンビット線方式の場合は、セル配置
は縦、横とも正列させれば良いので、六角にする必要は
ない。

このように、本実施例では各メモリセルの中央にデー
タ線６につながるコンタクトホール４を１つ有し、その
周囲にスイッチングトランジスタ３を配置し、更にその
外側に分離領域１を配置したパターンとなっている。こ
のため、スイッチングトランジスタ３のチャネル領域に
おいて分離領域１の端部と電流の流れが平行とならず、
リーク電流の発生が抑制されると共に、分離領域１の端
部からの不純物拡散層７の拡散によるしきい値電圧の変
動も押えられ、安定したトランジスタ３の特性が得られ
る。また、上述したように各メモリセルを六角形の形状
で千鳥格子状に配置することにより、フオールディッド
ビット線方式の場合にも適用でき、セル端での電界集中
によるセル間のリーク現象も抑制できる。更にはキャパ
シタ領域２及びスイッチングトランジスタ３の一部ある
いは全部を溝形構造とすることによって、キャパシタの
容量増大及びメモリセルの縮小を図ることができる。

なお、本発明はダイナミックRAMは勿論、他の１トラ
ンジスタ、１キャパシタ形メモリセルから成る全ての記
憶装置に対して適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、１トランジ
スタ形各メモリセルの外周囲に環状にて各々の分離領域
を設け、この分離領域上に連続して周方向に沿って２層
以上の電極から成る積層形蓄積容量領域を設けると共
に、蓄積容量領域の下方で、蓄積容量領域に連続して周
方向に沿って一部が重なり合うようにトランジスタ領域
を形成し、トランジスタ領域は、分離領域にて囲まれた
領域内に、中央部に第１の不純物拡散層を設け、第１の
不純物拡散層を取り囲むようにゲート電極を設け、ゲー
ト電極を取り囲むように第２の不純物拡散層を設け、第
１の不純物拡散層にデータ線と接続されるコンタクトホ
ールを設け、且つ各トランジスタ領域をワード線によっ
て連結すると共に、第２の不純物拡散層と蓄積容量領域
の一方の電極とを、分離領域にて囲まれた領域内に周方
向に沿って連続して接続させる構成としたため、トラン
ジスタの分離領域端部に沿って流れるリーク電流の発生
及びしきい値電圧の変動を抑制することができ、またキ
ャパシタ表面積を実効的に増大させてメモリセルの小形
化を図れるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置のセル構造を示
す断面図、第２図（ａ），（ｂ）は第１図のセル構造を
有した半導体記憶装置の平面パターン図、第３図は第２
図のメモリセルの等価回路図、第４図は第２図のメモリ
セルの形状を示す説明図、第５図は従来例を示す平面パ
ターン図である。 １……分離領域 ２……キャパシタ領域 ３……スイッチングトランジスタ ４……コンタクトホール ５……ワード線 ６……データ線 ７……不純物拡散層 8,9……電極 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】トランジスタ形メモリセルから成る半導体
   記憶装置において、各メモリセルの外周囲に環状にて各
   々の分離領域を設け、この分離領域上に連続して周方向
   に沿って２層以上の電極から成る積層形蓄積容量領域を
   設けると共に、該蓄積容量領域の下方で、該蓄積容量領
   域に連続して周方向に沿って一部が重なり合うようにト
   ランジスタ領域を形成し、上記トランジスタ領域は、上
   記分離領域にて囲まれた領域内に、中央部に第１の不純
   物拡散層を設け、上記第１の不純物拡散層を取り囲むよ
   うにゲート電極を設け、上記ゲート電極を取り囲むよう
   に第２の不純物拡散層を設け、上記第１の不純物拡散層
   にデータ線と接続されるコンタクトホールを設け、且つ
   上記各トランジスタ領域をワード線によって連結すると
   共に、上記第２の不純物拡散層と上記蓄積容量領域の一
   方の電極とを、上記分離領域にて囲まれた領域内に周方
   向に沿って連続して接続させることを特徴とする半導体
   記憶装置。