JP2521928B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2521928B2 JP2521928B2 JP61270711A JP27071186A JP2521928B2 JP 2521928 B2 JP2521928 B2 JP 2521928B2 JP 61270711 A JP61270711 A JP 61270711A JP 27071186 A JP27071186 A JP 27071186A JP 2521928 B2 JP2521928 B2 JP 2521928B2
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- memory cell
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- impurity diffusion
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１トランジスタ形メモリセルから成る半
導体記憶装置に係り、特にそのセル構造に関するもので
ある。
導体記憶装置に係り、特にそのセル構造に関するもので
ある。
１トランジスタ形メモリセルは、一つのMOS（metal o
xide semiconductor）トランジスタとキャパシタ（蓄積
容量）を直列に接続した構成であり、ワード線及びビッ
ト線もそれぞれ１本で、高集積化に適している。従来、
この種の１トランジスタ形メモリセルから成る半導体記
憶装置は、例えば第５図に示すようなパターン構成を有
している。これはフォールディッドビット線方式のダイ
ナミックRAM（random access memory）の例を示したも
のであり、図において、１は厚い絶縁膜、基板上に設け
られた深い溝あるいは基板と同じ導電型で基板よりも高
濃度の不純物により形成された分離領域で、この分離領
域１により各メモリセル間が電気的に分離されている。
２はスイッチングトランジスタ３と直列に接続されたキ
ャパシタ領域、４はデータ線（ビットライン）５と接続
されたコンタクトホール、６は上記トランジスタ３と接
続されたワード線である。
xide semiconductor）トランジスタとキャパシタ（蓄積
容量）を直列に接続した構成であり、ワード線及びビッ
ト線もそれぞれ１本で、高集積化に適している。従来、
この種の１トランジスタ形メモリセルから成る半導体記
憶装置は、例えば第５図に示すようなパターン構成を有
している。これはフォールディッドビット線方式のダイ
ナミックRAM（random access memory）の例を示したも
のであり、図において、１は厚い絶縁膜、基板上に設け
られた深い溝あるいは基板と同じ導電型で基板よりも高
濃度の不純物により形成された分離領域で、この分離領
域１により各メモリセル間が電気的に分離されている。
２はスイッチングトランジスタ３と直列に接続されたキ
ャパシタ領域、４はデータ線（ビットライン）５と接続
されたコンタクトホール、６は上記トランジスタ３と接
続されたワード線である。
上記構成において、データ線５から伝送されるデータ
は、データ線５に接続された各コンタクトホール４を介
して各メモリセルに転送され、ワード線６と接続された
スイッチングトランジスタ３の開閉（オン，オフ）によ
ってキャパシタ領域２に蓄えられる。この時、各メモリ
セル間は、上述したように分離領域１によって電気的に
分離された状態となっている。
は、データ線５に接続された各コンタクトホール４を介
して各メモリセルに転送され、ワード線６と接続された
スイッチングトランジスタ３の開閉（オン，オフ）によ
ってキャパシタ領域２に蓄えられる。この時、各メモリ
セル間は、上述したように分離領域１によって電気的に
分離された状態となっている。
ところが、上記のような従来の半導体記憶装置にあっ
ては、スイッチングトランジスタ３の電極が分離領域１
を横断しているため、スイッチングトランジスタ３に電
圧を与えない状態、つまりこのトランジスタ３がオフの
状態であっても、第５図中の矢印で示すように分離領域
１の端部に沿って流れるリーク電流が発生し易く、キャ
パシタ領域２に蓄えられているデータが漏れて出てしま
うという問題点があった。また、素子分離用の高濃度不
純物層が拡散してくるので、しきい値電圧が変動すると
いう問題点があった。
ては、スイッチングトランジスタ３の電極が分離領域１
を横断しているため、スイッチングトランジスタ３に電
圧を与えない状態、つまりこのトランジスタ３がオフの
状態であっても、第５図中の矢印で示すように分離領域
１の端部に沿って流れるリーク電流が発生し易く、キャ
パシタ領域２に蓄えられているデータが漏れて出てしま
うという問題点があった。また、素子分離用の高濃度不
純物層が拡散してくるので、しきい値電圧が変動すると
いう問題点があった。
この発明は、このような問題点に着目してなされたも
ので、リーク電流の発生及びしきい値電圧の変動を抑制
すると同時に、キャパシタ表面積を実効的に増大させて
メモリセルの小形化を図った半導体記憶装置を提供する
ことを目的としている。
ので、リーク電流の発生及びしきい値電圧の変動を抑制
すると同時に、キャパシタ表面積を実効的に増大させて
メモリセルの小形化を図った半導体記憶装置を提供する
ことを目的としている。
この発明の半導体記憶装置は、六角形の形状をした１
トランジスタ形各メモリセルの外周囲に各々の分離領域
を設け、この分離領域の内側に基板に形成した溝の底面
か側面を含む蓄積容量領域を設けると共に、この蓄積容
量領域の上部にトランジスタを、そのトランジスタのゲ
ート電極の全部または一部と、そのトランジスタのソー
ス・ドレイン電極である不純物拡散層の一方側とが上記
溝の中に入るように形成し、前記蓄積容量の一方の電極
とこのトランジスタの電極用不純物拡散層の上記一方側
とを接続し、その不純物拡散層の上記一方側の上部に前
記トランジスタのゲート電極を設け、このゲート電極の
内側に前記不純物拡散層の他方側を形成し、この不純物
拡散層にデータ線と接続されるコンタクトホールを設
け、且つ各トランジスタをワード線によって連結したも
のである。
トランジスタ形各メモリセルの外周囲に各々の分離領域
を設け、この分離領域の内側に基板に形成した溝の底面
か側面を含む蓄積容量領域を設けると共に、この蓄積容
量領域の上部にトランジスタを、そのトランジスタのゲ
ート電極の全部または一部と、そのトランジスタのソー
ス・ドレイン電極である不純物拡散層の一方側とが上記
溝の中に入るように形成し、前記蓄積容量の一方の電極
とこのトランジスタの電極用不純物拡散層の上記一方側
とを接続し、その不純物拡散層の上記一方側の上部に前
記トランジスタのゲート電極を設け、このゲート電極の
内側に前記不純物拡散層の他方側を形成し、この不純物
拡散層にデータ線と接続されるコンタクトホールを設
け、且つ各トランジスタをワード線によって連結したも
のである。
この発明においては、メモリセルの外周囲の分離領域
の内側に、基板に形成した溝の底面か側面を含むキャパ
シタ領域が設けられ、更にその上部にトランジスタが、
そのトランジスタのゲート電極の全部または一部と、そ
のトランジスタのソース・ドレイン電極である不純物拡
散層の一方側とが上記溝の中に入るように形成されてい
る。即ち、上記溝の中にリング状のトランジスタが形成
されており、このトランジスタのチャネル領域と分離領
域とは平行して配置されていないので、リーク電流の発
生、しきい値電圧の変動が抑制され、またキャパシタの
表面積が実効的に増大される。
の内側に、基板に形成した溝の底面か側面を含むキャパ
シタ領域が設けられ、更にその上部にトランジスタが、
そのトランジスタのゲート電極の全部または一部と、そ
のトランジスタのソース・ドレイン電極である不純物拡
散層の一方側とが上記溝の中に入るように形成されてい
る。即ち、上記溝の中にリング状のトランジスタが形成
されており、このトランジスタのチャネル領域と分離領
域とは平行して配置されていないので、リーク電流の発
生、しきい値電圧の変動が抑制され、またキャパシタの
表面積が実効的に増大される。
（実施例） 以下、この発明の実施例を図面について説明する。
第１図はこの発明に係る半導体記憶措置のセル構造を
示す断面図であり、第１図（ａ）は基本的な溝形キャパ
シタ構造の例、第１図（ｂ）は分離領域が溝の底部にあ
る分離併合溝形キャパシタ構造の例をそれぞれ示してい
る。
示す断面図であり、第１図（ａ）は基本的な溝形キャパ
シタ構造の例、第１図（ｂ）は分離領域が溝の底部にあ
る分離併合溝形キャパシタ構造の例をそれぞれ示してい
る。
第１図（ａ），（ｂ）において、１は１トランジスタ
形各メモリセルの外周囲に設けられた分離領域、２はこ
の分離領域１の内側に設けられたキャパシタ領域で、半
導体基板に形成した溝の底面か側面を含むように形成さ
れている。３はこのキャパシタ領域２の上部に、そのト
ランジスタのゲート電極の全部または一部と、そのトラ
ンジスタのソース・ドレイン電極である不純物拡散層の
一方側とが上記溝の中に入るように形成されたスイッチ
ングトランジスタで、キャパシタの一方の電極とこのト
ランジスタの電極用不純物拡散層７の一方側とが接続さ
れている。そして、不純物拡散層７の上記一方側の上部
に上記トランジスタ３のゲート電極が設けられ、このゲ
ート電極の内側に上記不純物拡散層７の他方側が形成さ
れている。また、中央の不純物拡散層７にデータ線と接
続されるコンタクトホール４が設けられていると共に、
ワード線によって各トランジスタ３が接続されている。
形各メモリセルの外周囲に設けられた分離領域、２はこ
の分離領域１の内側に設けられたキャパシタ領域で、半
導体基板に形成した溝の底面か側面を含むように形成さ
れている。３はこのキャパシタ領域２の上部に、そのト
ランジスタのゲート電極の全部または一部と、そのトラ
ンジスタのソース・ドレイン電極である不純物拡散層の
一方側とが上記溝の中に入るように形成されたスイッチ
ングトランジスタで、キャパシタの一方の電極とこのト
ランジスタの電極用不純物拡散層７の一方側とが接続さ
れている。そして、不純物拡散層７の上記一方側の上部
に上記トランジスタ３のゲート電極が設けられ、このゲ
ート電極の内側に上記不純物拡散層７の他方側が形成さ
れている。また、中央の不純物拡散層７にデータ線と接
続されるコンタクトホール４が設けられていると共に、
ワード線によって各トランジスタ３が接続されている。
第２図は上記セル構造を有した半導体記憶装置の平面
パターンを示す模式図である。
パターンを示す模式図である。
第２図（ａ）において、斜線部分が分離領域１であ
り、中の実線が各メモリセルの境界となる。この各メモ
リセルの分離方法、つまり分離領域１の形成方法として
は、キャパシタ構造に依存する方法、公知のLOCOS（loc
al oxidation of silicon）法により厚い酸化各で形成
する方法、ないしは基板に設けた溝を利用する溝形分離
による方法があるが、第１図（ａ）に示したものはLOCO
S法により分離領域１を形成されている。しかし、これ
らの何れの分離法であっても、分離領域１は一つのメモ
リセル毎にその周囲を囲っており、この分離領域１の内
側にキャパシタ領域２が形成されている。第２図（ｂ）
は各メモリセルにおけるワード線５とデータ線６との関
連を示したものであり、コンタクトホール４は各セルの
中央に設けられている。また、第３図は各メモリセルの
等価回路を示したものである。
り、中の実線が各メモリセルの境界となる。この各メモ
リセルの分離方法、つまり分離領域１の形成方法として
は、キャパシタ構造に依存する方法、公知のLOCOS（loc
al oxidation of silicon）法により厚い酸化各で形成
する方法、ないしは基板に設けた溝を利用する溝形分離
による方法があるが、第１図（ａ）に示したものはLOCO
S法により分離領域１を形成されている。しかし、これ
らの何れの分離法であっても、分離領域１は一つのメモ
リセル毎にその周囲を囲っており、この分離領域１の内
側にキャパシタ領域２が形成されている。第２図（ｂ）
は各メモリセルにおけるワード線５とデータ線６との関
連を示したものであり、コンタクトホール４は各セルの
中央に設けられている。また、第３図は各メモリセルの
等価回路を示したものである。
なお、第１図（ａ）に示したメモリセルにおけるキャ
パシタ領域２は、溝の壁部及び底部に形成された薄い絶
縁膜と不純物拡散層７及び多結晶シリコン８の二つの電
極によって構成されている。また、第１図（ｂ）に示し
たメモリセルにおけるキャパシタ領域２は、溝の内側の
側面が利用されており、他のメモリセルとの境界は溝の
中央となっている。
パシタ領域２は、溝の壁部及び底部に形成された薄い絶
縁膜と不純物拡散層７及び多結晶シリコン８の二つの電
極によって構成されている。また、第１図（ｂ）に示し
たメモリセルにおけるキャパシタ領域２は、溝の内側の
側面が利用されており、他のメモリセルとの境界は溝の
中央となっている。
上記のように構成された半導体記憶装置において、デ
ータ線６からのデータはコンタクトホール４を通してス
イッチングトランジスタ３のソース・ドレイン電極であ
る不純物拡散層７に伝えられ、このトランジスタ３の開
閉によってキャパシタ領域２の不純物拡散層７に蓄えら
れる。ここで、キャパシタ領域２は基板に設けられた溝
の側面ないし底面、あるいはその両面を含む構造となっ
ているので、キャパシタ表面積を実効的に増大させるこ
とができる。更に、スイッチングトランジスタ３は、上
記の溝の中にそのトランジスタ３のゲート電極の一部あ
るいは全てが入るように形成されている。第１図（ａ）
はトランジスタ３のゲート電極の一部が溝中に形成され
た例、第１図（ｂ）はトランジスタ３のゲート電極の全
てが溝中に形成された例をそれぞれ示している。このた
め、スイッチングトランジスタ３の占める面積を小さく
することができ、これによってもメモリセルの面積の縮
小を促進することができる。
ータ線６からのデータはコンタクトホール４を通してス
イッチングトランジスタ３のソース・ドレイン電極であ
る不純物拡散層７に伝えられ、このトランジスタ３の開
閉によってキャパシタ領域２の不純物拡散層７に蓄えら
れる。ここで、キャパシタ領域２は基板に設けられた溝
の側面ないし底面、あるいはその両面を含む構造となっ
ているので、キャパシタ表面積を実効的に増大させるこ
とができる。更に、スイッチングトランジスタ３は、上
記の溝の中にそのトランジスタ３のゲート電極の一部あ
るいは全てが入るように形成されている。第１図（ａ）
はトランジスタ３のゲート電極の一部が溝中に形成され
た例、第１図（ｂ）はトランジスタ３のゲート電極の全
てが溝中に形成された例をそれぞれ示している。このた
め、スイッチングトランジスタ３の占める面積を小さく
することができ、これによってもメモリセルの面積の縮
小を促進することができる。
また、上記スイッチングトランジスタ３は、その下側
（溝の底面側）がキャパシタ領域２の一方に電極につな
がる拡散層（ソースあるいはドレイン）で囲まれ、その
内側（溝中にある場合はその上側）にデータ線６につな
がる拡散層（ドレインあるいはソース）を有するMOSト
ランジスタであり、このMOSトランジスタ３のチャネル
領域、つまりソース・ドレイン間の電流通路中の電流の
流れと分離領域１の端部とは平行しないように配置され
ている。即ち、スイッチングトランジスタ３が一つのセ
ルの中でリング状になっているので、ソースからドレイ
ンへの電子の流れは分離領域１の端部とは全く平行しな
い事になる。この時、キャパシタ領域２を形成している
溝もリング状となっている。
（溝の底面側）がキャパシタ領域２の一方に電極につな
がる拡散層（ソースあるいはドレイン）で囲まれ、その
内側（溝中にある場合はその上側）にデータ線６につな
がる拡散層（ドレインあるいはソース）を有するMOSト
ランジスタであり、このMOSトランジスタ３のチャネル
領域、つまりソース・ドレイン間の電流通路中の電流の
流れと分離領域１の端部とは平行しないように配置され
ている。即ち、スイッチングトランジスタ３が一つのセ
ルの中でリング状になっているので、ソースからドレイ
ンへの電子の流れは分離領域１の端部とは全く平行しな
い事になる。この時、キャパシタ領域２を形成している
溝もリング状となっている。
上記データ線６と接続されたコンタクトホール４は、
スイッチングトランジスタ３の内側の拡散層７に一つ形
成する。また、各メモリセルのスイッチングトランジス
タ３はワード線５と連結するが、その連結方法はトラン
ジスタ３と同じ層で連結しても良く、他の層例えばアル
ミニウム線等によって連結しても良い。後者の場合、各
スイッチングトランジスタ３の一部でワード線５とのコ
ンタクトホール４を形成する必要がある。
スイッチングトランジスタ３の内側の拡散層７に一つ形
成する。また、各メモリセルのスイッチングトランジス
タ３はワード線５と連結するが、その連結方法はトラン
ジスタ３と同じ層で連結しても良く、他の層例えばアル
ミニウム線等によって連結しても良い。後者の場合、各
スイッチングトランジスタ３の一部でワード線５とのコ
ンタクトホール４を形成する必要がある。
次に、各メモリセルを形成した後ワード線５及びデー
タ線６を配置する際、フォールディッドビット線方式の
場合は各々反転した信号の２種のデータ線６が交互に配
置されるので、一つのワード線５上に各々のコンタクト
ホール４が配置されると同時に、二つのメモリセルが選
択されてしまい、このためどちらかを次のワード線５の
下にずらして配置する必要がある。そこで、第２図
（ｂ）に示すように、千鳥格子のようなセル配置として
ある。このメモリセルの形状としては、円形でもくの字
形でも良いが、第４図に示すように六角形とすることに
より面積を有効に利用することができ、電界集中を発生
し易い鋭角を有していないことで理想形と言える。この
場合、コンタクトホール４をメモリセルの中央に配置
し、各頂点への距離ax，bx，cxはその対象となる距離
ay，by，cyと同一にすることが望ましい。この各頂点へ
の距離ax，bx，cxは、ワード線５及びデータ線６のピッ
チをどのように選択するかによって異なり、フォールデ
ィッドビット線方式の場合は各セルにデータ線６が1.5
本づつ必要となるので、ワーク線５が１本づつなのに比
べてそのピッチを広くする必要がある。このため、各頂
点への距離をax＜bx＝cxとなるようなセル形状が必要と
なってくる。しかし、オープンビット線方式の場合は、
セル配置は縦、横とも正列させれば良いので、六角にす
る必要はない。
タ線６を配置する際、フォールディッドビット線方式の
場合は各々反転した信号の２種のデータ線６が交互に配
置されるので、一つのワード線５上に各々のコンタクト
ホール４が配置されると同時に、二つのメモリセルが選
択されてしまい、このためどちらかを次のワード線５の
下にずらして配置する必要がある。そこで、第２図
（ｂ）に示すように、千鳥格子のようなセル配置として
ある。このメモリセルの形状としては、円形でもくの字
形でも良いが、第４図に示すように六角形とすることに
より面積を有効に利用することができ、電界集中を発生
し易い鋭角を有していないことで理想形と言える。この
場合、コンタクトホール４をメモリセルの中央に配置
し、各頂点への距離ax，bx，cxはその対象となる距離
ay，by，cyと同一にすることが望ましい。この各頂点へ
の距離ax，bx，cxは、ワード線５及びデータ線６のピッ
チをどのように選択するかによって異なり、フォールデ
ィッドビット線方式の場合は各セルにデータ線６が1.5
本づつ必要となるので、ワーク線５が１本づつなのに比
べてそのピッチを広くする必要がある。このため、各頂
点への距離をax＜bx＝cxとなるようなセル形状が必要と
なってくる。しかし、オープンビット線方式の場合は、
セル配置は縦、横とも正列させれば良いので、六角にす
る必要はない。
このように、本実施例では各メモリセルの中央にデー
タ線６につながるコンタクトホール４を１つ有し、その
周囲にスイッチングトランジスタ３を配置し、更にその
外側に分離領域１を配置したパターンとなっている。こ
のため、スイッチングトランジスタ３のチャネル領域に
おいて分離領域１の端部と電流の流れが平行とならず、
リーク電流の発生が抑制されると共に、分離領域１の端
部からの不純物拡散層７の拡散によるしきい値電圧の変
動も押えられ、安定したトランジスタ３の特性が得られ
る。また、上述したように各メモリセルを六角形の形状
で千鳥格子状に配置することにより、フオールディッド
ビット線方式の場合にも適用でき、セル端での電界集中
によるセル間のリーク現象も抑制できる。更にはキャパ
シタ領域２及びスイッチングトランジスタ３の一部ある
いは全部を溝形構造とすることによって、キャパシタの
容量増大及びメモリセルの縮小を図ることができる。
タ線６につながるコンタクトホール４を１つ有し、その
周囲にスイッチングトランジスタ３を配置し、更にその
外側に分離領域１を配置したパターンとなっている。こ
のため、スイッチングトランジスタ３のチャネル領域に
おいて分離領域１の端部と電流の流れが平行とならず、
リーク電流の発生が抑制されると共に、分離領域１の端
部からの不純物拡散層７の拡散によるしきい値電圧の変
動も押えられ、安定したトランジスタ３の特性が得られ
る。また、上述したように各メモリセルを六角形の形状
で千鳥格子状に配置することにより、フオールディッド
ビット線方式の場合にも適用でき、セル端での電界集中
によるセル間のリーク現象も抑制できる。更にはキャパ
シタ領域２及びスイッチングトランジスタ３の一部ある
いは全部を溝形構造とすることによって、キャパシタの
容量増大及びメモリセルの縮小を図ることができる。
なお、本発明はダイナミックRAMは勿論、他の１トラ
ンジスタ、１キャパシタ形メモリセルから成る全ての記
憶装置に対して適用可能である。
ンジスタ、１キャパシタ形メモリセルから成る全ての記
憶装置に対して適用可能である。
以上説明したように、この発明によれば、六角形の形
状をした１トランジスタ形各メモリセルの外周囲に各々
の分離領域を設け、この分離領域の内側に基板に形成し
た溝の底面か側面を含むキャパシタ領域を設けると共
に、このキャパシタ領域の上部にトランジスタを、その
トランジスタのゲート電極の全部または一部と、そのト
ランジスタのソース・ドレイン電極である不純物拡散層
の一方側とが上記溝の中に入るように形成した構成とし
たため、トランジスタの分離領域端部に沿って流れるリ
ーク電流の発生及びしきい値電圧の変動を抑制すること
ができ、またキャパシタ表面積を実効的に増大させてメ
モリセルの小形化を図れるという効果がある。
状をした１トランジスタ形各メモリセルの外周囲に各々
の分離領域を設け、この分離領域の内側に基板に形成し
た溝の底面か側面を含むキャパシタ領域を設けると共
に、このキャパシタ領域の上部にトランジスタを、その
トランジスタのゲート電極の全部または一部と、そのト
ランジスタのソース・ドレイン電極である不純物拡散層
の一方側とが上記溝の中に入るように形成した構成とし
たため、トランジスタの分離領域端部に沿って流れるリ
ーク電流の発生及びしきい値電圧の変動を抑制すること
ができ、またキャパシタ表面積を実効的に増大させてメ
モリセルの小形化を図れるという効果がある。
第１図（ａ），（ｂ）はこの発明に係る半導体記憶装置
のセル構造を示す断面図、第２図（ａ），（ｂ）は第１
図のセル構造を有した半導体記憶装置の平面パターン
図、第３図は第２図のメモリセルの等価回路図、第４図
は第２図のメモリセルの形状を示す説明図、第５図は従
来例を示す平面パターン図である。 １……分離領域 ２……キャパシタ領域 ３……スイッチングトランジスタ ４……コンタクトホール ５……ワード線 ６……データ線 ７……不純物拡散層 なお、図中同一符号は同一または相当部分を示す。
のセル構造を示す断面図、第２図（ａ），（ｂ）は第１
図のセル構造を有した半導体記憶装置の平面パターン
図、第３図は第２図のメモリセルの等価回路図、第４図
は第２図のメモリセルの形状を示す説明図、第５図は従
来例を示す平面パターン図である。 １……分離領域 ２……キャパシタ領域 ３……スイッチングトランジスタ ４……コンタクトホール ５……ワード線 ６……データ線 ７……不純物拡散層 なお、図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】１トランジスタ形メモリセルから成る半導
体記憶装置において、１ビットあたり六角形の形状をし
た各メモリセルの外周囲に各々の上記メモリセルの分離
領域を設け、半導体基板に形成した溝の底面か側面を含
む蓄積容量領域を、上記分離領域の内側に設けると共
に、上記蓄積容量領域の上部にトランジスタを、上記ト
ランジスタのゲート電極の全部または一部と上記トラン
ジスタのソース・ドレイン電極である不純物拡散層の一
方側とが上記溝の中に入るように形成し、上記蓄積容量
の一方の電極と上記不純物拡散層の上記一方側とを接続
し、上記不純物拡散層の上記一方側の上部に上記トラン
ジスタのゲート電極を設け、上記ゲート電極の内側に上
記トランジスタの上記不純物拡散層の他方側を形成し、
上記ゲート電極の内側に形成された上記不純物拡散層の
上記他方側にデータ線と接続されるコンタクトホールを
設け、かつ上記トランジスタの各々をワード線によって
連結したことを特徴とする半導体記憶装置。 - 【請求項２】半導体基板に形成した溝にはトランジスタ
と蓄積容量が各１形成され、上記蓄積容量の領域が上記
溝の外周壁面にそって形成された特許請求の範囲の第１
項に記載の半導体記憶装置。 - 【請求項３】トランジスタのゲート電極の全部が、半導
体基板に形成した溝の中に入るように形成した特許請求
の範囲の第１項または第２項に記載の半導体記憶装置。 - 【請求項４】六角形メモリセルの中心点から上記メモリ
セルの１頂点までの距離をAx、上記メモリセルの上記中
心点から上記頂点の両隣の頂点までの距離をそれぞれB
x、Cxとした時に、上記Ax、上記Bxおよび上記Cxが、上
記六角形メモリセルの少なくとも一つの頂点およびその
両隣の頂点において、 Ax＜Bx＝Cxの式で関係ずけられていて、上記六角形メモ
リセルは千鳥格子状に配置されている特許請求の範囲の
第１項ないし第３項のいずれかに記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270711A JP2521928B2 (ja) | 1986-11-13 | 1986-11-13 | 半導体記憶装置 |
| US07/368,158 US4959698A (en) | 1986-10-08 | 1989-06-14 | Memory cell of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270711A JP2521928B2 (ja) | 1986-11-13 | 1986-11-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124455A JPS63124455A (ja) | 1988-05-27 |
| JP2521928B2 true JP2521928B2 (ja) | 1996-08-07 |
Family
ID=17489897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270711A Expired - Lifetime JP2521928B2 (ja) | 1986-10-08 | 1986-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521928B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114240B2 (ja) * | 1987-11-17 | 1995-12-06 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| JP2906089B2 (ja) * | 1990-12-17 | 1999-06-14 | 忠道 政本 | ランダム・アクセス・メモリ。 |
| JP2021103002A (ja) | 2019-12-25 | 2021-07-15 | 三星ダイヤモンド工業株式会社 | 接合物 |
| JP7270262B2 (ja) | 2020-12-28 | 2023-05-10 | 三星ダイヤモンド工業株式会社 | 接合物 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61107764A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-11-13 JP JP61270711A patent/JP2521928B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63124455A (ja) | 1988-05-27 |
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