JPS62190868A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62190868A JPS62190868A JP61034689A JP3468986A JPS62190868A JP S62190868 A JPS62190868 A JP S62190868A JP 61034689 A JP61034689 A JP 61034689A JP 3468986 A JP3468986 A JP 3468986A JP S62190868 A JPS62190868 A JP S62190868A
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- 239000010410 layer Substances 0.000 claims abstract description 54
- 239000003990 capacitor Substances 0.000 claims abstract description 42
- 230000015654 memory Effects 0.000 claims abstract description 28
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- 238000002955 isolation Methods 0.000 claims description 10
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- 210000004027 cell Anatomy 0.000 description 32
- 239000010408 film Substances 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 8
- 230000005260 alpha ray Effects 0.000 description 5
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- 210000003771 C cell Anatomy 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特に高密度１トランジスタ型ＲＡＭ装置で代表
される半導体記憶装置に関する。
される半導体記憶装置に関する。
従来の技術
近年の半導体メモリの高集積化、大容量化は目覚しいも
のがあるが、このような半導体メモリの発展はそのチッ
プサイズの半分以上の面積を占めるメモリセルの高密度
化技術の発展によるものといえる。メモリセル面積の縮
少の過程における問題点のひとつは、メモリセルとして
必要な蓄積容量（一般には５ｏｆＦ以上）をいかにして
確保するかということである。この問題点の解決のため
キャパシタ構造も従来のプレーナキャパシタに代わるも
のとして三次元的構造をもっトレンチキャパシタ、スタ
ックドキャパシタなどが提案されている。
のがあるが、このような半導体メモリの発展はそのチッ
プサイズの半分以上の面積を占めるメモリセルの高密度
化技術の発展によるものといえる。メモリセル面積の縮
少の過程における問題点のひとつは、メモリセルとして
必要な蓄積容量（一般には５ｏｆＦ以上）をいかにして
確保するかということである。この問題点の解決のため
キャパシタ構造も従来のプレーナキャパシタに代わるも
のとして三次元的構造をもっトレンチキャパシタ、スタ
ックドキャパシタなどが提案されている。
第２図はトレンチキャパシタ構造を有するメモリセルの
断面図である。半導体基板に凹状の溝を形成し、この溝
の側壁部および底部に絶縁薄膜７を形成後、溝をセルプ
レートとなる導電層６で埋め、溝の側壁部でも容量を認
保する方法である。
断面図である。半導体基板に凹状の溝を形成し、この溝
の側壁部および底部に絶縁薄膜７を形成後、溝をセルプ
レートとなる導電層６で埋め、溝の側壁部でも容量を認
保する方法である。
一方、第３１図はスタックドキャパシタ構造を有するメ
モリセル断面図である。この構造のメモリセルではソー
スを形成する拡散層３がら導電層６をとり出し、この上
に絶縁薄膜７を介してセルプレート導電層５を形成しセ
ルキャパシタを構成する。この構造のキャパシタでは分
離絶縁厚膜２上にも容量が確保され、またキャパシタの
両電極となる導電層が平面でなく折れ曲がっているため
、大きな容量が確保できる。
モリセル断面図である。この構造のメモリセルではソー
スを形成する拡散層３がら導電層６をとり出し、この上
に絶縁薄膜７を介してセルプレート導電層５を形成しセ
ルキャパシタを構成する。この構造のキャパシタでは分
離絶縁厚膜２上にも容量が確保され、またキャパシタの
両電極となる導電層が平面でなく折れ曲がっているため
、大きな容量が確保できる。
発明が解決しようとする問題点
しかしながら、このような構造をもつメモリセルにおい
ても、トレンチ型、スタックド型それぞれについて次の
様な問題点を有している。
ても、トレンチ型、スタックド型それぞれについて次の
様な問題点を有している。
まずトレンチ型キャパシタにおいては、セル容量につい
ては大きな値が得られるが基板深部にトレンチを埋め込
んでいるだめソース部拡散層下のｐｎ接合領域の空乏層
が大きくなシ、α粒子がこの空乏層を通過することによ
り生じる蓄積電荷量の変化、いわゆるソフトエラーが起
こシやすく、α線ソフトエラー率は同一容量のプレーナ
型セルに比べて一桁以上も悪くなってしまう。トレンチ
の側面および下側にイオン注入によりいわゆるＨ ｉ
−Ｃセルとして空乏層の伸びを押さえる事もできるが、
高濃度注入の結果としてリーク電流の増大やプロセスの
複雑化などが生じ実用上問題がある。
ては大きな値が得られるが基板深部にトレンチを埋め込
んでいるだめソース部拡散層下のｐｎ接合領域の空乏層
が大きくなシ、α粒子がこの空乏層を通過することによ
り生じる蓄積電荷量の変化、いわゆるソフトエラーが起
こシやすく、α線ソフトエラー率は同一容量のプレーナ
型セルに比べて一桁以上も悪くなってしまう。トレンチ
の側面および下側にイオン注入によりいわゆるＨ ｉ
−Ｃセルとして空乏層の伸びを押さえる事もできるが、
高濃度注入の結果としてリーク電流の増大やプロセスの
複雑化などが生じ実用上問題がある。
これに対してスタックド型キャパシタでは、ソース部拡
散層と基板とのｐｎ接合部の領域が小さくソフトエラー
に強いという利点をもつ。また素子分離領域上にもキャ
パシタを構成できるため、分離幅を大きくとることがで
き素子間リーク電流を低減することが可能である。しか
し、その構造上メモリセル容量の増大には限界があり、
メモリセルの微細化によりセル容量の不足が生じるのは
必至である。
散層と基板とのｐｎ接合部の領域が小さくソフトエラー
に強いという利点をもつ。また素子分離領域上にもキャ
パシタを構成できるため、分離幅を大きくとることがで
き素子間リーク電流を低減することが可能である。しか
し、その構造上メモリセル容量の増大には限界があり、
メモリセルの微細化によりセル容量の不足が生じるのは
必至である。
本発明は前記問題点を解決するだめのもので、高集積化
、大容量化が可能であり、ソフトエラー率、リーク電流
が大幅に低減するメモリセル構造を備えた半導体記憶装
置を提供するものである。
、大容量化が可能であり、ソフトエラー率、リーク電流
が大幅に低減するメモリセル構造を備えた半導体記憶装
置を提供するものである。
問題点を解決するだめの手段
前記問題点を解決するために本発明は、一導電型の半導
体基板の所定の領域に形成されたトレンチと、前記トレ
ンチの内壁及び前記トレンチの周辺部の前記半導体基板
の表面近傍に形成された前記半導体基板と反対導電型の
信号読出し用ＭＯＳトランジスタのソース領域と、前記
周辺部の一方のソース領域に隣接した前記半導体基板上
に形成された前記ＭＯ８）ランジスタのゲート絶縁膜と
、前記ゲート絶縁膜に隣接した前記ソース領域と反対側
の前記半導体基板表面近傍に形成された前記半導体基板
と反対導電型の前記ＭＯＳトランジスタのドレイン領域
と、前記周辺部の他方のソース領域に隣接して前記半導
体基板の表面近傍に形成された素子分離絶縁厚膜と、前
記ソース領域の表面上に形成されたメモリセルの下部キ
ャパシタの誘電体用絶縁膜と、前記下部キャパシタの誘
電体用絶縁膜上及び前記素子分離絶縁厚膜上に形成され
た下部セルプレート用第１導電層と、前記第１導電層上
および其の側壁部上に形成されたメモリセルの上部キャ
パシタの誘電体用絶縁膜と、前記メモリセルの上部キャ
パシタの誘電体用絶縁膜上に形成され前記ソース領域に
電気的に接続されだ第２導電層と、前記ゲート絶縁膜上
及び層間絶縁膜を介して前記第２導電層上に設けられた
ワードライン用第３電極と、前記第２導電層上と其の側
壁部上と前記第３電極と其の側壁部上に形成された層間
絶縁膜と、前記層間絶縁膜上に形成され前記ドレイン領
域と電気的に結合されたビットライン用第４電極層とよ
り構成され、前記下部キャパシタと前記上部キャパシタ
とが並列接続構成となっている事を特徴とする半導体記
憶装置を提供する。
体基板の所定の領域に形成されたトレンチと、前記トレ
ンチの内壁及び前記トレンチの周辺部の前記半導体基板
の表面近傍に形成された前記半導体基板と反対導電型の
信号読出し用ＭＯＳトランジスタのソース領域と、前記
周辺部の一方のソース領域に隣接した前記半導体基板上
に形成された前記ＭＯ８）ランジスタのゲート絶縁膜と
、前記ゲート絶縁膜に隣接した前記ソース領域と反対側
の前記半導体基板表面近傍に形成された前記半導体基板
と反対導電型の前記ＭＯＳトランジスタのドレイン領域
と、前記周辺部の他方のソース領域に隣接して前記半導
体基板の表面近傍に形成された素子分離絶縁厚膜と、前
記ソース領域の表面上に形成されたメモリセルの下部キ
ャパシタの誘電体用絶縁膜と、前記下部キャパシタの誘
電体用絶縁膜上及び前記素子分離絶縁厚膜上に形成され
た下部セルプレート用第１導電層と、前記第１導電層上
および其の側壁部上に形成されたメモリセルの上部キャ
パシタの誘電体用絶縁膜と、前記メモリセルの上部キャ
パシタの誘電体用絶縁膜上に形成され前記ソース領域に
電気的に接続されだ第２導電層と、前記ゲート絶縁膜上
及び層間絶縁膜を介して前記第２導電層上に設けられた
ワードライン用第３電極と、前記第２導電層上と其の側
壁部上と前記第３電極と其の側壁部上に形成された層間
絶縁膜と、前記層間絶縁膜上に形成され前記ドレイン領
域と電気的に結合されたビットライン用第４電極層とよ
り構成され、前記下部キャパシタと前記上部キャパシタ
とが並列接続構成となっている事を特徴とする半導体記
憶装置を提供する。
作 用
この構造のメモリセルにより次の様な作用がある。
まずセルキャパシタがトレンチ型の下部キャパシタとス
タックド型の上部キャパシタの並列キャパシタにより構
成されているため蓄積容量が極めて増大する。次にソー
ス部拡散層面積を設計上あるいはプロセス技術上許容で
きる限り小さくすることにより、ソース部拡散層と基板
との間のｐｎ接合領域を小さくすることができるため、
メモリセルのリーク電流を極めて小さくすることができ
る。また前記ｐｎ接合領域が小さいため、それに伴なう
空乏層も非常に小さくなりα線ソフトエラーを抜本的に
低減させることができる。
タックド型の上部キャパシタの並列キャパシタにより構
成されているため蓄積容量が極めて増大する。次にソー
ス部拡散層面積を設計上あるいはプロセス技術上許容で
きる限り小さくすることにより、ソース部拡散層と基板
との間のｐｎ接合領域を小さくすることができるため、
メモリセルのリーク電流を極めて小さくすることができ
る。また前記ｐｎ接合領域が小さいため、それに伴なう
空乏層も非常に小さくなりα線ソフトエラーを抜本的に
低減させることができる。
すなわちメモリセル容量の増大、接合リーク電流、α線
ソフトエラー率の低減など、従来の問題点を解決し更に
一層の高集積、大容量化を可能とするものである。
ソフトエラー率の低減など、従来の問題点を解決し更に
一層の高集積、大容量化を可能とするものである。
実施例
以下、本発明の実施例を、第１図に示す本発明による半
導体記憶装置のメモリセル断面図により詳述する。ｐ−
型半導体基板１に凹状のトレンチを形成し、トレンチの
内壁及びトレンチの周辺部の半導体基板の表面近傍にｎ
＋型の信号読出し用のＭＯＳ）ランジスタのソース領域
３を形成する。
導体記憶装置のメモリセル断面図により詳述する。ｐ−
型半導体基板１に凹状のトレンチを形成し、トレンチの
内壁及びトレンチの周辺部の半導体基板の表面近傍にｎ
＋型の信号読出し用のＭＯＳ）ランジスタのソース領域
３を形成する。
次に右側の周辺部のソース領域の右側に隣接した半導体
基板上に前記ＭｏＳトランジスタのゲート絶縁膜１１を
形成し、ゲート絶縁膜の右側に隣接した半導体表面近傍
にｎ＋型のＭＯ３Ｉ−ジンジスタのドレイン領域４を形
成する。次に周辺部の左側のソース領域３の半導体基板
の表面近傍に素子分離用絶縁厚膜２を形成し、ソース領
域３の表面上に絶縁膜７を形成し、ソース領域３と第１
導電層６とを電極プレートとし、絶縁層７を誘電体層と
するトレンチ型の下部キャパシタを構成する。
基板上に前記ＭｏＳトランジスタのゲート絶縁膜１１を
形成し、ゲート絶縁膜の右側に隣接した半導体表面近傍
にｎ＋型のＭＯ３Ｉ−ジンジスタのドレイン領域４を形
成する。次に周辺部の左側のソース領域３の半導体基板
の表面近傍に素子分離用絶縁厚膜２を形成し、ソース領
域３の表面上に絶縁膜７を形成し、ソース領域３と第１
導電層６とを電極プレートとし、絶縁層７を誘電体層と
するトレンチ型の下部キャパシタを構成する。
次に、第１導電層５上及び其の側壁上に絶縁層７を形成
し、絶縁層７上に第２導電層６を形成し、其の一端をソ
ース領域３と電気的に接続し、第１導電層５と第２導電
層６とを電極プレートとし、絶縁層７を誘電体層とする
スタックド型の上部キャパシタを構成する。この結果、
下部キャノ（シタと上部キャパシタとは並列に接続され
、従来のトレンチ型キャパシタ及びスタックドキャパシ
タ単独で得られる以上のメモリセル容量の確保が極めて
容易である。
し、絶縁層７上に第２導電層６を形成し、其の一端をソ
ース領域３と電気的に接続し、第１導電層５と第２導電
層６とを電極プレートとし、絶縁層７を誘電体層とする
スタックド型の上部キャパシタを構成する。この結果、
下部キャノ（シタと上部キャパシタとは並列に接続され
、従来のトレンチ型キャパシタ及びスタックドキャパシ
タ単独で得られる以上のメモリセル容量の確保が極めて
容易である。
トレンチキャパシタとスタックドキャパシタとの容量の
比率については、設計上メモリセルとして必要とされる
絶対容量を確保した上で、できる限シソース部拡散層面
積を小さくすることにより、リーク電流やα線ソフトエ
ラー率の低減を図りながら決定することができる。
比率については、設計上メモリセルとして必要とされる
絶対容量を確保した上で、できる限シソース部拡散層面
積を小さくすることにより、リーク電流やα線ソフトエ
ラー率の低減を図りながら決定することができる。
以下第一図について他部分の説明を行なうと、４はドレ
インを形成する拡散層、８は導電層間の電気的分離のた
めの層間絶縁膜、９はワードラインを形成するゲート電
極、１ｏはビットラインを形成する導電層である。
インを形成する拡散層、８は導電層間の電気的分離のた
めの層間絶縁膜、９はワードラインを形成するゲート電
極、１ｏはビットラインを形成する導電層である。
発明の効果
以上のように本発明による半導体記憶装置は、メモリセ
ル容量を極めて大きくすることが可能であり、また、リ
ーク電流やα線ソフトエラー率の低減化も可能で、これ
により半導体記憶装置の一層の高集積化、大容量化が容
易である。
ル容量を極めて大きくすることが可能であり、また、リ
ーク電流やα線ソフトエラー率の低減化も可能で、これ
により半導体記憶装置の一層の高集積化、大容量化が容
易である。
第１図は本発明による半導体記憶装置のメモリセル断面
図である。第２図は従来例を示すトレンチキャパシタ構
造のメモリセル断面図、第３図は同じ〈従来のスタック
ドキャパシタ構造のメモリセル断面図である。 １・・・・・・半導体基板、２・・・・・・素子分離絶
縁厚膜、３・・・・・・ソースを形成する拡散層、４・
・・・・・ドレインを形成する拡散層、６・・・・・・
セルプレートを形成する導電層、６・・・・・・ソース
に接続された導電層、７・・・・・・キャパシタの誘電
体用絶縁薄膜、８・・・・・・層間絶縁膜、９・・・・
・・ワードラインを形成するゲート電極、１ｏ・・・・
・・ピットラインを形成する導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉ−
手相も１返 ２−Ｊ８’；ｄ’１ｌＱ１ｔｄ！を躾 ３−−−ソー又Ｙ１１？Ｍする七な賢ル囁第１図
４−抑（ンｔ・
図である。第２図は従来例を示すトレンチキャパシタ構
造のメモリセル断面図、第３図は同じ〈従来のスタック
ドキャパシタ構造のメモリセル断面図である。 １・・・・・・半導体基板、２・・・・・・素子分離絶
縁厚膜、３・・・・・・ソースを形成する拡散層、４・
・・・・・ドレインを形成する拡散層、６・・・・・・
セルプレートを形成する導電層、６・・・・・・ソース
に接続された導電層、７・・・・・・キャパシタの誘電
体用絶縁薄膜、８・・・・・・層間絶縁膜、９・・・・
・・ワードラインを形成するゲート電極、１ｏ・・・・
・・ピットラインを形成する導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉ−
手相も１返 ２−Ｊ８’；ｄ’１ｌＱ１ｔｄ！を躾 ３−−−ソー又Ｙ１１？Ｍする七な賢ル囁第１図
４−抑（ンｔ・
Claims (2)
- （１）一導電型の半導体基板の所定の領域に形成された
トレンチと、前記トレンチの内壁及び前記トレンチの周
辺部の前記半導体基板の表面近傍に形成された前記半導
体基板と反対導電型の信号読出し用ＭＯＳトランジスタ
のソース領域と、前記周辺部の一方のソース領域に隣接
した前記半導体基板上に形成された前記ＭＯＳトランジ
スタのゲート絶縁膜と、前記ゲート絶縁膜に隣接した前
記ソース領域と反対側の前記半導体基板表面近傍に形成
された前記半導体基板と反対導電型の前記ＭＯＳトラン
ジスタのドレイン領域と、前記周辺部の他方のソース領
域に隣接して前記半導体基板の表面近傍に形成された素
子分離絶縁厚膜と、前記ソース領域の表面上に形成され
たメモリセルの下部キャパシタの誘電体用絶縁膜と、前
記下部キャパシタの誘電体用絶縁膜上及び前記素子分離
絶縁厚膜上に形成された下部セルプレート用第１導電層
と、前記第１導電層上および其の側壁部上に形成された
メモリセルの上部キャパシタの誘電体用絶縁膜と、前記
メモリセルの上部キャパシタの誘電体用絶縁膜とに形成
され前記ソース領域に電気的に接続された第２導電層と
、前記ゲート絶縁膜上及び層間絶縁膜を介して前記第２
導電層上に設けられたワードライン用第３電極と、前記
第２導電層上と其の側壁部上と前記第３電極と其の側壁
部上に形成された層間絶縁膜と、前記層間絶縁膜上に形
成され前記ドレイン領域と電気的に結合されたビットラ
イン用第４電極層とより構成され、前記下部キャパシタ
と前記上部キャパシタとが竝列接続構成となっている事
を特徴とする半導体記憶装置。 - （２）第２導電層により、トレンチ内部が完全に埋め込
まれ、前記トレンチ上部が平坦化されている特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034689A JPS62190868A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034689A JPS62190868A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190868A true JPS62190868A (ja) | 1987-08-21 |
Family
ID=12421354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034689A Pending JPS62190868A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190868A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165670A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | 半導体装置 |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| DE4042501C2 (de) * | 1989-05-22 | 1994-09-22 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung |
| DE102004022602A1 (de) * | 2004-05-07 | 2005-12-15 | Infineon Technologies Ag | Verfahren zur Herstellung eines Grabenkondensators, Verfahren zur Herstellung einer Speicherzelle, Grabenkondensator und Speicherzelle |
| DE102004043858A1 (de) * | 2004-09-10 | 2006-03-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung |
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-
1986
- 1986-02-18 JP JP61034689A patent/JPS62190868A/ja active Pending
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