JPS60262456A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60262456A JPS60262456A JP59118480A JP11848084A JPS60262456A JP S60262456 A JPS60262456 A JP S60262456A JP 59118480 A JP59118480 A JP 59118480A JP 11848084 A JP11848084 A JP 11848084A JP S60262456 A JPS60262456 A JP S60262456A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２１＼−１
産業上の利用分野
本発明は、半導体集積回路（以下ＬＳＩという）特に高
密度・高集積度のＬＳＩ記憶装置の構造に関するもので
ある。
密度・高集積度のＬＳＩ記憶装置の構造に関するもので
ある。
従来例の構成とその問題点
ＬＳＩは最近ますます高密度化・高性能化される傾向に
あり、特にＭＩＳ型電界効果トランジスタ（以下ＭＩＳ
）ランジスタという）を構成要素とするダイナミックメ
モリ（以下ＤＲＡＭという）においてその傾向が著しい
。
あり、特にＭＩＳ型電界効果トランジスタ（以下ＭＩＳ
）ランジスタという）を構成要素とするダイナミックメ
モリ（以下ＤＲＡＭという）においてその傾向が著しい
。
高密度化されたＤＲＡＭにおける問題点の１っはメモリ
セルからの読み出し信号電圧を確保する方法である。第
１図にＤＲＡＭメモリセル部周辺の回路図を示す。この
回路において増幅直前のメモリセル読み出し信号電圧Ｖ
ｓｉｇは で与えられる（たとえば、日経エレクトロニクス１９８
３年７月１８日号、１７７ページ参照）。
セルからの読み出し信号電圧を確保する方法である。第
１図にＤＲＡＭメモリセル部周辺の回路図を示す。この
回路において増幅直前のメモリセル読み出し信号電圧Ｖ
ｓｉｇは で与えられる（たとえば、日経エレクトロニクス１９８
３年７月１８日号、１７７ページ参照）。
ここで、Ｃ５は蓄積容量素子２の蓄積容量、ＣＤはデー
タ線の寄生容量６、ｖｓは前記蓄積容量素子２に蓄積さ
れる信号電圧、ηは係数（約ｏ、６）である。ＬＳＩを
高密度化すると、蓄積容量素子２も縮小され、蓄積容量
Ｃ３の低下をひきおこす。
タ線の寄生容量６、ｖｓは前記蓄積容量素子２に蓄積さ
れる信号電圧、ηは係数（約ｏ、６）である。ＬＳＩを
高密度化すると、蓄積容量素子２も縮小され、蓄積容量
Ｃ３の低下をひきおこす。
このため、小面積の蓄積容量素子２においても大きな蓄
積容量ａＳ が得られるよう々提案がなされている。
積容量ａＳ が得られるよう々提案がなされている。
第２図に示すのは、シリコン基板１Ｑに溝を堀シ、第１
ゲート酸化膜１１を形成した後、埋め込み多結晶シリコ
ン１２を前記の溝に埋め込んだＤＲＡＭメモリセル部の
断面図である。第２図に示す構造において、蓄積容量Ｃ
８は、埋め込み多結晶シリコン１２およびセルプレート
ｔｉ１３とシリコン基板１０との間に形成されるＭＩＳ
容量およびｐｎ接合容量によ多構成されている。また、
データ線の寄生容量６は、データ線電極１９およびドレ
イン拡散領域１７が、セルプレート電極１３およびシリ
コン基板１ｏに対して持つ電気容量によ多構成されてい
るが、ドレイン拡散領域１７とシリコン基板１ｏとの間
に形成されているｐｎ接合容量によるものが主たるもの
である。
ゲート酸化膜１１を形成した後、埋め込み多結晶シリコ
ン１２を前記の溝に埋め込んだＤＲＡＭメモリセル部の
断面図である。第２図に示す構造において、蓄積容量Ｃ
８は、埋め込み多結晶シリコン１２およびセルプレート
ｔｉ１３とシリコン基板１０との間に形成されるＭＩＳ
容量およびｐｎ接合容量によ多構成されている。また、
データ線の寄生容量６は、データ線電極１９およびドレ
イン拡散領域１７が、セルプレート電極１３およびシリ
コン基板１ｏに対して持つ電気容量によ多構成されてい
るが、ドレイン拡散領域１７とシリコン基板１ｏとの間
に形成されているｐｎ接合容量によるものが主たるもの
である。
前述したように、ＤＲＡＭメモリセルからの読み出し信
号電圧は、蓄積容量ａＳ とデータ線の寄生容量ＣＤに
より決定されるが、従来の方法による蓄積容量の増加の
みでは、データ線の寄生容量ＣＤ が１データ線あたり
のメモリセル数の増加とともに増加し、読み出し信号電
圧の低下を丑ねくため、ＤＲＡＭの大容量化への対応に
は限度がある。
号電圧は、蓄積容量ａＳ とデータ線の寄生容量ＣＤに
より決定されるが、従来の方法による蓄積容量の増加の
みでは、データ線の寄生容量ＣＤ が１データ線あたり
のメモリセル数の増加とともに増加し、読み出し信号電
圧の低下を丑ねくため、ＤＲＡＭの大容量化への対応に
は限度がある。
しかし、本発明の発明者は、データ線の寄生容量５を減
少させるという方法によシ前記のＤＲＡＭメモリセル読
み出し信号電圧を増加する方法を見出し、ＤＲＡＭの高
密度化・大容量化が実現できるということが判明した。
少させるという方法によシ前記のＤＲＡＭメモリセル読
み出し信号電圧を増加する方法を見出し、ＤＲＡＭの高
密度化・大容量化が実現できるということが判明した。
発明の目的
本発明はこのような従来の問題に鑑み、デルタ Ｉ線の
寄生容量を減少させることにより、ＤＲＡＭメモリセル
の読み出し信号電圧を増加させ、高密度化・大容量化に
適したＤＲＡＭを提供すること６／、７ を目的とする。
寄生容量を減少させることにより、ＤＲＡＭメモリセル
の読み出し信号電圧を増加させ、高密度化・大容量化に
適したＤＲＡＭを提供すること６／、７ を目的とする。
発明の構成
本発明は、ＤＲＡＭメモリセルを構成するＭＩＳトラン
ジスタのソースあるいはドレイン拡散領域のうち、少く
とも蓄積容量素子に接続されていない拡散領域の底部に
選択的に絶縁物領域を形成することにより、データ線の
寄生容量の少ないＤＲＡＭを実現可能とするものである
。
ジスタのソースあるいはドレイン拡散領域のうち、少く
とも蓄積容量素子に接続されていない拡散領域の底部に
選択的に絶縁物領域を形成することにより、データ線の
寄生容量の少ないＤＲＡＭを実現可能とするものである
。
実施例の説明
第３図に、本発明の一実施例におけるＤＲＡＭのメモリ
セル部の断面図を示す。々お、説明を容易にするため従
来例と共通の構成要素の番号は第２図のものと同一にし
である。
セル部の断面図を示す。々お、説明を容易にするため従
来例と共通の構成要素の番号は第２図のものと同一にし
である。
第３図に示す本発明の一実施例においては、ＤＲＡＭメ
モリセルを構成するＭＩＳ）ランジスタのソースあるい
はドレイン拡散領域のうち、少々くとも蓄積容量素子に
接続されていない拡散領域、すなわち本実施例を構成す
るドレイン拡散領域１７の底部に絶縁物領域２１を選択
的に形成している。この絶縁物領域２１は、第４図に示
すよ６ベーノ うに、ドレイン空乏層領域２２に接するような深さに形
成することが好ましい。
モリセルを構成するＭＩＳ）ランジスタのソースあるい
はドレイン拡散領域のうち、少々くとも蓄積容量素子に
接続されていない拡散領域、すなわち本実施例を構成す
るドレイン拡散領域１７の底部に絶縁物領域２１を選択
的に形成している。この絶縁物領域２１は、第４図に示
すよ６ベーノ うに、ドレイン空乏層領域２２に接するような深さに形
成することが好ましい。
前記絶縁物領域２１の表面の深さは次のようにして決定
される。すなわち、ドレイン拡散領域１７がある電位Ｖ
Ｄに設定されたときのドレイン空乏層２２の深さをＷ
（ＶＤ）とすると、Ｖ、７５ＫＤＲＡＭの動作の間に変
化する範囲において、Ｗ（ＶＤ）の深さが前記絶縁物領
域２１の表面の深さよりも深いことが必要である。しか
し、前記絶縁物領域２１の表面の深さが上記の条件を満
足している場合においても、前記絶縁物領域２１０表面
の深さが逆に浅すぎると、ドレイン空乏層２２の広がり
が前記絶縁物領域２１によりさえぎられるため、ソース
拡散領域１６に向かって広がり、ＭＩＳ）ランジスタの
特性、たとえばサブスレショールドリーク特性や、ソー
ス・ドレインのパンチスルー耐圧の悪化をもたらすこと
になる。よって前記絶縁物領域２１０表面の深さは、製
造上のばらつきを充分考慮した上で、前記ドレイン空乏
層２２の深さＷ（Ｖ’ａ）がＤＲＡＭの動作範囲で変化
する範囲のうち、いちばん浅い状態よシもやや浅い所に
設定することが適切であり、前記ドレイン空乏層２２が
広がった場合にも、チャネル部への広がりを最小限にと
どめることが可能である。しかし、場合によっては、ド
レイン拡散領域１７に接して絶縁物領域２１を形成して
もよいことは言うまでもない。
される。すなわち、ドレイン拡散領域１７がある電位Ｖ
Ｄに設定されたときのドレイン空乏層２２の深さをＷ
（ＶＤ）とすると、Ｖ、７５ＫＤＲＡＭの動作の間に変
化する範囲において、Ｗ（ＶＤ）の深さが前記絶縁物領
域２１の表面の深さよりも深いことが必要である。しか
し、前記絶縁物領域２１の表面の深さが上記の条件を満
足している場合においても、前記絶縁物領域２１０表面
の深さが逆に浅すぎると、ドレイン空乏層２２の広がり
が前記絶縁物領域２１によりさえぎられるため、ソース
拡散領域１６に向かって広がり、ＭＩＳ）ランジスタの
特性、たとえばサブスレショールドリーク特性や、ソー
ス・ドレインのパンチスルー耐圧の悪化をもたらすこと
になる。よって前記絶縁物領域２１０表面の深さは、製
造上のばらつきを充分考慮した上で、前記ドレイン空乏
層２２の深さＷ（Ｖ’ａ）がＤＲＡＭの動作範囲で変化
する範囲のうち、いちばん浅い状態よシもやや浅い所に
設定することが適切であり、前記ドレイン空乏層２２が
広がった場合にも、チャネル部への広がりを最小限にと
どめることが可能である。しかし、場合によっては、ド
レイン拡散領域１７に接して絶縁物領域２１を形成して
もよいことは言うまでもない。
以上の説明では、ドレイン空乏層２２の広がりが絶縁物
領域２１に接した後は、チャネル部に向かって前記ドレ
イン空乏層が広がるとしたが、前記絶縁物領域２１の内
部においても電位は連続的に変化しているため、第６図
に示すように、ドレイン拡散領域１７と絶縁物領域２１
が近接しており、前記絶縁物領域２１の厚さが十分りす
い場合には第２のドレイン空乏層２６が形成されること
があるのは言うまでもない。
領域２１に接した後は、チャネル部に向かって前記ドレ
イン空乏層が広がるとしたが、前記絶縁物領域２１の内
部においても電位は連続的に変化しているため、第６図
に示すように、ドレイン拡散領域１７と絶縁物領域２１
が近接しており、前記絶縁物領域２１の厚さが十分りす
い場合には第２のドレイン空乏層２６が形成されること
があるのは言うまでもない。
本実施例の製造工程を第６図（ａｌ〜（ｄ）を使用して
説明する。まず、第６図（ａ）に示すように、公知の方
法によりフィールド酸化膜２３および溝を形成し、第１
ゲート酸化膜１１を形成した後、埋め込み多結晶シリコ
ン１２およびメモリセル部拡散領域２ｏを形成する。次
に、第１の層間絶縁膜１４を形成し、ワード線電極１６
を形成する。
説明する。まず、第６図（ａ）に示すように、公知の方
法によりフィールド酸化膜２３および溝を形成し、第１
ゲート酸化膜１１を形成した後、埋め込み多結晶シリコ
ン１２およびメモリセル部拡散領域２ｏを形成する。次
に、第１の層間絶縁膜１４を形成し、ワード線電極１６
を形成する。
次に、第６図（ｂ）に示すように、メモリセルを構成す
るＭＩＳ）ランジスタのソースおよびドレイン拡散領域
のうち、蓄積容量素子に接続されていない拡散領域の底
部にのみ絶縁物領域２１を形成するために、フォトレジ
スト２４で前記部分に相当する領域のみを開口したパタ
ーンを形成し、酸素イオンを５ｏＫＶの加速電圧で１×
１０１８イオン／ｃｊのドーズ量だけ注入する。これに
より、絶縁物領域２１が形成される。前記酸素イオンビ
ームの加速電圧は、前述したように絶縁物領域２１の表
面の深さを所望のものとするため必要に応じて変化させ
ることが望ましい。また、図には示してい々いか細くし
ぼった酸素イオンビームを使用し、前記フォトレジスト
２４を使用せずに上記と同様の構造を得てもよい。
るＭＩＳ）ランジスタのソースおよびドレイン拡散領域
のうち、蓄積容量素子に接続されていない拡散領域の底
部にのみ絶縁物領域２１を形成するために、フォトレジ
スト２４で前記部分に相当する領域のみを開口したパタ
ーンを形成し、酸素イオンを５ｏＫＶの加速電圧で１×
１０１８イオン／ｃｊのドーズ量だけ注入する。これに
より、絶縁物領域２１が形成される。前記酸素イオンビ
ームの加速電圧は、前述したように絶縁物領域２１の表
面の深さを所望のものとするため必要に応じて変化させ
ることが望ましい。また、図には示してい々いか細くし
ぼった酸素イオンビームを使用し、前記フォトレジスト
２４を使用せずに上記と同様の構造を得てもよい。
次に、第６図（ｃ）に示すように、ソース拡散領域１６
とドレイン拡散領域１了をイオン注入により形成する。
とドレイン拡散領域１了をイオン注入により形成する。
その後、第２の層間絶縁膜２５を形成し、データａ１９
などの配線を形成し、第６図（ｄｌの構造が得られる。
などの配線を形成し、第６図（ｄｌの構造が得られる。
以上の本実施例によれば、ＤＲＡＭメモリセルを構成す
るＭＩＳ）ランジスタのドレイン接合容量の低減化が実
現でき、データ線の寄生容量を低減することによるメモ
リセル読み出し信号電圧の増大を実現することができる
。
るＭＩＳ）ランジスタのドレイン接合容量の低減化が実
現でき、データ線の寄生容量を低減することによるメモ
リセル読み出し信号電圧の増大を実現することができる
。
々お、本実施例においては、絶縁物領域２１の形成に酸
素イオンビームを使用したが、窒素イオンビームを使用
してもさしつかえ々い。
素イオンビームを使用したが、窒素イオンビームを使用
してもさしつかえ々い。
また、第６図（ｄｌにおいて、ドレイン拡散領域１７に
対してデータ線電極１９のコンタクトを形成した場合、
両者の境界部にスパイクが生じ、コンタクトが不良とな
ることがあるが、絶縁物領域２１が形成されており、ド
レイン拡散領域の空乏層２２（第４図）に接しているた
め、ドレイン拡散領域１７のｐｎ接合のリークが生じる
という不良を防止することができる。
対してデータ線電極１９のコンタクトを形成した場合、
両者の境界部にスパイクが生じ、コンタクトが不良とな
ることがあるが、絶縁物領域２１が形成されており、ド
レイン拡散領域の空乏層２２（第４図）に接しているた
め、ドレイン拡散領域１７のｐｎ接合のリークが生じる
という不良を防止することができる。
発明の効果
以上のように、本発明はＤＲＡＭメモリセルを１ｏ 、
構成するＭＩＳ）ランジスタのソースおよびドレイン拡
散領域のうち少くとも蓄積容量素子に接続されていない
拡散領域の底部に選択的に絶縁物領域を形成することに
より、データ線の寄生容量の低減化を行ない、その結果
、メモリセル読み出し信号電圧の増大を実現できるとい
う優れたＤＲＡＭを実現できるものである。同時に、前
記拡散領域に対するデータ線のコンタクトを安定に形成
することを可能とするものである。
散領域のうち少くとも蓄積容量素子に接続されていない
拡散領域の底部に選択的に絶縁物領域を形成することに
より、データ線の寄生容量の低減化を行ない、その結果
、メモリセル読み出し信号電圧の増大を実現できるとい
う優れたＤＲＡＭを実現できるものである。同時に、前
記拡散領域に対するデータ線のコンタクトを安定に形成
することを可能とするものである。
第１図はＤＲＡＭのメモリセル部の回路図、第２図は従
来の方法によるＤＲＡＭのメモリセル部の断面図、第３
図は本発明の一実施例におけるＤＲＡＭのメモリセル部
の断面図、第４図および第５図は本発明の一実施例にお
けるＭＩＳ）ランジスタ部分の断面図、第６図ｆａ）〜
（ｄ）は本発明の一実施例におけるＤＲＡＭのメモリセ
ルの製造工程断面図である。 １・・・・・スイッチングＭＩＳ）ランジスタ、２・・
・・・・蓄積容量素子、３・・・・・・データ線、４・
・・・・・ワード線、５・・・データ線の寄生容量、１
０・−・・・シリコン基板、１１・・・・・第１ゲート
酸化膜、１２・・・・・埋め込み多結晶シリコン、１３
・・・・セルプレート電極、１４・・・・第１の層間絶
縁膜、１６・・・・・・ワード線電極、１６・・・・ソ
ース拡散領域、１７・・・・・ドレイン拡散領域、１８
・・・・・第２ゲート酸化膜、１９・・・・・・データ
線電極、２０・・・・・・メモリセル部拡散領域、２１
・・・・・・絶縁物領域、２２・・、・・・ドレイン空
乏層領域、２３・・・・・フィールド酸化膜、２４・、
・・・フォトレジスト、２５・・・・・第２の層間絶縁
膜、２６・・・・・第２のドレイン空乏層〇 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｓ 〜 〜 史 θ Ｃ（＼ ａ ｅ 憾 − η θ へ１ ゝ 口 塚 Ｑ （ｒ）（ 〜 ＼
来の方法によるＤＲＡＭのメモリセル部の断面図、第３
図は本発明の一実施例におけるＤＲＡＭのメモリセル部
の断面図、第４図および第５図は本発明の一実施例にお
けるＭＩＳ）ランジスタ部分の断面図、第６図ｆａ）〜
（ｄ）は本発明の一実施例におけるＤＲＡＭのメモリセ
ルの製造工程断面図である。 １・・・・・スイッチングＭＩＳ）ランジスタ、２・・
・・・・蓄積容量素子、３・・・・・・データ線、４・
・・・・・ワード線、５・・・データ線の寄生容量、１
０・−・・・シリコン基板、１１・・・・・第１ゲート
酸化膜、１２・・・・・埋め込み多結晶シリコン、１３
・・・・セルプレート電極、１４・・・・第１の層間絶
縁膜、１６・・・・・・ワード線電極、１６・・・・ソ
ース拡散領域、１７・・・・・ドレイン拡散領域、１８
・・・・・第２ゲート酸化膜、１９・・・・・・データ
線電極、２０・・・・・・メモリセル部拡散領域、２１
・・・・・・絶縁物領域、２２・・、・・・ドレイン空
乏層領域、２３・・・・・フィールド酸化膜、２４・、
・・・フォトレジスト、２５・・・・・第２の層間絶縁
膜、２６・・・・・第２のドレイン空乏層〇 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｓ 〜 〜 史 θ Ｃ（＼ ａ ｅ 憾 − η θ へ１ ゝ 口 塚 Ｑ （ｒ）（ 〜 ＼
Claims (1)
- 【特許請求の範囲】 （１１ＭＩｓ型電界効果トランジスタと蓄積容量素子を
含み、前記ＭＩＳ型電界効果トランジスタのソースおよ
びドレイン拡散領域のうち、少くとも前記蓄積容量素子
に接続されていない拡散領域の底部に選択的に絶縁物領
域が形成されていることを特徴とする半導体記憶装置。 （２）ＭＩＳ型電界効果トランジスタおよび蓄積容量素
子がシリコン基板上に形成され、絶縁物領域が二酸化珪
素あるいは窒化珪素から成ることを特徴とする特許請求
の範囲第１項に記載の半導体記憶装置。 （３）絶縁物領域の厚さが、近傍に形成されているソー
スあるいはドレイン拡散領域が持つビルトイン空乏層の
厚さよりも厚いことを特徴とする特許請求の範囲第１項
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118480A JPS60262456A (ja) | 1984-06-08 | 1984-06-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118480A JPS60262456A (ja) | 1984-06-08 | 1984-06-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262456A true JPS60262456A (ja) | 1985-12-25 |
Family
ID=14737715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118480A Pending JPS60262456A (ja) | 1984-06-08 | 1984-06-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
-
1984
- 1984-06-08 JP JP59118480A patent/JPS60262456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
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