JPH04282865A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPH04282865A
JPH04282865A JP3044787A JP4478791A JPH04282865A JP H04282865 A JPH04282865 A JP H04282865A JP 3044787 A JP3044787 A JP 3044787A JP 4478791 A JP4478791 A JP 4478791A JP H04282865 A JPH04282865 A JP H04282865A
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forming
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義朗 中田
Naoto Matsuo
直人 松尾
Toshiki Yabu
俊樹 薮
Susumu Matsumoto
晋 松本
Shozo Okada
岡田　昌三
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタとそ
の製造方法、及び容量セルの読み書き用スイッチングト
ランジスタとする半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は記憶容量が３年
で４倍と集積度を増し、それに伴いセルの微細化も図ら
れている。しかしながらＤＲＡＭ（Ｄｙｎａｍｉｃ　　
Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）のメ
モリセルの構成は、４ｋｂｉｔで１トランジスタ・１キ
ャパシタタイプが採用されて以来６４Ｍｂｉｔに至る８
世代にわたって使われ続けている。この間キャパシタに
ついてはプレーナ型、トレンチ型、スタック型と、また
絶縁膜についても酸化珪素膜からＯＮＯ膜へと変わって
きたが、スイッチングトランジスタについては単結晶基
板内に設けられた不純物拡散層をチャンネルとするＭＯ
ＳＦＥＴを単に微細化することにより対応してきた。
【０００３】以下図面を参照しながら、上記した従来の
半導体記憶装置の一例について説明する。図５は従来の
スタックトキャパシタ型ＤＲＡＭのメモリーセルアレー
の要部断面図を示すものである。
【０００４】図５において、容量素子は電荷蓄積電極（
ストレージノード）３１ａ、３１ｂと固定電位印加電極
（セルプレート）３２と、これらの電極３１ａ、３１ｂ
、３２に挟まれた容量絶縁膜３３より構成され、電荷は
この容量素子に蓄えられる。また３４はスイッチ用ＭＯ
ＳＦＥＴであり、Ｓｉ基板８０の表面に形成された不純
物拡散領域３７、スイッチング用ＭＯＳＦＥＴ３４のゲ
ート電極となるワード線３５より構成される。また３６
はビット線である。
【０００５】以上のように構成された半導体装置におい
て、スイッチング用ＭＯＳＦＥＴ３４のゲート電極３５
に印加された電圧により、スイッチ用ＭＯＳＦＥＴ３４
がオンし、ストレージノード電極３１ａ、３１ｂに蓄積
された電荷が不純物拡散層３７とチャンネル領域を介し
てビット線３６に流れ、情報の書き込み、読みだしを可
能にする（例えば、Ｔ．Ｅｍａ　ｅｔ．ａｌ．：”３−
Ｄｉｍｅｎｓｉｏｎａｌ　Ｓｔａｃｋｅｄ　Ｃａｐａｃ
ｉｔｏｒ　Ｃｅｌｌ　ｆｏｒ　１６Ｍ　ａｎｄ　６４Ｍ
　ＤＲＡＭｓ”　アイイーテ゛ーエム　タ゛イシ゛ェス
ト　オフ゛　テクニカル　ヘ゜ーハ゜ース゛（ＩＥＤＭ
　Ｄｉｇ．　ｏｆＴｅｃｈ．Ｐａｐｅｒｓ）（１９８８
）ｐ．５９２参照）。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ストレージ電極が基板内の不純物拡散層
３７に接続され、さらに基板電位はトランジスタのパル
ス動作により不安定になることを考慮し通常−２〜−３
Ｖにバックバイアスされている。この為接合リークが増
大しセルキャパシタの全リークの内、接合リークの占め
る割合が支配的となりこれにより保持特性が決まる。ま
た基板に注入されたアルファー線により電離した小数キ
ャリアがストレージ電極に収集されることによりキャパ
シター電荷の放電が起こり、ソフトエラーが生ずるなど
の問題点を有していた。
【０００７】また、集積化の面からは１セル当り、１本
のワード線と１／２本のビット線および、１個のストレ
ージ電極コンタクトと１／２個のビット線コンタクトが
必要であり、更にこれらにプロセスマージンを加えるこ
とによりセルの最小寸法が決まる。この為より微細化を
進めるためには、これらの数をより減らす必要がある。 さらに、セルの微細化を進める上でスイチング用ＭＯＳ
ＦＥＴのゲート長つまりワード線幅の微細化も必要であ
るが、この寸法は微細加工技術だけで決まるものではな
くチャンネルのリーク電流やホットキャリアなどの特性
劣化等の問題を考慮してきめられる。
【０００８】本発明は上記問題点に鑑み、スイッチング
トランジスタとしてストレージノードコンタクト内に設
けられた縦型のＴＦＴを用いることによって、基板との
接合を持たないため接合リークがなくこの為保持特性の
良い、基板内でアルファー線などにより電離して発生す
る少数キャリアによる容量電荷の放電の起こらないソフ
トエラーフリーの半導体記憶装置を提供することを目的
とする。
【０００９】また本発明は、スイッチングトランジスタ
としてストレージノードコンタクト内に設けられた縦型
のＴＦＴを用いることによって、１セル当りコンタクト
の数を１／２個減らし、ゲート長の寸法が平面的な微細
化に影響しない、微細化に向いた半導体記憶装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タは、スルーホールの外壁部の一部に形成された配線層
と、前記スルーホールの内壁部の一部に設けられた絶縁
膜層と、前記スルーホールの内部に形成され、前記絶縁
膜層と接する半導体層からなり、前記配線層をゲート電
極、前記絶縁膜層をゲート絶縁膜、前記半導体層をチャ
ンネルとすることを特徴とする。
【００１１】また本発明の薄膜トランジスタの製造方法
は、第１絶縁膜層上に第１配線層を形成する工程と、こ
の第１配線層の上部に第２絶縁膜層を形成する工程と、
この第２絶縁膜層及び前記第１配線層の一部を貫く開口
部を形成する工程と、この開口部の内壁部の一部に第３
絶縁膜層を形成する工程と、前記開口部の内部に第３絶
縁膜層に接する半導体層を被着する工程とを備えたもの
である。
【００１２】本発明の半導体記憶装置は、薄膜トランジ
スタを電荷蓄積容量の読みだし書き込みスイッチング素
子として備えたことを特徴とする。さらに詳しく言うと
、本発明の半導体記憶装置は、スルーホールの外壁部の
一部に形成されたワードラインとなる第１配線層と、前
記スルーホールの内壁部の一部に設けられた絶縁膜層と
、前記スルーホールの内部に形成され、前記絶縁膜層と
接するストレージ電極と、このストレージ電極と接続さ
れたビットラインとなる第２配線層と備えたものである
。
【００１３】
【作用】本発明の薄膜トランジスタは、上記した構成に
よりスルーホールの外壁部の一部に形成された配線層に
電圧を印加することにより、前記スルーホール内壁部の
一部に設けられた絶縁膜層を介して形成された半導体層
のキャリア密度をコントロールすることにより、半導体
層の導通を制御する。この為、チャネル長は配線層の厚
みで決まるため平面方向の微細化に影響されない。また
、チャネル幅はスルーホールの内周により決められるた
め、基板表面に形成されたトランジスタに比べチャネル
幅を一方向に広げることによるスルーホールの平面的な
広がりは、１／２に抑えることができる。この為、微細
化に向いた薄膜トランジスタを実現することが可能とな
る。
【００１４】また、本発明の薄膜トランジスタの製造方
法は、上記した方法によりスルーホールの内壁に第３絶
縁膜層及びこれに接する半導体層を被着することにより
縦型の薄膜トランジスタを形成することが可能となる本
発明の半導体記憶装置は上記した構成によって、バック
バイアスされた基板に設けられた不純物拡散層を介する
ことなく、情報記憶用キャパシタをスルーホール内に縦
型に形成されたスイッチ用ＴＦＴにより直接ビットライ
ンに接続することにより、基板と接合を持たないため接
合リークを考える必要がなく、さらにアルファー線によ
り基板内で発生する電荷による放電に起因したソフトエ
ラーのない半導体記憶装置を実現することが可能となる
。また同時にノードコンタクト内に縦型にＴＦＴを設け
るため、ゲート長に当たるワード線の膜厚は微細化とは
直接関係なく決められるため、微細化に向いた半導体記
憶装置を実現することが可能となる。
【００１５】
【実施例】（実施例１）以下本発明の一実施例の半導体
記憶装置について、図面を参照しながら説明する。図１
，図２は、それぞれスタックトキャパシタ型ＤＲＡＭの
メモリセルアレー部の要部断面図、要部平面図を示すも
のである。図１の要部断面図は、図２の要部平面図にお
いてＩ−Ｉ’部で切断したときの断面を示している。
【００１６】図１において、１はストレージ電極で導電
膜１ａ、１ｂが導電型の側壁１ｃにより接続されている
。２はセルプレート電極、３は容量絶縁膜でストレージ
電極１とセルプレート電極２に挟まれ容量素子を構成す
る。４はスイッチング用ＴＦＴであり、１０のコンタク
トホール内に形成され、５のワード線、９のサイドウォ
ール絶縁膜、及びストレージ電極１ａにより構成されそ
れぞれゲート電極、ゲート絶縁膜、チャネル部として働
く。６はビット線で、スイッチング用ＴＦＴを介し容量
素子に接続されている。７はＬＯＣＯＳ酸化膜、８はＳ
ｉ基板でＬＯＣＯＳ酸化膜７によりメモリセルアレーと
電気的に分離されている。１１はシリコン窒化膜で容量
素子部を形成する際にエッチングが１２、１３のシリコ
ン酸化膜層より下の層に及ばないようエッチング時のス
トッパーとして働く。
【００１７】まず導電膜１ａ及び１ｂは導電型の側壁１
ｃにより接続されており、導電膜１ａはコンタクトホー
ル１０を通じワード線５の中心部を貫くかたちでビット
線６と接続されており、コンタクトホール１０内でワー
ド線５をゲートとするＴＦＴ４を構成している。ストレ
ージノード電極１は、小面積で高容量を得る為に容量絶
縁膜３としてＯＮＯ（酸化珪素膜−窒化珪素膜−酸化珪
素膜）の多層膜を用い、この容量絶縁膜３を介してプレ
ート電極２が設けられている。
【００１８】以上のように構成された半導体記憶装置に
おける動作を図６を用いて説明する。図６（ａ）は図１
におけるＦＥＴ部４を抜きだした図である。ＦＥＴのチ
ャネル部となるストレージノード１ａは、ｎ型の半導体
層で形成されている。その等価回路を同図（ｂ）に示す
。Ｖｄ，Ｖｇ，Ｖｓはそれぞれドレイン、ゲート、ソー
ス電圧を示す。ドレインに一定電圧が印加された状態で
ゲートに負の電圧を印加していくとＦＥＴのチャンネル
部は徐々に空乏化されてゆき、それと共にドレイン電流
Ｉｄも徐々に減少すし、やがてチャネル部が完全に空乏
化した時点でドレイン電流Ｉｄも０となる。この特性を
示したのが同図（ｃ）である。
【００１９】このスイッチング用ＴＦＴ４をオン・オフ
することにより、ストレージノード１とビット線６との
間で電荷の蓄積・放電を行い情報の読みだし、書き込み
を行う。
【００２０】また、ワード線５とストレージノード１と
の両方に半導体層を用いて、一方をｐ型、他方をｎ型と
言うように多数キャリアの異なる半導体層を用い、スト
レージノード１側を低濃度とすることにより、ワード線
を無バイアス時にｏｆｆする（ノーマルオフ）ＴＦＴを
形成することが出来る。
【００２１】さらに、ビット線６とのコンタクト穴１０
とストレージノード１とのコンタクト穴１０が共用でき
るだけでなく、メモリセルとしてＳｉ基板８を用いない
ことでメモリセルをコントロールするための周辺論理回
路をメモリセルの下に構成することが可能となり、一層
の集積化を図ることも可能となる。
【００２２】以上のように本実施例によれば、ワード線
５を貫きビット線６に到達するように形成されたスルー
ホール１０内に、ストレージノード１と一括同時形成さ
れたＴＦＴ４を設けることにより、基板と接する接合を
持たないトランジスタをスイッチング素子として用いる
ことにより、従来のセル容量の保持特性を決定していた
基板漏れ電流を生じない。また基板にｐｎ接合を有さな
いためアルファー線によるソフトエラーの生じにくい半
導体記憶装置を実現することができる。またノードコン
タクト内に縦型にＴＦＴ４を設けるため、ゲート長に当
たるワード線の膜厚は微細化とは直接関係なく決められ
るため、微細化に向いた半導体記憶装置を実現すること
が可能となる。
【００２３】次に、本発明の製造方法を第１の実施例で
述べた半導体メモリ装置について図３に示した工程断面
図を用いて説明する。
【００２４】まず図３ａでは、周知の方法でｐ型シリコ
ン基板８に、素子分離領域７及びメモリセルをコントロ
ールするための周辺回路用ＭＯＳＦＥＴ（不図示）を形
成する。その後、ＷＳｉ（Ｗ：Ｓｉを１：２．７とする
タングステンシリサイド）を２５０ｎｍ堆積し、レジス
トを堆積後周知のホトリソグラフィ工程によりビット線
６になる配線を形成する。次に、層間絶縁膜としてシリ
コン酸化膜１３を２５０ｎｍ堆積した後、ワード線５と
するためのポリシリコン層を７００ｎｍ堆積し、周知の
リソグラフィ方法により所定の形状に加工し、この上に
シリコン酸化膜１２及びシリコン窒化膜１１をそれぞれ
３００ｎｍ及び５０ｎｍ堆積する。
【００２５】次に図３ｂでは、ワード線５とビット線６
が交差する点にホト工程によりパターンニングされたレ
ジストをマスクにシリコン窒化膜１１、シリコン酸化膜
１２、ポリシリコン膜５、シリコン酸化膜１３の順にワ
ード線５を貫きビット線６に到達するようにコンタクト
穴１０を異方性エッチングにより形成する。コンタクト
穴１０を形成するために用いたレジストを除去した後、
ＴＦＴのゲート絶縁膜９を形成するためＨＴＯ（高温で
堆積されるシリコン酸化膜）を５０ｎｍ膜厚で堆積する
。
【００２６】続いて図３ｃでは、このＨＴＯ膜をその膜
厚分だけ異方性エッチングを行い、コンタクト穴１０の
側壁にのみにＨＴＯを残渣させることによりゲート絶縁
膜９を形成する。次にストレージノード電極として用い
るｎ型のドープトポリシリコン層（シリコンを堆積しな
がら同時にＰ等の不純物をドーピングする方法により）
を１００ｎｍ堆積する。この時コンタクト穴１０の側壁
に堆積するポリシリコンは約５０ｎｍとなるよう堆積条
件を設定する。このストレージノードは高容量を得るた
めに多層にしてもよく、その場合は同図に示すようにＮ
ＳＧ膜などの絶縁膜層１４を介し再びドープトポリシリ
コン層１ｂを堆積する。
【００２７】この後図３ｄでは、このポリシリコン層を
必要な形状にエッチングしてストレージノード電極１を
形成するが、ストレージノード部を多層化した場合はポ
リシリコンサイドウォール１ｃにより各ストレージノー
ドを接続する。このときストレージノード形状としては
、従来例の図５で示したようなコンタクト穴の底で２層
目以降がつながるような形状ではなく本実施例に示した
ようなコンタクト穴の外で接続されるタイプが望ましい
。これは、２層目以降のストレージノード１ｂがスルー
ホール内で一層目のストレージノード１ａあるいは、ビ
ット線６につながった場合、ワード線４で２層目以降の
ストレージノードのスイッチングを行うことが困難とな
るためである。この後、セルノードを多層化した場合は
サイドウォールの一部を除去し、層間膜としてつけたＮ
ＳＧ膜等を除去、容量絶縁膜３、セルプレート電極２、
配線層等を周知の方法で形成し、図１に示した半導体記
憶装置ができる。
【００２８】以上のように、本実施例によればコンタク
ト穴１０の中に縦型のＴＦＴ４を形成することができ、
またゲート絶縁膜９をＨＴＯ膜の異方性エッチングによ
り形成されるコンタクト穴内壁の残渣を利用するため、
コンタクト穴の底部すなわちビット線とのコンタクト部
を埋めることなく側壁のみに絶縁膜層を形成することが
できる。
【００２９】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。図４は本発明の
第２の実施例における半導体記憶装置のメモリセルアレ
ー部の要部断面図を示すものである。本実施例では半導
体記憶装置としては、スタックトトレンチキャパシタ型
ＤＲＡＭを用いている。同図において、１０’はスタッ
クトトレンチキャパシタ用穴で、他の構成は図１の構成
と同様である。本実施例が実施例１と異なる点は、スト
レージノード電極１をトレンチ１０’内に設けた点であ
る。
【００３０】まずＬＯＣＯＳ酸化膜７上に形成されたワ
ード線５の中心部を貫くかたちでスタックトトレンチキ
ャパシタ用穴１０’が設けられており、このスタックト
トレンチキャパシタ用穴１０’の側面及び底部は、シリ
コン酸化膜１２を介してビット線６と同時形成されたス
トレージノード電極１、容量絶縁膜３、セルプレート２
で覆われている。スタックトトレンチキャパシタ用穴１
０’はワード線を貫く部分でＴＦＴ４を構成している。 ここで、１５はシリコン酸化膜を示す。
【００３１】以上のように構成された半導体記憶装置に
おいて、このスイッチング用ＴＦＴ４をオン・オフする
ことによりストレージノード１とビット線６との間で電
荷の蓄積・放電を行い情報の読みだし、書き込みを行う
。
【００３２】以上のように本実施例によれば、ワード線
５を貫き基板８に到達するように形成されたスタックト
トレンチキャパシタ用穴１０’内にビット線形成時にス
トレージノード１と一括同時形成されたＴＦＴ４を設け
ることにより、従来のセル容量の保持特性を決定してい
た基板漏れ電流を生じない、また基板にｐｎ接合を有さ
ないためアルファー線によるソフトエラーの生じにくい
、半導体記憶装置を実現することができる。
【００３３】
【発明の効果】以上のように本発明は、容量セルの読み
書き用スイッチングトランジスタとしてスルーホール内
に形成された縦型の薄膜トランジスタを用いることによ
り、メモリセルの高集積化及び接合漏れ電流の低減をす
ることができる。また、ビット線とのコンタクト穴とス
トレージノードとのコンタクト穴が共用できることによ
り高集積化する事も可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体記憶装置
の要部断面図である。
【図２】本発明の第１の実施例における半導体記憶装置
の要部平面図である。
【図３】本発明の第１の実施例における半導体記憶装置
の製造方法を示す工程断面図である。
【図４】本発明の第２の実施例における半導体記憶装置
の要部断面図である。
【図５】従来の半導体記憶装置の要部断面図である。
【図６】本発明の薄膜トランジスタの動作を説明した図
である。
【符号の説明】
１　　電荷蓄積電極（ストレージノード電極）２　　固
定電位印加電極（セルプレート電極）３　　容量絶縁膜 ４　　スイッチ用ＴＦＴ ５　　ワード線 ６　　ビット線 ９　　側壁酸化膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　スルーホールの外壁部の一部に形成さ
    れた配線層と、前記スルーホールの内壁部の一部に設け
    られた絶縁膜層と、前記スルーホールの内部に形成され
    、前記絶縁膜層と接する半導体層からなり、前記配線層
    をゲート電極、前記絶縁膜層をゲート絶縁膜、前記半導
    体層をチャンネルとすることを特徴とする薄膜トランジ
    スタ。
  2. 【請求項２】　　第１絶縁膜層上に第１配線層を形成す
    る工程と、この第１配線層の上部に第２絶縁膜層を形成
    する工程と、この第２絶縁膜層及び前記第１配線層の一
    部を貫く開口部を形成する工程と、この開口部の内壁部
    の一部に第３絶縁膜層を形成する工程と、前記開口部の
    内部に第３絶縁膜層に接する半導体層を被着する工程と
    を備えた薄膜トランジスタの製造方法。
  3. 【請求項３】　　薄膜トランジスタを電荷蓄積容量の読
    みだし書き込みスイッチング素子として備えたことを特
    徴とする半導体記憶装置。
  4. 【請求項４】　　スルーホールの外壁部の一部に形成さ
    れたワードラインとなる第１配線層と、前記スルーホー
    ルの内壁部の一部に設けられた絶縁膜層と、前記スルー
    ホールの内部に形成され、前記絶縁膜層と接するストレ
    ージ電極と、このストレージ電極と接続されたビットラ
    インとなる第２配線層と備えた半導体記憶装置。
  5. 【請求項５】　　請求項４記載のビットラインとなる第
    ２配線層をワードラインとなる第１配線層の上部に設け
    ることを特徴とする半導体記憶装置。
  6. 【請求項６】　　請求項４記載のワードラインとなる第
    １配線層をストレージ電極と多数キャリアの型が異なる
    半導体配線層としたことを特徴とする半導体記憶装置。
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