JP3158462B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H—ELECTRICITY
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタとそ
の製造方法、及び容量セルの読み書き用スイッチングト
ランジスタとする半導体記憶装置に関する。
の製造方法、及び容量セルの読み書き用スイッチングト
ランジスタとする半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は記憶容量が３年
で４倍と集積度を増し、それに伴いセルの微細化も図ら
れている。しかしながらＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセ
ルの構成は、４ｋｂｉｔで１トランジスタ・１キャパシ
タタイプが採用されて以来６４Ｍｂｉｔに至る８世代に
わたって使われ続けている。この間キャパシタについて
はプレーナ型、トレンチ型、スタック型と、また絶縁膜
についても酸化珪素膜からＯＮＯ膜へと変わってきた
が、スイッチングトランジスタについては単結晶基板内
に設けられた不純物拡散層をチャンネルとするＭＯＳＦ
ＥＴを単に微細化することにより対応してきた。
で４倍と集積度を増し、それに伴いセルの微細化も図ら
れている。しかしながらＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセ
ルの構成は、４ｋｂｉｔで１トランジスタ・１キャパシ
タタイプが採用されて以来６４Ｍｂｉｔに至る８世代に
わたって使われ続けている。この間キャパシタについて
はプレーナ型、トレンチ型、スタック型と、また絶縁膜
についても酸化珪素膜からＯＮＯ膜へと変わってきた
が、スイッチングトランジスタについては単結晶基板内
に設けられた不純物拡散層をチャンネルとするＭＯＳＦ
ＥＴを単に微細化することにより対応してきた。
【０００３】以下図面を参照しながら、上記した従来の
半導体記憶装置の一例について説明する。図５は従来の
スタックトキャパシタ型ＤＲＡＭのメモリーセルアレー
の要部断面図を示すものである。
半導体記憶装置の一例について説明する。図５は従来の
スタックトキャパシタ型ＤＲＡＭのメモリーセルアレー
の要部断面図を示すものである。
【０００４】図５において、容量素子は電荷蓄積電極
（ストレージノード）３１ａ、３１ｂと固定電位印加電
極（セルプレート）３２と、これらの電極３１ａ、３１
ｂ、３２に挟まれた容量絶縁膜３３より構成され、電荷
はこの容量素子に蓄えられる。また３４はスイッチ用Ｍ
ＯＳＦＥＴであり、Ｓｉ基板８０の表面に形成された不
純物拡散領域３７、スイッチング用ＭＯＳＦＥＴ３４の
ゲート電極となるワード線３５より構成される。また３
６はビット線である。
（ストレージノード）３１ａ、３１ｂと固定電位印加電
極（セルプレート）３２と、これらの電極３１ａ、３１
ｂ、３２に挟まれた容量絶縁膜３３より構成され、電荷
はこの容量素子に蓄えられる。また３４はスイッチ用Ｍ
ＯＳＦＥＴであり、Ｓｉ基板８０の表面に形成された不
純物拡散領域３７、スイッチング用ＭＯＳＦＥＴ３４の
ゲート電極となるワード線３５より構成される。また３
６はビット線である。
【０００５】以上のように構成された半導体装置におい
て、スイッチング用ＭＯＳＦＥＴ３４のゲート電極３５
に印加された電圧により、スイッチ用ＭＯＳＦＥＴ３４
がオンし、ストレージノード電極３１ａ、３１ｂに蓄積
された電荷が不純物拡散層３７とチャンネル領域を介し
てビット線３６に流れ、情報の書き込み、読みだしを可
能にする（例えば、T.Ema et.al.:"3-Dimensional Stac
ked Capacitor Cell for 16M and 64M DRAMs" アイイーテ゛ーエ
ム タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース゛(IEDM Dig. ofTech.Pap
ers)(1988)p.592参照）。
て、スイッチング用ＭＯＳＦＥＴ３４のゲート電極３５
に印加された電圧により、スイッチ用ＭＯＳＦＥＴ３４
がオンし、ストレージノード電極３１ａ、３１ｂに蓄積
された電荷が不純物拡散層３７とチャンネル領域を介し
てビット線３６に流れ、情報の書き込み、読みだしを可
能にする（例えば、T.Ema et.al.:"3-Dimensional Stac
ked Capacitor Cell for 16M and 64M DRAMs" アイイーテ゛ーエ
ム タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース゛(IEDM Dig. ofTech.Pap
ers)(1988)p.592参照）。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ストレージ電極が基板内の不純物拡散層
３７に接続され、さらに基板電位はトランジスタのパル
ス動作により不安定になることを考慮し通常−２〜−３
Ｖにバックバイアスされている。この為接合リークが増
大しセルキャパシタの全リークの内、接合リークの占め
る割合が支配的となりこれにより保持特性が決まる。ま
た基板に注入されたアルファー線により電離した小数キ
ャリアがストレージ電極に収集されることによりキャパ
シター電荷の放電が起こり、ソフトエラーが生ずるなど
の問題点を有していた。
うな構成では、ストレージ電極が基板内の不純物拡散層
３７に接続され、さらに基板電位はトランジスタのパル
ス動作により不安定になることを考慮し通常−２〜−３
Ｖにバックバイアスされている。この為接合リークが増
大しセルキャパシタの全リークの内、接合リークの占め
る割合が支配的となりこれにより保持特性が決まる。ま
た基板に注入されたアルファー線により電離した小数キ
ャリアがストレージ電極に収集されることによりキャパ
シター電荷の放電が起こり、ソフトエラーが生ずるなど
の問題点を有していた。
【０００７】また、集積化の面からは１セル当り、１本
のワード線と１／２本のビット線および、１個のストレ
ージ電極コンタクトと１／２個のビット線コンタクトが
必要であり、更にこれらにプロセスマージンを加えるこ
とによりセルの最小寸法が決まる。この為より微細化を
進めるためには、これらの数をより減らす必要がある。
さらに、セルの微細化を進める上でスイチング用ＭＯＳ
ＦＥＴのゲート長つまりワード線幅の微細化も必要であ
るが、この寸法は微細加工技術だけで決まるものではな
くチャンネルのリーク電流やホットキャリアなどの特性
劣化等の問題を考慮してきめられる。
のワード線と１／２本のビット線および、１個のストレ
ージ電極コンタクトと１／２個のビット線コンタクトが
必要であり、更にこれらにプロセスマージンを加えるこ
とによりセルの最小寸法が決まる。この為より微細化を
進めるためには、これらの数をより減らす必要がある。
さらに、セルの微細化を進める上でスイチング用ＭＯＳ
ＦＥＴのゲート長つまりワード線幅の微細化も必要であ
るが、この寸法は微細加工技術だけで決まるものではな
くチャンネルのリーク電流やホットキャリアなどの特性
劣化等の問題を考慮してきめられる。
【０００８】本発明は上記問題点に鑑み、スイッチング
トランジスタとしてストレージノードコンタクト内に設
けられた縦型のＴＦＴを用いることによって、基板との
接合を持たないため接合リークがなくこの為保持特性の
良い、基板内でアルファー線などにより電離して発生す
る少数キャリアによる容量電荷の放電の起こらないソフ
トエラーフリーの半導体記憶装置を提供することを目的
とする。
トランジスタとしてストレージノードコンタクト内に設
けられた縦型のＴＦＴを用いることによって、基板との
接合を持たないため接合リークがなくこの為保持特性の
良い、基板内でアルファー線などにより電離して発生す
る少数キャリアによる容量電荷の放電の起こらないソフ
トエラーフリーの半導体記憶装置を提供することを目的
とする。
【０００９】また本発明は、スイッチングトランジスタ
としてストレージノードコンタクト内に設けられた縦型
のＴＦＴを用いることによって、１セル当りコンタクト
の数を１／２個減らし、ゲート長の寸法が平面的な微細
化に影響しない、微細化に向いた半導体記憶装置を提供
することを目的とする。
としてストレージノードコンタクト内に設けられた縦型
のＴＦＴを用いることによって、１セル当りコンタクト
の数を１／２個減らし、ゲート長の寸法が平面的な微細
化に影響しない、微細化に向いた半導体記憶装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、基板（８）上に形成された第１絶縁膜（１３）と、
第１絶縁膜（１３）上に形成された配線層（５）と、配
線層（５）上に形成された第２絶縁膜（１２）と、第２
絶縁膜（１２）、配線層（５）および第１絶縁膜（１
３）を貫いて形成された開口部（１０）と、開口部（１
０）の内壁部の少なくとも配線層（５）表面上に形成さ
れた第３絶縁膜（９）と、開口部（１０）の内壁部の第
１、第２および第３絶縁膜（１３，１２，９）表面を覆
うように形成された半導体層（１ａ）からなり、配線層
（５）をゲート電極、第３絶縁膜（９）をゲート絶縁
膜、半導体層（１ａ）のうち配線層（５）に対向する部
分をチャンネル、半導体層（１ａ）のうちチャンネルに
隣接する両側の領域をソースまたはドレインとし、チャ
ンネルは隣接するソースおよびドレインと同時に形成さ
れた薄膜トランジスタ（４）と、薄膜トランジスタ
（４）のゲート電極に接続されたワード線（５）と、薄
膜トランジスタ（４）の半導体層（１ａ）に接続された
ストレージ電極（１）と、ストレージ電極（１）表面上
に形成された容量絶縁膜（３）と、容量絶縁膜（３）上
に形成され、ストレージ電極（１）に対向したセルプレ
ート電極（２）と、ストレージ電極（１）と接続された
ビット線（６）とを備え、薄膜トランジスタ（４）の半
導体層（１ａ）がストレージ電極（１）の一部を兼ねて
いる。
は、基板（８）上に形成された第１絶縁膜（１３）と、
第１絶縁膜（１３）上に形成された配線層（５）と、配
線層（５）上に形成された第２絶縁膜（１２）と、第２
絶縁膜（１２）、配線層（５）および第１絶縁膜（１
３）を貫いて形成された開口部（１０）と、開口部（１
０）の内壁部の少なくとも配線層（５）表面上に形成さ
れた第３絶縁膜（９）と、開口部（１０）の内壁部の第
１、第２および第３絶縁膜（１３，１２，９）表面を覆
うように形成された半導体層（１ａ）からなり、配線層
（５）をゲート電極、第３絶縁膜（９）をゲート絶縁
膜、半導体層（１ａ）のうち配線層（５）に対向する部
分をチャンネル、半導体層（１ａ）のうちチャンネルに
隣接する両側の領域をソースまたはドレインとし、チャ
ンネルは隣接するソースおよびドレインと同時に形成さ
れた薄膜トランジスタ（４）と、薄膜トランジスタ
（４）のゲート電極に接続されたワード線（５）と、薄
膜トランジスタ（４）の半導体層（１ａ）に接続された
ストレージ電極（１）と、ストレージ電極（１）表面上
に形成された容量絶縁膜（３）と、容量絶縁膜（３）上
に形成され、ストレージ電極（１）に対向したセルプレ
ート電極（２）と、ストレージ電極（１）と接続された
ビット線（６）とを備え、薄膜トランジスタ（４）の半
導体層（１ａ）がストレージ電極（１）の一部を兼ねて
いる。
【００１１】また本発明の半導体記憶装置の製造方法
は、基板（８）上に素子分離領域（７）を形成する工程
と、素子分離領域（７）上にビット線（６）を形成する
工程と、ビット線（６）上に第１絶縁膜（１３）を形成
する工程と、第１絶縁膜（１３）上に配線層（５）を形
成する工程と、配線層（５）上に第２絶縁膜（１２）を
形成する工程と、第２絶縁膜（１２）、配線層（５）お
よび第１絶縁膜（１３）を貫いてビット線（６）に達す
る開口部（１０）を形成する工程と、開口部（１０）の
底面を除く内壁部の少なくとも配線層（５）表面上に第
３絶縁膜（９）を形成する工程と、開口部（１０）の内
壁部の第１、第２および第３絶縁膜（１３，１２，９）
表面を覆い、かつ開口部（１０）の底面でビット線
（６）に接続する半導体層（１）を形成する工程と、半
導体層（１）表面上に容量絶縁膜（３）を形成する工程
と、容量絶縁膜（３）上にセルプレート電極（２）を形
成する工程とを備えている。
は、基板（８）上に素子分離領域（７）を形成する工程
と、素子分離領域（７）上にビット線（６）を形成する
工程と、ビット線（６）上に第１絶縁膜（１３）を形成
する工程と、第１絶縁膜（１３）上に配線層（５）を形
成する工程と、配線層（５）上に第２絶縁膜（１２）を
形成する工程と、第２絶縁膜（１２）、配線層（５）お
よび第１絶縁膜（１３）を貫いてビット線（６）に達す
る開口部（１０）を形成する工程と、開口部（１０）の
底面を除く内壁部の少なくとも配線層（５）表面上に第
３絶縁膜（９）を形成する工程と、開口部（１０）の内
壁部の第１、第２および第３絶縁膜（１３，１２，９）
表面を覆い、かつ開口部（１０）の底面でビット線
（６）に接続する半導体層（１）を形成する工程と、半
導体層（１）表面上に容量絶縁膜（３）を形成する工程
と、容量絶縁膜（３）上にセルプレート電極（２）を形
成する工程とを備えている。
【００１２】また本発明の半導体記憶装置の製造方法
は、基板（８）上に第１絶縁膜（７）を形成する工程
と、第１絶縁膜（７）上に配線層（５）を形成する工程
と、配線層（５）上に第２絶縁膜（１３）を形成する工
程と、第２絶縁膜（１３）、配線層（５）および第１絶
縁膜（７）を貫いて開口部（１０’）を形成する工程
と、開口部（１０’）の底面を含む内壁部表面上に第３
絶縁膜（１２）を形成する工程と、第３絶縁膜（１２）
表面を覆う半導体層（６）を形成すると同時に半導体層
（６）に接続するビット線（６）を形成する工程と、半
導体層（６）表面上に容量絶縁膜（３）を形成する工程
と、容量絶縁膜（３）上にセルプレート電極（２）を形
成する工程とを備えている。
は、基板（８）上に第１絶縁膜（７）を形成する工程
と、第１絶縁膜（７）上に配線層（５）を形成する工程
と、配線層（５）上に第２絶縁膜（１３）を形成する工
程と、第２絶縁膜（１３）、配線層（５）および第１絶
縁膜（７）を貫いて開口部（１０’）を形成する工程
と、開口部（１０’）の底面を含む内壁部表面上に第３
絶縁膜（１２）を形成する工程と、第３絶縁膜（１２）
表面を覆う半導体層（６）を形成すると同時に半導体層
（６）に接続するビット線（６）を形成する工程と、半
導体層（６）表面上に容量絶縁膜（３）を形成する工程
と、容量絶縁膜（３）上にセルプレート電極（２）を形
成する工程とを備えている。
【００１３】本発明の半導体記憶装置が備える薄膜トラ
ンジスタは、上記した構成によりスルーホールの外壁部
の一部に形成された配線層に電圧を印加することによ
り、スルーホール内壁部の一部に設けられた絶縁膜層を
介して形成された半導体層のキャリア密度をコントロー
ルすることにより、半導体層の導通を制御する。この
為、チャネル長は配線層の厚みで決まるため平面方向の
微細化に影響されない。また、チャネル幅はスルーホー
ルの内周により決められるため、基板表面に形成された
トランジスタに比べチャネル幅を一方向に広げることに
よるスルーホールの平面的な広がりは、１／２に抑える
ことができる。この為、微細化に向いた薄膜トランジス
タを実現することが可能となる。
ンジスタは、上記した構成によりスルーホールの外壁部
の一部に形成された配線層に電圧を印加することによ
り、スルーホール内壁部の一部に設けられた絶縁膜層を
介して形成された半導体層のキャリア密度をコントロー
ルすることにより、半導体層の導通を制御する。この
為、チャネル長は配線層の厚みで決まるため平面方向の
微細化に影響されない。また、チャネル幅はスルーホー
ルの内周により決められるため、基板表面に形成された
トランジスタに比べチャネル幅を一方向に広げることに
よるスルーホールの平面的な広がりは、１／２に抑える
ことができる。この為、微細化に向いた薄膜トランジス
タを実現することが可能となる。
【００１４】本発明の半導体記憶装置およびその製造方
法は、上記した構成によって、バックバイアスされた基
板に設けられた不純物拡散層を介することなく、情報記
憶用キャパシタをスルーホール内に縦型に形成されたス
イッチ用ＴＦＴにより直接ビットラインに接続すること
により、基板と接合を持たないため接合リークを考える
必要がなく、さらにアルファー線により基板内で発生す
る電荷による放電に起因したソフトエラーのない半導体
記憶装置を実現することが可能となる。また同時にノー
ドコンタクト内に縦型にＴＦＴを設けるため、ゲート長
に当たるワード線の膜厚は微細化とは直接関係なく決め
られるため、微細化に向いた半導体記憶装置を実現する
ことが可能となる。
法は、上記した構成によって、バックバイアスされた基
板に設けられた不純物拡散層を介することなく、情報記
憶用キャパシタをスルーホール内に縦型に形成されたス
イッチ用ＴＦＴにより直接ビットラインに接続すること
により、基板と接合を持たないため接合リークを考える
必要がなく、さらにアルファー線により基板内で発生す
る電荷による放電に起因したソフトエラーのない半導体
記憶装置を実現することが可能となる。また同時にノー
ドコンタクト内に縦型にＴＦＴを設けるため、ゲート長
に当たるワード線の膜厚は微細化とは直接関係なく決め
られるため、微細化に向いた半導体記憶装置を実現する
ことが可能となる。
【００１５】
【実施例】（実施例１）以下本発明の一実施例の半導体
記憶装置について、図面を参照しながら説明する。図
１,図２は、それぞれスタックトキャパシタ型ＤＲＡＭ
のメモリセルアレー部の要部断面図、要部平面図を示す
ものである。図１の要部断面図は、図２の要部平面図に
おいてＩ−Ｉ’部で切断したときの断面を示している。
記憶装置について、図面を参照しながら説明する。図
１,図２は、それぞれスタックトキャパシタ型ＤＲＡＭ
のメモリセルアレー部の要部断面図、要部平面図を示す
ものである。図１の要部断面図は、図２の要部平面図に
おいてＩ−Ｉ’部で切断したときの断面を示している。
【００１６】図１において、１はストレージ電極で導電
膜１ａ、１ｂが導電型の側壁１ｃにより接続されてい
る。２はセルプレート電極、３は容量絶縁膜でストレー
ジ電極１とセルプレート電極２に挟まれ容量素子を構成
する。４はスイッチング用ＴＦＴであり、１０のコンタ
クトホール内に形成され、５のワード線、９のサイドウ
ォール絶縁膜、及びストレージ電極１ａにより構成され
それぞれゲート電極、ゲート絶縁膜、チャネル部として
働く。６はビット線で、スイッチング用ＴＦＴを介し容
量素子に接続されている。７はＬＯＣＯＳ酸化膜、８は
Ｓｉ基板でＬＯＣＯＳ酸化膜７によりメモリセルアレー
と電気的に分離されている。１１はシリコン窒化膜で容
量素子部を形成する際にエッチングが１２、１３のシリ
コン酸化膜層より下の層に及ばないようエッチング時の
ストッパーとして働く。
膜１ａ、１ｂが導電型の側壁１ｃにより接続されてい
る。２はセルプレート電極、３は容量絶縁膜でストレー
ジ電極１とセルプレート電極２に挟まれ容量素子を構成
する。４はスイッチング用ＴＦＴであり、１０のコンタ
クトホール内に形成され、５のワード線、９のサイドウ
ォール絶縁膜、及びストレージ電極１ａにより構成され
それぞれゲート電極、ゲート絶縁膜、チャネル部として
働く。６はビット線で、スイッチング用ＴＦＴを介し容
量素子に接続されている。７はＬＯＣＯＳ酸化膜、８は
Ｓｉ基板でＬＯＣＯＳ酸化膜７によりメモリセルアレー
と電気的に分離されている。１１はシリコン窒化膜で容
量素子部を形成する際にエッチングが１２、１３のシリ
コン酸化膜層より下の層に及ばないようエッチング時の
ストッパーとして働く。
【００１７】まず導電膜１ａ及び１ｂは導電型の側壁１
ｃにより接続されており、導電膜１ａはコンタクトホー
ル１０を通じワード線５の中心部を貫くかたちでビット
線６と接続されており、コンタクトホール１０内でワー
ド線５をゲートとするＴＦＴ４を構成している。ストレ
ージノード電極１は、小面積で高容量を得る為に容量絶
縁膜３としてＯＮＯ（酸化珪素膜−窒化珪素膜−酸化珪
素膜）の多層膜を用い、この容量絶縁膜３を介してプレ
ート電極２が設けられている。
ｃにより接続されており、導電膜１ａはコンタクトホー
ル１０を通じワード線５の中心部を貫くかたちでビット
線６と接続されており、コンタクトホール１０内でワー
ド線５をゲートとするＴＦＴ４を構成している。ストレ
ージノード電極１は、小面積で高容量を得る為に容量絶
縁膜３としてＯＮＯ（酸化珪素膜−窒化珪素膜−酸化珪
素膜）の多層膜を用い、この容量絶縁膜３を介してプレ
ート電極２が設けられている。
【００１８】以上のように構成された半導体記憶装置に
おける動作を図６を用いて説明する。図６（ａ）は図１
におけるＦＥＴ部４を抜きだした図である。ＦＥＴのチ
ャネル部となるストレージノード１ａは、ｎ型の半導体
層で形成されている。その等価回路を同図（ｂ）に示
す。Ｖｄ，Ｖｇ，Ｖｓはそれぞれドレイン、ゲート、ソ
ース電圧を示す。ドレインに一定電圧が印加された状態
でゲートに負の電圧を印加していくとＦＥＴのチャンネ
ル部は徐々に空乏化されてゆき、それと共にドレイン電
流Ｉｄも徐々に減少すし、やがてチャネル部が完全に空
乏化した時点でドレイン電流Ｉｄも０となる。この特性
を示したのが同図（ｃ）である。
おける動作を図６を用いて説明する。図６（ａ）は図１
におけるＦＥＴ部４を抜きだした図である。ＦＥＴのチ
ャネル部となるストレージノード１ａは、ｎ型の半導体
層で形成されている。その等価回路を同図（ｂ）に示
す。Ｖｄ，Ｖｇ，Ｖｓはそれぞれドレイン、ゲート、ソ
ース電圧を示す。ドレインに一定電圧が印加された状態
でゲートに負の電圧を印加していくとＦＥＴのチャンネ
ル部は徐々に空乏化されてゆき、それと共にドレイン電
流Ｉｄも徐々に減少すし、やがてチャネル部が完全に空
乏化した時点でドレイン電流Ｉｄも０となる。この特性
を示したのが同図（ｃ）である。
【００１９】このスイッチング用ＴＦＴ４をオン・オフ
することにより、ストレージノード１とビット線６との
間で電荷の蓄積・放電を行い情報の読みだし、書き込み
を行う。
することにより、ストレージノード１とビット線６との
間で電荷の蓄積・放電を行い情報の読みだし、書き込み
を行う。
【００２０】また、ワード線５とストレージノード１と
の両方に半導体層を用いて、一方をｐ型、他方をｎ型と
言うように多数キャリアの異なる半導体層を用い、スト
レージノード１側を低濃度とすることにより、ワード線
を無バイアス時にｏｆｆする（ノーマルオフ）ＴＦＴを
形成することが出来る。
の両方に半導体層を用いて、一方をｐ型、他方をｎ型と
言うように多数キャリアの異なる半導体層を用い、スト
レージノード１側を低濃度とすることにより、ワード線
を無バイアス時にｏｆｆする（ノーマルオフ）ＴＦＴを
形成することが出来る。
【００２１】さらに、ビット線６とのコンタクト穴１０
とストレージノード１とのコンタクト穴１０が共用でき
るだけでなく、メモリセルとしてＳｉ基板８を用いない
ことでメモリセルをコントロールするための周辺論理回
路をメモリセルの下に構成することが可能となり、一層
の集積化を図ることも可能となる。
とストレージノード１とのコンタクト穴１０が共用でき
るだけでなく、メモリセルとしてＳｉ基板８を用いない
ことでメモリセルをコントロールするための周辺論理回
路をメモリセルの下に構成することが可能となり、一層
の集積化を図ることも可能となる。
【００２２】以上のように本実施例によれば、ワード線
５を貫きビット線６に到達するように形成されたスルー
ホール１０内に、ストレージノード１と一括同時形成さ
れたＴＦＴ４を設けることにより、基板と接する接合を
持たないトランジスタをスイッチング素子として用いる
ことにより、従来のセル容量の保持特性を決定していた
基板漏れ電流を生じない。また基板にｐｎ接合を有さな
いためアルファー線によるソフトエラーの生じにくい半
導体記憶装置を実現することができる。またノードコン
タクト内に縦型にＴＦＴ４を設けるため、ゲート長に当
たるワード線の膜厚は微細化とは直接関係なく決められ
るため、微細化に向いた半導体記憶装置を実現すること
が可能となる。
５を貫きビット線６に到達するように形成されたスルー
ホール１０内に、ストレージノード１と一括同時形成さ
れたＴＦＴ４を設けることにより、基板と接する接合を
持たないトランジスタをスイッチング素子として用いる
ことにより、従来のセル容量の保持特性を決定していた
基板漏れ電流を生じない。また基板にｐｎ接合を有さな
いためアルファー線によるソフトエラーの生じにくい半
導体記憶装置を実現することができる。またノードコン
タクト内に縦型にＴＦＴ４を設けるため、ゲート長に当
たるワード線の膜厚は微細化とは直接関係なく決められ
るため、微細化に向いた半導体記憶装置を実現すること
が可能となる。
【００２３】次に、本発明の製造方法を第１の実施例で
述べた半導体メモリ装置について図３に示した工程断面
図を用いて説明する。
述べた半導体メモリ装置について図３に示した工程断面
図を用いて説明する。
【００２４】まず図３ａでは、周知の方法でｐ型シリコ
ン基板８に、素子分離領域７及びメモリセルをコントロ
ールするための周辺回路用ＭＯＳＦＥＴ（不図示）を形
成する。その後、ＷＳｉ（Ｗ：Ｓｉを１：２.７とする
タングステンシリサイド）を２５０ｎｍ堆積し、レジス
トを堆積後周知のホトリソグラフィ工程によりビット線
６になる配線を形成する。次に、層間絶縁膜としてシリ
コン酸化膜１３を２５０ｎｍ堆積した後、ワード線５と
するためのポリシリコン層を７００ｎｍ堆積し、周知の
リソグラフィ方法により所定の形状に加工し、この上に
シリコン酸化膜１２及びシリコン窒化膜１１をそれぞれ
３００ｎｍ及び５０ｎｍ堆積する。
ン基板８に、素子分離領域７及びメモリセルをコントロ
ールするための周辺回路用ＭＯＳＦＥＴ（不図示）を形
成する。その後、ＷＳｉ（Ｗ：Ｓｉを１：２.７とする
タングステンシリサイド）を２５０ｎｍ堆積し、レジス
トを堆積後周知のホトリソグラフィ工程によりビット線
６になる配線を形成する。次に、層間絶縁膜としてシリ
コン酸化膜１３を２５０ｎｍ堆積した後、ワード線５と
するためのポリシリコン層を７００ｎｍ堆積し、周知の
リソグラフィ方法により所定の形状に加工し、この上に
シリコン酸化膜１２及びシリコン窒化膜１１をそれぞれ
３００ｎｍ及び５０ｎｍ堆積する。
【００２５】次に図３ｂでは、ワード線５とビット線６
が交差する点にホト工程によりパターンニングされたレ
ジストをマスクにシリコン窒化膜１１、シリコン酸化膜
１２、ポリシリコン膜５、シリコン酸化膜１３の順にワ
ード線５を貫きビット線６に到達するようにコンタクト
穴１０を異方性エッチングにより形成する。コンタクト
穴１０を形成するために用いたレジストを除去した後、
ＴＦＴのゲート絶縁膜９を形成するためＨＴＯ（高温で
堆積されるシリコン酸化膜）を５０ｎｍ膜厚で堆積す
る。
が交差する点にホト工程によりパターンニングされたレ
ジストをマスクにシリコン窒化膜１１、シリコン酸化膜
１２、ポリシリコン膜５、シリコン酸化膜１３の順にワ
ード線５を貫きビット線６に到達するようにコンタクト
穴１０を異方性エッチングにより形成する。コンタクト
穴１０を形成するために用いたレジストを除去した後、
ＴＦＴのゲート絶縁膜９を形成するためＨＴＯ（高温で
堆積されるシリコン酸化膜）を５０ｎｍ膜厚で堆積す
る。
【００２６】続いて図３ｃでは、このＨＴＯ膜をその膜
厚分だけ異方性エッチングを行い、コンタクト穴１０の
側壁にのみにＨＴＯを残渣させることによりゲート絶縁
膜９を形成する。次にストレージノード電極として用い
るｎ型のドープトポリシリコン層（シリコンを堆積しな
がら同時にＰ等の不純物をドーピングする方法により）
を１００ｎｍ堆積する。この時コンタクト穴１０の側壁
に堆積するポリシリコンは約５０ｎｍとなるよう堆積条
件を設定する。このストレージノードは高容量を得るた
めに多層にしてもよく、その場合は同図に示すようにＮ
ＳＧ膜などの絶縁膜層１４を介し再びドープトポリシリ
コン層１ｂを堆積する。
厚分だけ異方性エッチングを行い、コンタクト穴１０の
側壁にのみにＨＴＯを残渣させることによりゲート絶縁
膜９を形成する。次にストレージノード電極として用い
るｎ型のドープトポリシリコン層（シリコンを堆積しな
がら同時にＰ等の不純物をドーピングする方法により）
を１００ｎｍ堆積する。この時コンタクト穴１０の側壁
に堆積するポリシリコンは約５０ｎｍとなるよう堆積条
件を設定する。このストレージノードは高容量を得るた
めに多層にしてもよく、その場合は同図に示すようにＮ
ＳＧ膜などの絶縁膜層１４を介し再びドープトポリシリ
コン層１ｂを堆積する。
【００２７】この後図３ｄでは、このポリシリコン層を
必要な形状にエッチングしてストレージノード電極１を
形成するが、ストレージノード部を多層化した場合はポ
リシリコンサイドウォール１ｃにより各ストレージノー
ドを接続する。このときストレージノード形状として
は、従来例の図５で示したようなコンタクト穴の底で２
層目以降がつながるような形状ではなく本実施例に示し
たようなコンタクト穴の外で接続されるタイプが望まし
い。これは、２層目以降のストレージノード１ｂがスル
ーホール内で一層目のストレージノード１ａあるいは、
ビット線６につながった場合、ワード線４で２層目以降
のストレージノードのスイッチングを行うことが困難と
なるためである。この後、セルノードを多層化した場合
はサイドウォールの一部を除去し、層間膜としてつけた
ＮＳＧ膜等を除去、容量絶縁膜３、セルプレート電極
２、配線層等を周知の方法で形成し、図１に示した半導
体記憶装置ができる。
必要な形状にエッチングしてストレージノード電極１を
形成するが、ストレージノード部を多層化した場合はポ
リシリコンサイドウォール１ｃにより各ストレージノー
ドを接続する。このときストレージノード形状として
は、従来例の図５で示したようなコンタクト穴の底で２
層目以降がつながるような形状ではなく本実施例に示し
たようなコンタクト穴の外で接続されるタイプが望まし
い。これは、２層目以降のストレージノード１ｂがスル
ーホール内で一層目のストレージノード１ａあるいは、
ビット線６につながった場合、ワード線４で２層目以降
のストレージノードのスイッチングを行うことが困難と
なるためである。この後、セルノードを多層化した場合
はサイドウォールの一部を除去し、層間膜としてつけた
ＮＳＧ膜等を除去、容量絶縁膜３、セルプレート電極
２、配線層等を周知の方法で形成し、図１に示した半導
体記憶装置ができる。
【００２８】以上のように、本実施例によればコンタク
ト穴１０の中に縦型のＴＦＴ４を形成することができ、
またゲート絶縁膜９をＨＴＯ膜の異方性エッチングによ
り形成されるコンタクト穴内壁の残渣を利用するため、
コンタクト穴の底部すなわちビット線とのコンタクト部
を埋めることなく側壁のみに絶縁膜層を形成することが
できる。
ト穴１０の中に縦型のＴＦＴ４を形成することができ、
またゲート絶縁膜９をＨＴＯ膜の異方性エッチングによ
り形成されるコンタクト穴内壁の残渣を利用するため、
コンタクト穴の底部すなわちビット線とのコンタクト部
を埋めることなく側壁のみに絶縁膜層を形成することが
できる。
【００２９】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。図４は本発明の
第２の実施例における半導体記憶装置のメモリセルアレ
ー部の要部断面図を示すものである。本実施例では半導
体記憶装置としては、スタックトトレンチキャパシタ型
ＤＲＡＭを用いている。同図において、１０’はスタッ
クトトレンチキャパシタ用穴で、他の構成は図１の構成
と同様である。本実施例が実施例１と異なる点は、スト
レージノード電極１をトレンチ１０’内に設けた点であ
る。
について図面を参照しながら説明する。図４は本発明の
第２の実施例における半導体記憶装置のメモリセルアレ
ー部の要部断面図を示すものである。本実施例では半導
体記憶装置としては、スタックトトレンチキャパシタ型
ＤＲＡＭを用いている。同図において、１０’はスタッ
クトトレンチキャパシタ用穴で、他の構成は図１の構成
と同様である。本実施例が実施例１と異なる点は、スト
レージノード電極１をトレンチ１０’内に設けた点であ
る。
【００３０】まずＬＯＣＯＳ酸化膜７上に形成されたワ
ード線５の中心部を貫くかたちでスタックトトレンチキ
ャパシタ用穴１０’が設けられており、このスタックト
トレンチキャパシタ用穴１０’の側面及び底部は、シリ
コン酸化膜１２を介してビット線６と同時形成されたス
トレージノード電極１、容量絶縁膜３、セルプレート２
で覆われている。スタックトトレンチキャパシタ用穴１
０’はワード線を貫く部分でＴＦＴ４を構成している。
ここで、１５はシリコン酸化膜を示す。
ード線５の中心部を貫くかたちでスタックトトレンチキ
ャパシタ用穴１０’が設けられており、このスタックト
トレンチキャパシタ用穴１０’の側面及び底部は、シリ
コン酸化膜１２を介してビット線６と同時形成されたス
トレージノード電極１、容量絶縁膜３、セルプレート２
で覆われている。スタックトトレンチキャパシタ用穴１
０’はワード線を貫く部分でＴＦＴ４を構成している。
ここで、１５はシリコン酸化膜を示す。
【００３１】以上のように構成された半導体記憶装置に
おいて、このスイッチング用ＴＦＴ４をオン・オフする
ことによりストレージノード１とビット線６との間で電
荷の蓄積・放電を行い情報の読みだし、書き込みを行
う。
おいて、このスイッチング用ＴＦＴ４をオン・オフする
ことによりストレージノード１とビット線６との間で電
荷の蓄積・放電を行い情報の読みだし、書き込みを行
う。
【００３２】以上のように本実施例によれば、ワード線
５を貫き基板８に到達するように形成されたスタックト
トレンチキャパシタ用穴１０’内にビット線形成時にス
トレージノード１と一括同時形成されたＴＦＴ４を設け
ることにより、従来のセル容量の保持特性を決定してい
た基板漏れ電流を生じない、また基板にｐｎ接合を有さ
ないためアルファー線によるソフトエラーの生じにく
い、半導体記憶装置を実現することができる。
５を貫き基板８に到達するように形成されたスタックト
トレンチキャパシタ用穴１０’内にビット線形成時にス
トレージノード１と一括同時形成されたＴＦＴ４を設け
ることにより、従来のセル容量の保持特性を決定してい
た基板漏れ電流を生じない、また基板にｐｎ接合を有さ
ないためアルファー線によるソフトエラーの生じにく
い、半導体記憶装置を実現することができる。
【００３３】
【発明の効果】以上のように本発明は、容量セルの読み
書き用スイッチングトランジスタとしてスルーホール内
に形成された縦型の薄膜トランジスタを用いることによ
り、メモリセルの高集積化及び接合漏れ電流の低減をす
ることができる。また、ビット線とのコンタクト穴とス
トレージノードとのコンタクト穴が共用できることによ
り高集積化する事も可能となる。
書き用スイッチングトランジスタとしてスルーホール内
に形成された縦型の薄膜トランジスタを用いることによ
り、メモリセルの高集積化及び接合漏れ電流の低減をす
ることができる。また、ビット線とのコンタクト穴とス
トレージノードとのコンタクト穴が共用できることによ
り高集積化する事も可能となる。
【図１】本発明の第１の実施例における半導体記憶装置
の要部断面図である。
の要部断面図である。
【図２】本発明の第１の実施例における半導体記憶装置
の要部平面図である。
の要部平面図である。
【図３】本発明の第１の実施例における半導体記憶装置
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図４】本発明の第２の実施例における半導体記憶装置
の要部断面図である。
の要部断面図である。
【図５】従来の半導体記憶装置の要部断面図である。
【図６】本発明の薄膜トランジスタの動作を説明した図
である。
である。
１ 電荷蓄積電極（ストレージノード電極） ２ 固定電位印加電極（セルプレート電極） ３ 容量絶縁膜 ４ スイッチ用ＴＦＴ ５ ワード線 ６ ビット線 ９ 側壁酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 晋 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岡田 昌三 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭61−179570（ＪＰ，Ａ) 特開 昭60−57973（ＪＰ，Ａ) 特開 平２−14563（ＪＰ，Ａ) 特開 平２−20061（ＪＰ，Ａ) 特開 平２−63160（ＪＰ，Ａ) 特開 平３−274761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/784
Claims (6)
- 【請求項１】 基板上に形成された第１絶縁膜と、前記
第１絶縁膜上に形成された配線層と、前記配線層上に形
成された第２絶縁膜と、前記第２絶縁膜、配線層および
第１絶縁膜を貫いて形成された開口部と、前記開口部の
内壁部の少なくとも前記配線層表面上に形成された第３
絶縁膜と、前記開口部の内壁部の前記第１、第２および
第３絶縁膜表面を覆うように形成された半導体層からな
り、前記配線層をゲート電極、前記第３絶縁膜をゲート
絶縁膜、前記半導体層のうち前記配線層に対向する部分
をチャンネル、前記半導体層のうち前記チャンネルに隣
接する両側の領域をソースまたはドレインとし、前記チ
ャンネルは隣接するソースおよびドレインと同時に形成
された薄膜トランジスタと、前記薄膜トランジスタのゲ
ート電極に接続されたワード線と、前記薄膜トランジス
タの半導体層に接続されたストレージ電極と、前記スト
レージ電極表面上に形成された容量絶縁膜と、前記容量
絶縁膜上に形成され、前記ストレージ電極に対向したセ
ルプレート電極と、前記ストレージ電極と接続されたビ
ット線とを備え、前記薄膜トランジスタの半導体層が前
記ストレージ電極の一部を兼ねていることを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１記載のビット線を、ワード線の
上部に設けたことを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載のビット線を、ワード線の
下部に設けたことを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載のワード線を、ストレージ
電極と多数キャリアの型が異なる半導体層としたことを
特徴とする半導体記憶装置。 - 【請求項５】 基板上に素子分離領域を形成する工程
と、前記素子分離領域上にビット線を形成する工程と、
前記ビット線上に第１絶縁膜を形成する工程と、前記第
１絶縁膜上に配線層を形成する工程と、前記配線層上に
第２絶縁膜を形成する工程と、前記第２絶縁膜、配線層
および第１絶縁膜を貫いて前記ビット線に達する開口部
を形成する工程と、前記開口部の底面を除く内壁部の少
なくとも前記配線層表面上に第３絶縁膜を形成する工程
と、前記開口部の内壁部の前記第１、第２および第３絶
縁膜表面を覆い、かつ前記開口部の底面で前記ビット線
に接 続する半導体層を形成する工程と、前記半導体層表
面上に容量絶縁膜を形成する工程と、前記容量絶縁膜上
にセルプレート電極を形成する工程とを備えていること
を特徴とする半導体記憶装置の製造方法。 - 【請求項６】 基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に配線層を形成する工程と、前記配線
層上に第２絶縁膜を形成する工程と、前記第２絶縁膜、
配線層および第１絶縁膜を貫いて開口部を形成する工程
と、前記開口部の底面を含む内壁部表面上に第３絶縁膜
を形成する工程と、前記第３絶縁膜表面を覆う半導体層
を形成すると同時に該半導体層に接続するビット線を形
成する工程と、前記半導体層表面上に容量絶縁膜を形成
する工程と、前記容量絶縁膜上にセルプレート電極を形
成する工程とを備えていることを特徴とする半導体記憶
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04478791A JP3158462B2 (ja) | 1991-03-11 | 1991-03-11 | 半導体記憶装置及びその製造方法 |
| US07/848,840 US5214296A (en) | 1991-03-11 | 1992-03-10 | Thin-film semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04478791A JP3158462B2 (ja) | 1991-03-11 | 1991-03-11 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04282865A JPH04282865A (ja) | 1992-10-07 |
| JP3158462B2 true JP3158462B2 (ja) | 2001-04-23 |
Family
ID=12701123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04478791A Expired - Fee Related JP3158462B2 (ja) | 1991-03-11 | 1991-03-11 | 半導体記憶装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5214296A (ja) |
| JP (1) | JP3158462B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120112230A (ko) * | 2011-03-31 | 2012-10-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514615A (en) * | 1991-03-20 | 1996-05-07 | Fujitsu Limited | Method of producing a semiconductor memory device having thin film transistor load |
| US5521859A (en) * | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| JP3403231B2 (ja) * | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3197134B2 (ja) * | 1994-01-18 | 2001-08-13 | 株式会社東芝 | 半導体装置 |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR0151197B1 (ko) * | 1994-11-21 | 1998-10-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| KR0151385B1 (ko) * | 1994-11-21 | 1999-03-30 | 문정환 | 반도체 메모리 장치 및 그 제조방법 |
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