JPH0982918A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0982918A JPH0982918A JP7240336A JP24033695A JPH0982918A JP H0982918 A JPH0982918 A JP H0982918A JP 7240336 A JP7240336 A JP 7240336A JP 24033695 A JP24033695 A JP 24033695A JP H0982918 A JPH0982918 A JP H0982918A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【課題】十分なキャパシタ面積と素子分離耐圧と制御性
に優れたトランジスタとを有し、蓄積電極と、ゲ−ト電
極およびビット線との短絡を防止する。 【解決手段】半導体基板１と、半導体基板１上の絶縁層
２と、絶縁層２上に島状に孤立して形成され、第１およ
び第２の拡散層８ｂ、８ａを有するＭＯＳ型トランジス
タが形成された半導体層３と、半導体層３上に形成され
ＭＯＳ型トランジスタの第１の拡散層８ｂに接続された
蓄積電極１８と、蓄積電極１８と絶縁膜１９を介して対
向する対向電極２０とを具備し、対向電極２０はビット
線を構成し、トランジスタＴ１の第２の拡散層８ａは半
導体基板１に接続される。
に優れたトランジスタとを有し、蓄積電極と、ゲ−ト電
極およびビット線との短絡を防止する。 【解決手段】半導体基板１と、半導体基板１上の絶縁層
２と、絶縁層２上に島状に孤立して形成され、第１およ
び第２の拡散層８ｂ、８ａを有するＭＯＳ型トランジス
タが形成された半導体層３と、半導体層３上に形成され
ＭＯＳ型トランジスタの第１の拡散層８ｂに接続された
蓄積電極１８と、蓄積電極１８と絶縁膜１９を介して対
向する対向電極２０とを具備し、対向電極２０はビット
線を構成し、トランジスタＴ１の第２の拡散層８ａは半
導体基板１に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
高集積化に係わり、特にＳＯＩ基板（絶縁膜上に形成さ
れた半導体基板）上にメモリ−セルを形成する半導体記
憶装置に関する。
高集積化に係わり、特にＳＯＩ基板（絶縁膜上に形成さ
れた半導体基板）上にメモリ−セルを形成する半導体記
憶装置に関する。
【０００２】
【従来の技術】半導体集積回路、特にＤＲＡＭ等の半導
体記憶装置においては、近年の著しい高集積化に伴い、
メモリ−セルの面積が益々減少する傾向にある。このた
め、メモリ−セルを構成する電荷蓄積層、トランジス
タ、あるいはメモリ−セル間の素子分離領域を微細化す
る必要があり、様々な問題が生じている。例えば、電荷
蓄積層の面積の縮小により十分な電荷量が蓄積できな
い、トランジスタの制御が困難になる、あるいはメモリ
−セル間の十分な分離耐圧が得られない等の問題が生じ
ている。
体記憶装置においては、近年の著しい高集積化に伴い、
メモリ−セルの面積が益々減少する傾向にある。このた
め、メモリ−セルを構成する電荷蓄積層、トランジス
タ、あるいはメモリ−セル間の素子分離領域を微細化す
る必要があり、様々な問題が生じている。例えば、電荷
蓄積層の面積の縮小により十分な電荷量が蓄積できな
い、トランジスタの制御が困難になる、あるいはメモリ
−セル間の十分な分離耐圧が得られない等の問題が生じ
ている。
【０００３】これらの問題を解決するために、種々の方
法が考えられ、実用化されつつある。例えば、電荷蓄積
層をトランジスタおよびビット線の上方に形成すること
により、電荷蓄積層の面積を確保することができる。ま
た、絶縁膜中に島状に孤立して形成された半導体基板上
にメモリ−セルを形成することにより、セル間の分離耐
圧を向上させ、さらに、例えば短チャネル効果を抑制す
る等、トランジスタの制御性を向上させることが可能で
ある。
法が考えられ、実用化されつつある。例えば、電荷蓄積
層をトランジスタおよびビット線の上方に形成すること
により、電荷蓄積層の面積を確保することができる。ま
た、絶縁膜中に島状に孤立して形成された半導体基板上
にメモリ−セルを形成することにより、セル間の分離耐
圧を向上させ、さらに、例えば短チャネル効果を抑制す
る等、トランジスタの制御性を向上させることが可能で
ある。
【０００４】図３２の（ａ）に、上記の方法を利用した
従来のメモリ−セルの断面図を示す。
従来のメモリ−セルの断面図を示す。
【０００５】半導体基板１上に形成された絶縁層２上に
単結晶シリコン層３が形成されている。このように、絶
縁層上に単結晶シリコン層が形成された構造を、ＳＯＩ
（Silicon On Insulator）構造という。単結晶シリコン
層３の周囲には、例えば酸化膜等の絶縁膜により、絶縁
層２まで達する素子分離領域４が形成され、素子領域３
は島状に孤立した構造となっている。この孤立した素子
領域３に形成された拡散層領域８ａ、８ｂと、素子領域
３上に形成されたゲ−ト絶縁膜５と、ゲ−ト電極６とに
より、トランジスタＴ１が構成される。トランジスタＴ
１のソ−スまたはドレイン拡散層のうち一方、たとえば
８ａは、ゲ−ト電極６の上方に形成されたビット線５０
に接続される。他方のソ−スまたはドレイン拡散層８ｂ
は、蓄積電極１８に接続され、この蓄積電極１８はビッ
ト線５０の上方においてキャパシタ絶縁膜１９を介して
プレ−ト電極６０と対向し、キャパシタＣ１を構成す
る。
単結晶シリコン層３が形成されている。このように、絶
縁層上に単結晶シリコン層が形成された構造を、ＳＯＩ
（Silicon On Insulator）構造という。単結晶シリコン
層３の周囲には、例えば酸化膜等の絶縁膜により、絶縁
層２まで達する素子分離領域４が形成され、素子領域３
は島状に孤立した構造となっている。この孤立した素子
領域３に形成された拡散層領域８ａ、８ｂと、素子領域
３上に形成されたゲ−ト絶縁膜５と、ゲ−ト電極６とに
より、トランジスタＴ１が構成される。トランジスタＴ
１のソ−スまたはドレイン拡散層のうち一方、たとえば
８ａは、ゲ−ト電極６の上方に形成されたビット線５０
に接続される。他方のソ−スまたはドレイン拡散層８ｂ
は、蓄積電極１８に接続され、この蓄積電極１８はビッ
ト線５０の上方においてキャパシタ絶縁膜１９を介して
プレ−ト電極６０と対向し、キャパシタＣ１を構成す
る。
【０００６】図３２（ｂ）に等価回路として示すよう
に、従来のメモリ−セルでは、ビット線５０を伝達した
信号デ−タが、トランジスタＴ１を介してキャパシタＣ
１の蓄積電極１８に蓄積される。また、蓄積電極１８に
蓄積されたデ−タは、トランジスタＴ１を介してビット
線５０に読み出される。
に、従来のメモリ−セルでは、ビット線５０を伝達した
信号デ−タが、トランジスタＴ１を介してキャパシタＣ
１の蓄積電極１８に蓄積される。また、蓄積電極１８に
蓄積されたデ−タは、トランジスタＴ１を介してビット
線５０に読み出される。
【０００７】このように、上記のような構成の従来のメ
モリ−セルでは、絶縁膜中に孤立したシリコン基板層の
上にトランジスタＴ１を形成するため、短チャネル効果
を抑制し、また、素子分離耐圧を向上することができ
る。さらに、キャパシタＣ１をゲ−ト電極６およびビッ
ト線５０上に形成するため、キャパシタ面積を確保する
ことができる。このため、前記のようなメモリ−セル
は、セルの微細化により生じる様々な問題を解決するこ
とが可能である。
モリ−セルでは、絶縁膜中に孤立したシリコン基板層の
上にトランジスタＴ１を形成するため、短チャネル効果
を抑制し、また、素子分離耐圧を向上することができ
る。さらに、キャパシタＣ１をゲ−ト電極６およびビッ
ト線５０上に形成するため、キャパシタ面積を確保する
ことができる。このため、前記のようなメモリ−セル
は、セルの微細化により生じる様々な問題を解決するこ
とが可能である。
【０００８】しかし、このような従来のメモリ−セルで
は、ビット線５０上に蓄積電極１８を形成することによ
り、蓄積電極１８と拡散層８ｂを接続するために、非常
に厚い層間絶縁膜を貫通する接続孔１７を開口する必要
がある。さらに、メモリ−セルの微細化により、蓄積電
極１８と、ゲ−ト電極６およびビット線５０との短絡を
防止することは非常に困難となり、この接続孔１７は、
ゲ−ト電極６およびビット線５０に対して非常に正確に
自己整合的に形成されることが要求される。
は、ビット線５０上に蓄積電極１８を形成することによ
り、蓄積電極１８と拡散層８ｂを接続するために、非常
に厚い層間絶縁膜を貫通する接続孔１７を開口する必要
がある。さらに、メモリ−セルの微細化により、蓄積電
極１８と、ゲ−ト電極６およびビット線５０との短絡を
防止することは非常に困難となり、この接続孔１７は、
ゲ−ト電極６およびビット線５０に対して非常に正確に
自己整合的に形成されることが要求される。
【０００９】
【発明が解決しようとする課題】このように、従来の半
導体装置では、十分なキャパシタ面積と素子分離耐圧と
制御性に優れたトランジスタとを有するメモリ−セル
を、蓄積電極１８と、ゲ−ト電極６およびビット線５０
とが短絡しないように製造することが非常に困難な構造
であった。
導体装置では、十分なキャパシタ面積と素子分離耐圧と
制御性に優れたトランジスタとを有するメモリ−セル
を、蓄積電極１８と、ゲ−ト電極６およびビット線５０
とが短絡しないように製造することが非常に困難な構造
であった。
【００１０】本発明の第１の目的は、十分なキャパシタ
面積と素子分離耐圧と制御性に優れたトランジスタとを
有し、蓄積電極と、ゲ−ト電極およびビット線との短絡
を防止ことができる構造を有する半導体装置を提供する
ことである。
面積と素子分離耐圧と制御性に優れたトランジスタとを
有し、蓄積電極と、ゲ−ト電極およびビット線との短絡
を防止ことができる構造を有する半導体装置を提供する
ことである。
【００１１】本発明の第２の目的は、上記の構造を簡単
に実現することができる半導体装置の製造方法を提供す
ることである。
に実現することができる半導体装置の製造方法を提供す
ることである。
【００１２】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体記憶装置では、ビ
ット線と、前記ビット線上の絶縁層と、前記絶縁層上に
島状に孤立して形成され、第１および第２の拡散層を有
するＭＯＳ型トランジスタが形成されている半導体層
と、この半導体層上に形成され前記ＭＯＳ型トランジス
タの第１の拡散層に接続された蓄積電極と、前記蓄積電
極と絶縁膜を介して対向する対向電極とを具備し、前記
トランジスタの第２の拡散層は前記ビット線に接続され
ることを特徴とする。
達成するために、本発明による半導体記憶装置では、ビ
ット線と、前記ビット線上の絶縁層と、前記絶縁層上に
島状に孤立して形成され、第１および第２の拡散層を有
するＭＯＳ型トランジスタが形成されている半導体層
と、この半導体層上に形成され前記ＭＯＳ型トランジス
タの第１の拡散層に接続された蓄積電極と、前記蓄積電
極と絶縁膜を介して対向する対向電極とを具備し、前記
トランジスタの第２の拡散層は前記ビット線に接続され
ることを特徴とする。
【００１３】また、本発明による半導体記憶装置では、
半導体基板と、前記半導体基板上の絶縁層と、前記絶縁
層上に島状に孤立して形成され、第１および第２の拡散
層を有するＭＯＳ型トランジスタが形成されている半導
体層と、この半導体層上に形成され前記ＭＯＳ型トラン
ジスタの第１の拡散層に接続された蓄積電極と、前記蓄
積電極と絶縁膜を介して対向する対向電極とを具備し、
前記対向電極はビット線を構成しており、前記トランジ
スタの第２の拡散層は前記半導体基板に接続されること
を特徴とする。
半導体基板と、前記半導体基板上の絶縁層と、前記絶縁
層上に島状に孤立して形成され、第１および第２の拡散
層を有するＭＯＳ型トランジスタが形成されている半導
体層と、この半導体層上に形成され前記ＭＯＳ型トラン
ジスタの第１の拡散層に接続された蓄積電極と、前記蓄
積電極と絶縁膜を介して対向する対向電極とを具備し、
前記対向電極はビット線を構成しており、前記トランジ
スタの第２の拡散層は前記半導体基板に接続されること
を特徴とする。
【００１４】さらに、本発明による半導体記憶装置の製
造方法は、ビット線上に絶縁層を形成する工程と、前記
絶縁層上に島状に孤立した半導体層を形成する工程と、
前記半導体層上に第１および第２の拡散層を有するＭＯ
Ｓ型トランジスタを形成する工程と、前記ＭＯＳ型トラ
ンジスタ上に第１の層間絶縁膜を形成する工程と、前記
第１の層間絶縁膜を開口して前記ＭＯＳ型トランジスタ
の第１の拡散層を露出し、さらに前記半導体層と前記絶
縁層を貫通する開口部を形成して前記ビット線を露出す
る工程と、前記開口部に導電材料を埋め込み前記第１の
拡散層と前記ビット線とを接続する工程と、少なくとも
前記導電材料上に第２の層間絶縁膜を形成する工程と、
前記ＭＯＳ型トランジスタの第２の拡散層を露出する開
口部を形成する工程と、前記第２の拡散層に接続された
蓄積電極を形成する工程と、少なくとも前記蓄積電極上
に絶縁膜を形成する工程と、前記絶縁膜上に対向電極を
形成する工程とを具備することを特徴とする。
造方法は、ビット線上に絶縁層を形成する工程と、前記
絶縁層上に島状に孤立した半導体層を形成する工程と、
前記半導体層上に第１および第２の拡散層を有するＭＯ
Ｓ型トランジスタを形成する工程と、前記ＭＯＳ型トラ
ンジスタ上に第１の層間絶縁膜を形成する工程と、前記
第１の層間絶縁膜を開口して前記ＭＯＳ型トランジスタ
の第１の拡散層を露出し、さらに前記半導体層と前記絶
縁層を貫通する開口部を形成して前記ビット線を露出す
る工程と、前記開口部に導電材料を埋め込み前記第１の
拡散層と前記ビット線とを接続する工程と、少なくとも
前記導電材料上に第２の層間絶縁膜を形成する工程と、
前記ＭＯＳ型トランジスタの第２の拡散層を露出する開
口部を形成する工程と、前記第２の拡散層に接続された
蓄積電極を形成する工程と、少なくとも前記蓄積電極上
に絶縁膜を形成する工程と、前記絶縁膜上に対向電極を
形成する工程とを具備することを特徴とする。
【００１５】また、本発明による半導体記憶装置の製造
方法は、半導体基板上の絶縁層上に島状に孤立した半導
体層を形成する工程と、前記半導体層上に第１および第
２の拡散層を有するＭＯＳ型トランジスタを形成する工
程と、前記ＭＯＳ型トランジスタ上に第１の層間絶縁膜
を形成する工程と、前記第１の層間絶縁膜を開口して前
記ＭＯＳ型トランジスタの第１の拡散層を露出し、さら
に前記半導体層と前記絶縁層を貫通する開口部を形成し
て前記半導体基板を露出する工程と、前記開口部に導電
材料を埋め込み、前記第１の拡散層と半導体基板とを接
続する工程と、少なくとも前記導電材料上に第２の層間
絶縁膜を形成する工程と、前記ＭＯＳ型トランジスタの
第２の拡散層を露出する開口部を形成する工程と、前記
第２の拡散層に接続する蓄積電極を形成する工程と、少
なくとも前記蓄積電極上に絶縁膜を形成する工程と、前
記絶縁膜上にビット線を構成する対向電極を形成する工
程とを具備することを特徴とする。
方法は、半導体基板上の絶縁層上に島状に孤立した半導
体層を形成する工程と、前記半導体層上に第１および第
２の拡散層を有するＭＯＳ型トランジスタを形成する工
程と、前記ＭＯＳ型トランジスタ上に第１の層間絶縁膜
を形成する工程と、前記第１の層間絶縁膜を開口して前
記ＭＯＳ型トランジスタの第１の拡散層を露出し、さら
に前記半導体層と前記絶縁層を貫通する開口部を形成し
て前記半導体基板を露出する工程と、前記開口部に導電
材料を埋め込み、前記第１の拡散層と半導体基板とを接
続する工程と、少なくとも前記導電材料上に第２の層間
絶縁膜を形成する工程と、前記ＭＯＳ型トランジスタの
第２の拡散層を露出する開口部を形成する工程と、前記
第２の拡散層に接続する蓄積電極を形成する工程と、少
なくとも前記蓄積電極上に絶縁膜を形成する工程と、前
記絶縁膜上にビット線を構成する対向電極を形成する工
程とを具備することを特徴とする。
【００１６】さらに、本発明による半導体記憶装置の製
造方法は、半導体基板上の絶縁層の一部を開口して前記
半導体基板を露出する工程と、前記開口部に露出した前
記半導体基板に接続するように前記絶縁層上に島状に孤
立した半導体層を形成する工程と、前記半導体層に第１
および第２の拡散層を有するＭＯＳ型トランジスタを形
成しこの第１の拡散層と前記半導体基板とを前記開口部
内の半導体層によって接続する工程と、前記ＭＯＳ型ト
ランジスタ上に第１の層間絶縁膜を形成する工程と、前
記第１の層間絶縁膜を開口して前記ＭＯＳ型トランジス
タの第２の拡散層を露出する工程と、前記第２の拡散層
に接続する蓄積電極を形成する工程と、少なくとも前記
蓄積電極上に絶縁膜を形成する工程と、前記絶縁膜上に
ビット線を構成する対向電極を形成する工程とを具備す
ることを特徴とする。
造方法は、半導体基板上の絶縁層の一部を開口して前記
半導体基板を露出する工程と、前記開口部に露出した前
記半導体基板に接続するように前記絶縁層上に島状に孤
立した半導体層を形成する工程と、前記半導体層に第１
および第２の拡散層を有するＭＯＳ型トランジスタを形
成しこの第１の拡散層と前記半導体基板とを前記開口部
内の半導体層によって接続する工程と、前記ＭＯＳ型ト
ランジスタ上に第１の層間絶縁膜を形成する工程と、前
記第１の層間絶縁膜を開口して前記ＭＯＳ型トランジス
タの第２の拡散層を露出する工程と、前記第２の拡散層
に接続する蓄積電極を形成する工程と、少なくとも前記
蓄積電極上に絶縁膜を形成する工程と、前記絶縁膜上に
ビット線を構成する対向電極を形成する工程とを具備す
ることを特徴とする。
【００１７】このように、本発明の半導体記憶装置で
は、ＭＯＳ型トランジスタが形成されている半導体層の
下に絶縁層を介してビット線が形成されているため、ビ
ット線が蓄積電極と半導体層の間に存在する従来の構造
に比べて、ビット線と蓄積電極とが短絡する可能性が少
ない。また、ＭＯＳ型トランジスタが形成されている半
導体層は、絶縁層上に島状に孤立しているため、トラン
ジスタの制御性と素子分離耐圧の向上を図ることができ
る。さらに、蓄積電極とプレ−トにより構成されるキャ
パシタを最上層に形成するため、メモリ−セルの面積を
有効に利用して、十分な電荷を蓄積することができ、性
能の優れた半導体記憶装置を提供することが可能とな
る。
は、ＭＯＳ型トランジスタが形成されている半導体層の
下に絶縁層を介してビット線が形成されているため、ビ
ット線が蓄積電極と半導体層の間に存在する従来の構造
に比べて、ビット線と蓄積電極とが短絡する可能性が少
ない。また、ＭＯＳ型トランジスタが形成されている半
導体層は、絶縁層上に島状に孤立しているため、トラン
ジスタの制御性と素子分離耐圧の向上を図ることができ
る。さらに、蓄積電極とプレ−トにより構成されるキャ
パシタを最上層に形成するため、メモリ−セルの面積を
有効に利用して、十分な電荷を蓄積することができ、性
能の優れた半導体記憶装置を提供することが可能とな
る。
【００１８】また、本発明の第２の半導体記憶装置で
は、絶縁膜を介して蓄積電極と対向する対向電極がビッ
ト線を兼ねることにより、ビット線が蓄積電極と半導体
層の間に存在する従来の構造に比べて、ビット線と蓄積
電極との短絡を容易に防止することができる。さらに、
ＭＯＳ型トランジスタの拡散層のうち、蓄積電極に接続
されない方の拡散層は、絶縁層の下方の半導体基板に接
続されるため、半導体層の上方に配線を必要としない。
このため、蓄積電極がこの配線と短絡したり、この配線
により蓄積電極の面積が減少するという問題を回避する
ことができる。
は、絶縁膜を介して蓄積電極と対向する対向電極がビッ
ト線を兼ねることにより、ビット線が蓄積電極と半導体
層の間に存在する従来の構造に比べて、ビット線と蓄積
電極との短絡を容易に防止することができる。さらに、
ＭＯＳ型トランジスタの拡散層のうち、蓄積電極に接続
されない方の拡散層は、絶縁層の下方の半導体基板に接
続されるため、半導体層の上方に配線を必要としない。
このため、蓄積電極がこの配線と短絡したり、この配線
により蓄積電極の面積が減少するという問題を回避する
ことができる。
【００１９】さらに、本発明の第１の半導体記憶装置と
同様に、ＭＯＳ型トランジスタが形成されている半導体
層が、絶縁層上に島状に孤立しているため、トランジス
タの制御性と素子分離耐圧の向上を図ることができる。
同様に、ＭＯＳ型トランジスタが形成されている半導体
層が、絶縁層上に島状に孤立しているため、トランジス
タの制御性と素子分離耐圧の向上を図ることができる。
【００２０】さらに、本発明の半導体記憶装置の製造方
法では、ビット線上に絶縁層と半導体層を形成し、この
半導体層上にＭＯＳ型トランジスタを形成した後に蓄積
電極を形成することにより、蓄積電極を形成する時に
は、ビット線が蓄積電極と基板層の間に存在しないた
め、ビット線と蓄積電極の短絡を防止することができ
る。
法では、ビット線上に絶縁層と半導体層を形成し、この
半導体層上にＭＯＳ型トランジスタを形成した後に蓄積
電極を形成することにより、蓄積電極を形成する時に
は、ビット線が蓄積電極と基板層の間に存在しないた
め、ビット線と蓄積電極の短絡を防止することができ
る。
【００２１】また、本発明の半導体記憶装置の第２の製
造方法では、蓄積電極を形成した後に、この蓄積電極上
に形成された絶縁膜上にビット線を構成する対向電極を
形成するため、蓄積電極を形成する時には、ビット線が
蓄積電極と基板層の間に存在せず、ビット線と蓄積電極
の短絡を防止することができる。
造方法では、蓄積電極を形成した後に、この蓄積電極上
に形成された絶縁膜上にビット線を構成する対向電極を
形成するため、蓄積電極を形成する時には、ビット線が
蓄積電極と基板層の間に存在せず、ビット線と蓄積電極
の短絡を防止することができる。
【００２２】さらに、ＭＯＳ型トランジスタの拡散層の
うち、蓄積電極に接続されない方の拡散層は、蓄積電極
を形成する前に、絶縁層の下方の半導体基板に接続され
るため、半導体層の上方に配線を形成する必要がない。
このため、蓄積電極を形成する時に、蓄積電極がこの配
線と短絡したり、この配線により蓄積電極の面積が減少
するという問題を回避することができる。
うち、蓄積電極に接続されない方の拡散層は、蓄積電極
を形成する前に、絶縁層の下方の半導体基板に接続され
るため、半導体層の上方に配線を形成する必要がない。
このため、蓄積電極を形成する時に、蓄積電極がこの配
線と短絡したり、この配線により蓄積電極の面積が減少
するという問題を回避することができる。
【００２３】また、本発明による半導体記憶装置の第３
の製造方法では、前記第２の製造方法と同様に、蓄積電
極上に形成された絶縁膜上にビット線を構成する対向電
極を形成するため、蓄積電極を形成する時には、ビット
線が蓄積電極と基板層の間に存在しないため、ビット線
と蓄積電極の短絡を防止することができる。
の製造方法では、前記第２の製造方法と同様に、蓄積電
極上に形成された絶縁膜上にビット線を構成する対向電
極を形成するため、蓄積電極を形成する時には、ビット
線が蓄積電極と基板層の間に存在しないため、ビット線
と蓄積電極の短絡を防止することができる。
【００２４】さらに、絶縁層上のＭＯＳ型トランジスタ
を形成する前に、絶縁層下方の半導体基板とＭＯＳ型ト
ランジスタの拡散層領域を接続するために、ＭＯＳ型ト
ランジスタを形成した後にこれらを接続する本発明の第
２の製造方法に比べて、この接続電極を形成する時に、
この接続電極とＭＯＳ型トランジスタとの短絡が生じる
ことを回避することができる。
を形成する前に、絶縁層下方の半導体基板とＭＯＳ型ト
ランジスタの拡散層領域を接続するために、ＭＯＳ型ト
ランジスタを形成した後にこれらを接続する本発明の第
２の製造方法に比べて、この接続電極を形成する時に、
この接続電極とＭＯＳ型トランジスタとの短絡が生じる
ことを回避することができる。
【００２５】
【発明の実施の形態】以下、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００２６】図１の（ａ）は本発明の第１の実施の形態
によるメモリ−セルの等価回路、図１の（ｂ）はメモリ
−セルの上面図、図１の（ｃ）は図１の（ｂ）における
Ａ−Ａ´断面図、図１の（ｄ）は図１の（ｂ）における
Ｂ−Ｂ´断面図である。
によるメモリ−セルの等価回路、図１の（ｂ）はメモリ
−セルの上面図、図１の（ｃ）は図１の（ｂ）における
Ａ−Ａ´断面図、図１の（ｄ）は図１の（ｂ）における
Ｂ−Ｂ´断面図である。
【００２７】図１の（ａ）に示すように、メモリ−セル
の等価回路は、図３２の（ｂ）に示す従来と同様であ
る。すなわち、ビット線ＢＬはトランジスタＴ１に接続
され、トランジスタＴ１の他端はキャパシタＣ１に接続
される。
の等価回路は、図３２の（ｂ）に示す従来と同様であ
る。すなわち、ビット線ＢＬはトランジスタＴ１に接続
され、トランジスタＴ１の他端はキャパシタＣ１に接続
される。
【００２８】しかしながら、図１の（ｃ）および（ｄ）
に示すように、ビット線３０は、従来のようにゲ−ト電
極６の上方ではなく、ＳＯＩ基板の絶縁層２に対してゲ
−ト電極６とは反対側に形成される。さらに、このビッ
ト線３０とトランジスタのソ−スまたはドレイン拡散層
８ａは、絶縁層２を貫通して形成された埋め込み電極１
３により接続される。蓄積電極１８が、トランジスタの
他方の拡散層８ｂに接続するように形成され、キャパシ
タ絶縁膜１９を介して対向電極４０とともに蓄積キャパ
シタを構成する。
に示すように、ビット線３０は、従来のようにゲ−ト電
極６の上方ではなく、ＳＯＩ基板の絶縁層２に対してゲ
−ト電極６とは反対側に形成される。さらに、このビッ
ト線３０とトランジスタのソ−スまたはドレイン拡散層
８ａは、絶縁層２を貫通して形成された埋め込み電極１
３により接続される。蓄積電極１８が、トランジスタの
他方の拡散層８ｂに接続するように形成され、キャパシ
タ絶縁膜１９を介して対向電極４０とともに蓄積キャパ
シタを構成する。
【００２９】図２乃至図１２に、本発明の第１の実施の
形態によるメモリ−セルを製造する工程の断面図を示
す。図中、それぞれ（ａ）は図１の（ｂ）におけるＡ−
Ａ´断面図、（ｂ）は図１の（ｂ）におけるＢ−Ｂ´断
面図を示している。
形態によるメモリ−セルを製造する工程の断面図を示
す。図中、それぞれ（ａ）は図１の（ｂ）におけるＡ−
Ａ´断面図、（ｂ）は図１の（ｂ）におけるＢ−Ｂ´断
面図を示している。
【００３０】例えばシリコン基板等の半導体基板１上
に、酸化膜（ＳｉＯ2 ）等により絶縁層２８を形成し、
例えばタングステン等のビット線材料を堆積し、通常の
フォトリソグラフィ−法と例えばＲＩＥ等の異方性エッ
チング技術を用いて、ビット線３０を形成する。この
後、例えば酸化膜等により、ビット線３０を覆うように
絶縁膜２９および２を形成し、表面を平坦化する（図
２）。このビット線３０は、絶縁層２８上に例えば酸化
膜等により溝を有する絶縁膜２９を形成し、この溝に例
えばタングステン等のビット線材料を埋め込むことによ
って形成することも可能である。
に、酸化膜（ＳｉＯ2 ）等により絶縁層２８を形成し、
例えばタングステン等のビット線材料を堆積し、通常の
フォトリソグラフィ−法と例えばＲＩＥ等の異方性エッ
チング技術を用いて、ビット線３０を形成する。この
後、例えば酸化膜等により、ビット線３０を覆うように
絶縁膜２９および２を形成し、表面を平坦化する（図
２）。このビット線３０は、絶縁層２８上に例えば酸化
膜等により溝を有する絶縁膜２９を形成し、この溝に例
えばタングステン等のビット線材料を埋め込むことによ
って形成することも可能である。
【００３１】次に、例えば張り付け法等によりシリコン
基板を張り付け、表面を研磨して所望の厚さの素子形成
領域３１を有するＳＯＩ基板を形成する（図３）。
基板を張り付け、表面を研磨して所望の厚さの素子形成
領域３１を有するＳＯＩ基板を形成する（図３）。
【００３２】この後、例えば素子形成領域３１の一部領
域を除去し、例えば酸化膜（ＳｉＯ2 ）等の絶縁膜を埋
め込むことにより、絶縁層２に達する素子分離領域４を
形成し、絶縁層２および素子分離領域４に囲まれた島状
の素子領域３を形成する（図４）。
域を除去し、例えば酸化膜（ＳｉＯ2 ）等の絶縁膜を埋
め込むことにより、絶縁層２に達する素子分離領域４を
形成し、絶縁層２および素子分離領域４に囲まれた島状
の素子領域３を形成する（図４）。
【００３３】この後、例えば酸化膜（ＳｉＯ2 ）等のゲ
−ト絶縁膜５を形成し、例えば多結晶シリコン膜等の電
極材料と例えばシリコン窒化膜（ＳｉＮ）等の絶縁膜７
を積層して、通常のフォトリソグラフィ−法と例えばＲ
ＩＥ（反応性イオンエッチング）等の異方性エッチング
技術を用いて、ゲ−ト電極６を形成する。さらに、例え
ばイオン注入法によりトランジスタのソ−スまたはドレ
インとして、例えばｎ型拡散層８ａ、８ｂを形成する
（図５）。
−ト絶縁膜５を形成し、例えば多結晶シリコン膜等の電
極材料と例えばシリコン窒化膜（ＳｉＮ）等の絶縁膜７
を積層して、通常のフォトリソグラフィ−法と例えばＲ
ＩＥ（反応性イオンエッチング）等の異方性エッチング
技術を用いて、ゲ−ト電極６を形成する。さらに、例え
ばイオン注入法によりトランジスタのソ−スまたはドレ
インとして、例えばｎ型拡散層８ａ、８ｂを形成する
（図５）。
【００３４】さらに、例えばシリコン窒化膜等の絶縁膜
を堆積し、例えばＲＩＥ等の異方性エッチング技術によ
りシリコン窒化膜をエッチングして、ゲ−ト電極側壁に
絶縁膜９を形成する（図６）。
を堆積し、例えばＲＩＥ等の異方性エッチング技術によ
りシリコン窒化膜をエッチングして、ゲ−ト電極側壁に
絶縁膜９を形成する（図６）。
【００３５】次に、例えば酸化膜（ＳｉＯ2 ）等の層間
絶縁膜１０を堆積し、例えばＣＭＰ（化学機械的研磨）
法等によりゲ−ト電極６上の窒化膜７が露出するまで、
この層間絶縁膜１０を研磨し、ゲ−ト電極６間に層間絶
縁膜１０を埋め込む（図７）。
絶縁膜１０を堆積し、例えばＣＭＰ（化学機械的研磨）
法等によりゲ−ト電極６上の窒化膜７が露出するまで、
この層間絶縁膜１０を研磨し、ゲ−ト電極６間に層間絶
縁膜１０を埋め込む（図７）。
【００３６】この後、拡散層８ａ上に開口部を有するレ
ジスト膜１１を形成し、例えばＲＩＥ等の異方性エッチ
ングを用いて層間絶縁膜１０、拡散層８ａが形成されて
いる単結晶シリコン層および絶縁層２をエッチングし
て、ビット線３０を露出するような開口部１２を形成す
る。この時、窒化膜７および９がエッチングされないよ
うにエッチング条件を適宜設定することにより、開口部
１２をゲ−ト電極６に自己整合的に形成する（図８）。
ジスト膜１１を形成し、例えばＲＩＥ等の異方性エッチ
ングを用いて層間絶縁膜１０、拡散層８ａが形成されて
いる単結晶シリコン層および絶縁層２をエッチングし
て、ビット線３０を露出するような開口部１２を形成す
る。この時、窒化膜７および９がエッチングされないよ
うにエッチング条件を適宜設定することにより、開口部
１２をゲ−ト電極６に自己整合的に形成する（図８）。
【００３７】レジスト膜１１を除去した後に、例えばリ
ンを含有する多結晶シリコン膜を堆積し、例えばＲＩＥ
等によりこの多結晶シリコン膜をエッチングして絶縁膜
７および層間絶縁膜１０を露出し、開口部１２に多結晶
シリコン膜を埋め込み、埋め込み電極１３を形成し、拡
散層８ａとビット線３０を接続する（図９）。
ンを含有する多結晶シリコン膜を堆積し、例えばＲＩＥ
等によりこの多結晶シリコン膜をエッチングして絶縁膜
７および層間絶縁膜１０を露出し、開口部１２に多結晶
シリコン膜を埋め込み、埋め込み電極１３を形成し、拡
散層８ａとビット線３０を接続する（図９）。
【００３８】次に、例えば酸化膜（ＳｉＯ2 ）等の層間
絶縁膜１５を堆積する（図１０）。
絶縁膜１５を堆積する（図１０）。
【００３９】さらに、拡散層８ｂ上に開口部を有するレ
ジスト膜１６を形成し、層間絶縁膜１５および１０をエ
ッチングして、拡散層８ｂを露出し、蓄積電極用接続孔
１７を形成する。この時、窒化膜７および９がエッチン
グされないようにエッチング条件を適宜設定することに
より、接続孔１７をゲ−ト電極６に自己整合的に形成す
る（図１１）。
ジスト膜１６を形成し、層間絶縁膜１５および１０をエ
ッチングして、拡散層８ｂを露出し、蓄積電極用接続孔
１７を形成する。この時、窒化膜７および９がエッチン
グされないようにエッチング条件を適宜設定することに
より、接続孔１７をゲ−ト電極６に自己整合的に形成す
る（図１１）。
【００４０】レジスト膜１６を除去し、例えばリンを含
有する多結晶シリコン層等の蓄積電極材料を堆積し、通
常のフォトリソグラフィ−法と例えばＲＩＥ等の異方性
エッチング技術を用いて蓄積電極１８を形成する。さら
に、例えば減圧ＣＶＤ法を用いて、シリコン酸化膜、シ
リコン窒化膜、シリコン酸化膜を堆積し、ＯＮＯ（Oxid
e-Nitride-Oxide ）膜からなるキャパシタ絶縁膜１９を
形成する（図１２）。
有する多結晶シリコン層等の蓄積電極材料を堆積し、通
常のフォトリソグラフィ−法と例えばＲＩＥ等の異方性
エッチング技術を用いて蓄積電極１８を形成する。さら
に、例えば減圧ＣＶＤ法を用いて、シリコン酸化膜、シ
リコン窒化膜、シリコン酸化膜を堆積し、ＯＮＯ（Oxid
e-Nitride-Oxide ）膜からなるキャパシタ絶縁膜１９を
形成する（図１２）。
【００４１】さらに、対向電極として、例えば多結晶シ
リコン膜４０をキャパシタ絶縁膜１９上に堆積し、ＤＲ
ＡＭのメモリ−セルが完成する（図１）。
リコン膜４０をキャパシタ絶縁膜１９上に堆積し、ＤＲ
ＡＭのメモリ−セルが完成する（図１）。
【００４２】この後は、通常の工程に従って、層間絶縁
膜、配線等を形成して、ＤＲＡＭが完成する。
膜、配線等を形成して、ＤＲＡＭが完成する。
【００４３】このように本実施の形態によれば、ビット
線３０をゲ−ト電極６の上方ではなく、ゲ−ト電極６の
下方の絶縁層２のさらに下方に形成する。このため、蓄
積電極１８を形成する時には、蓄積電極１８と蓄積電極
１８に接続される拡散層８ｂの間には、配線層としてゲ
−ト電極６のみが存在する。これにより、図１１に示す
ように、蓄積電極用接続孔１７は、このゲ−ト電極６の
みに自己整合的に形成すれば良く、蓄積電極１８とビッ
ト線２０との短絡を容易に防止することができる。
線３０をゲ−ト電極６の上方ではなく、ゲ−ト電極６の
下方の絶縁層２のさらに下方に形成する。このため、蓄
積電極１８を形成する時には、蓄積電極１８と蓄積電極
１８に接続される拡散層８ｂの間には、配線層としてゲ
−ト電極６のみが存在する。これにより、図１１に示す
ように、蓄積電極用接続孔１７は、このゲ−ト電極６の
みに自己整合的に形成すれば良く、蓄積電極１８とビッ
ト線２０との短絡を容易に防止することができる。
【００４４】また、ビット線３０を、素子領域３の下方
の絶縁層２のさらに下方に形成することにより、素子領
域３の上方の配線層を、従来に比べて１層減らすことが
できる。このため、蓄積電極用接続孔１７を形成する時
に、従来は少なくともゲ−ト電極６およびビット線の双
方の厚さ分だけ層間絶縁膜をエッチングする必要があっ
たが、上記方法では、エッチングすべき層間絶縁膜の厚
さを少くともビット線の厚さだけ薄くすることができ
る。このように、エッチングすべき層間絶縁膜の厚さが
低減されることにより、この接続孔１７をゲ−ト電極６
に対してより容易に自己整合的に形成することが可能と
なる。
の絶縁層２のさらに下方に形成することにより、素子領
域３の上方の配線層を、従来に比べて１層減らすことが
できる。このため、蓄積電極用接続孔１７を形成する時
に、従来は少なくともゲ−ト電極６およびビット線の双
方の厚さ分だけ層間絶縁膜をエッチングする必要があっ
たが、上記方法では、エッチングすべき層間絶縁膜の厚
さを少くともビット線の厚さだけ薄くすることができ
る。このように、エッチングすべき層間絶縁膜の厚さが
低減されることにより、この接続孔１７をゲ−ト電極６
に対してより容易に自己整合的に形成することが可能と
なる。
【００４５】さらに、従来は少くともゲ−ト電極６とビ
ット線５０双方による段差を平坦化する必要があった
が、本方法によれば、少くともビット線５０の厚さだけ
段差が低減されるため、特にたとえば周辺回路領域等の
蓄積電極１８が形成されない領域において、平坦化が容
易になる。このため、配線層等のパタ−ニング露光およ
びエッチング加工が容易になる。
ット線５０双方による段差を平坦化する必要があった
が、本方法によれば、少くともビット線５０の厚さだけ
段差が低減されるため、特にたとえば周辺回路領域等の
蓄積電極１８が形成されない領域において、平坦化が容
易になる。このため、配線層等のパタ−ニング露光およ
びエッチング加工が容易になる。
【００４６】また、小さいメモリ−セル領域内にビット
線５０、ゲ−ト電極６、蓄積電極１８を形成するため
に、ビット線５０を素子領域３の上方に形成していた従
来のメモリ−セルでは、ビット線５０とゲ−ト電極６、
またはビット線５０と蓄積電極１８の間の距離が非常に
短くなり、相互に干渉して雑音や誤動作の原因となるこ
とがあった。しかし、本実施の形態によれば、ビット線
３０は、絶縁層２の下方に形成されて、ゲ−ト電極６ま
たは蓄積電極１８から分離された構造であるため、従来
に比べて、これらの電極がビット線３０の影響を受けに
くく、動作マ−ジンのより大きいＤＲＡＭを形成するこ
とが可能となる。。
線５０、ゲ−ト電極６、蓄積電極１８を形成するため
に、ビット線５０を素子領域３の上方に形成していた従
来のメモリ−セルでは、ビット線５０とゲ−ト電極６、
またはビット線５０と蓄積電極１８の間の距離が非常に
短くなり、相互に干渉して雑音や誤動作の原因となるこ
とがあった。しかし、本実施の形態によれば、ビット線
３０は、絶縁層２の下方に形成されて、ゲ−ト電極６ま
たは蓄積電極１８から分離された構造であるため、従来
に比べて、これらの電極がビット線３０の影響を受けに
くく、動作マ−ジンのより大きいＤＲＡＭを形成するこ
とが可能となる。。
【００４７】また、上記の製造方法によれば、拡散層８
ａをゲ−ト電極６に自己整合的に形成し、さらにこの拡
散層８ａとビット線３０を接続する工程において、開口
部１２をゲ−ト電極６に自己整合的に形成することがで
きるため、新たな余裕等を必要とせず、セル面積を縮小
することができる。
ａをゲ−ト電極６に自己整合的に形成し、さらにこの拡
散層８ａとビット線３０を接続する工程において、開口
部１２をゲ−ト電極６に自己整合的に形成することがで
きるため、新たな余裕等を必要とせず、セル面積を縮小
することができる。
【００４８】次に、第２の実施の形態として、キャパシ
タの対向電極がビット線を兼ねる構造の半導体記憶装置
を図１３乃至図２３を用いて説明する。
タの対向電極がビット線を兼ねる構造の半導体記憶装置
を図１３乃至図２３を用いて説明する。
【００４９】図１３の（ａ）は本発明の第２の実施の形
態によるメモリ−セルの等価回路、図１３の（ｂ）はメ
モリ−セルの上面図、図１３の（ｃ）は図１３の（ｂ）
におけるＡ−Ａ´断面図、図１３の（ｄ）は図１３の
（ｂ）におけるＢ−Ｂ´断面図である。
態によるメモリ−セルの等価回路、図１３の（ｂ）はメ
モリ−セルの上面図、図１３の（ｃ）は図１３の（ｂ）
におけるＡ−Ａ´断面図、図１３の（ｄ）は図１３の
（ｂ）におけるＢ−Ｂ´断面図である。
【００５０】図１３の（ａ）に示すように、本実施の形
態によるメモリ−セルでは、ビット線を兼ねた対向電極
と蓄積電極とがキャパシタＣ１を構成し、選択トランジ
スタＴ１の一端に接続されている。トランジスタの他端
はたとえばＶcc等の固定電位に接続される。
態によるメモリ−セルでは、ビット線を兼ねた対向電極
と蓄積電極とがキャパシタＣ１を構成し、選択トランジ
スタＴ１の一端に接続されている。トランジスタの他端
はたとえばＶcc等の固定電位に接続される。
【００５１】図１４に、本実施の形態によるメモリ−セ
ルの書き込みおよび読みだし時の動作電圧例を示す。Ｖ
ccは、たとえば５Ｖ程度の正電圧とする。
ルの書き込みおよび読みだし時の動作電圧例を示す。Ｖ
ccは、たとえば５Ｖ程度の正電圧とする。
【００５２】まず、図１４の（ａ）に示すように、
“０”書き込み時には、選択されたセルのビット線ＢＬ
を０Ｖ、ワ−ド線ＷＬを８Ｖとする。これによりトラン
ジスタＴ１はオンして、蓄積電極の電位は５Ｖ程度とな
る。次に、ＷＬを０Ｖとし、ＢＬをＶcc、すなわち５Ｖ
とすることにより蓄積電極の電位は９Ｖ程度に上昇し、
プリチャ−ジがなされる。“０”読みだし時には、ＷＬ
を再び８Ｖとすることにより、ＢＬの電位が５−５×
（９−５）×Ｃs ／（Ｃs ＋Ｃb ）Ｖとなる。ここで、
Ｃs はキャパシタＣ１の容量、Ｃb はビット線ＢＬの寄
生容量である。このＢＬの電位を、たとえばセンスアン
プ等を用いて基準電位と比較することにより、読みだし
を行うことができる。
“０”書き込み時には、選択されたセルのビット線ＢＬ
を０Ｖ、ワ−ド線ＷＬを８Ｖとする。これによりトラン
ジスタＴ１はオンして、蓄積電極の電位は５Ｖ程度とな
る。次に、ＷＬを０Ｖとし、ＢＬをＶcc、すなわち５Ｖ
とすることにより蓄積電極の電位は９Ｖ程度に上昇し、
プリチャ−ジがなされる。“０”読みだし時には、ＷＬ
を再び８Ｖとすることにより、ＢＬの電位が５−５×
（９−５）×Ｃs ／（Ｃs ＋Ｃb ）Ｖとなる。ここで、
Ｃs はキャパシタＣ１の容量、Ｃb はビット線ＢＬの寄
生容量である。このＢＬの電位を、たとえばセンスアン
プ等を用いて基準電位と比較することにより、読みだし
を行うことができる。
【００５３】次に、“１”書き込み時には、図１４の
（ｂ）に示すように、選択されたセルのビット線ＢＬを
５Ｖ、ワ−ド線ＷＬを８Ｖとする。これによりトランジ
スタＴ１はオンして、蓄積電極の電位は５Ｖ程度とな
る。次に、ＷＬを０Ｖとし、ＢＬをＶcc、すなわち５Ｖ
とすると、“０”の場合と異なり、蓄積電極の電位は変
化せず、５Ｖのプリチャ−ジがなされる。“１”読みだ
し時には、ＷＬを再び８Ｖとするが、ＢＬの電位は５Ｖ
のまま変化せず、“１”読みだしが行われる。
（ｂ）に示すように、選択されたセルのビット線ＢＬを
５Ｖ、ワ−ド線ＷＬを８Ｖとする。これによりトランジ
スタＴ１はオンして、蓄積電極の電位は５Ｖ程度とな
る。次に、ＷＬを０Ｖとし、ＢＬをＶcc、すなわち５Ｖ
とすると、“０”の場合と異なり、蓄積電極の電位は変
化せず、５Ｖのプリチャ−ジがなされる。“１”読みだ
し時には、ＷＬを再び８Ｖとするが、ＢＬの電位は５Ｖ
のまま変化せず、“１”読みだしが行われる。
【００５４】次に、本発明の第２の実施の形態によるメ
モリ−セルの構造を、図１３の（ｃ）および（ｄ）を用
いて説明する。
モリ−セルの構造を、図１３の（ｃ）および（ｄ）を用
いて説明する。
【００５５】本実施の形態によるメモリ−セルでは、半
導体基板１、絶縁層２、半導体層３から構成されるＳＯ
Ｉ基板上に、ゲ−ト電極６と拡散層８ａおよび８ｂを有
するＭＯＳ型トランジスタＴ１が形成され、拡散層８ａ
は埋め込み電極１３を介して半導体基板１と接続され
る。また拡散層８ｂは蓄積電極１８に接続され、この蓄
積電極１８は絶縁膜１９を介して対向電極２０とキャパ
シタを構成する。ここで、対向電極２０はビット線とし
てパタ−ニングされている。
導体基板１、絶縁層２、半導体層３から構成されるＳＯ
Ｉ基板上に、ゲ−ト電極６と拡散層８ａおよび８ｂを有
するＭＯＳ型トランジスタＴ１が形成され、拡散層８ａ
は埋め込み電極１３を介して半導体基板１と接続され
る。また拡散層８ｂは蓄積電極１８に接続され、この蓄
積電極１８は絶縁膜１９を介して対向電極２０とキャパ
シタを構成する。ここで、対向電極２０はビット線とし
てパタ−ニングされている。
【００５６】すなわち、本実施の形態の特徴は、蓄積電
極と対向する電極２０がビット線を兼ねることと、トラ
ンジスタの拡散層８ａが埋め込み電極１３を介して基板
１に接続されることである。
極と対向する電極２０がビット線を兼ねることと、トラ
ンジスタの拡散層８ａが埋め込み電極１３を介して基板
１に接続されることである。
【００５７】このように、本実施の形態では、ビット線
２０をキャパシタの対向電極と兼用する構造で、ビット
線２０は蓄積電極１８の上方に形成される。したがっ
て、後に詳しく述べるように、蓄積電極１８を形成する
時には、蓄積電極１８と拡散層８ｂの間には配線層とし
てゲ−ト電極６のみが存在するため、蓄積電極用接続孔
１７は、このゲ−ト電極６のみに自己整合的に形成すれ
ば良く、蓄積電極１８と、ゲ−ト電極６およびビット線
２０との短絡を容易に防止することができる。
２０をキャパシタの対向電極と兼用する構造で、ビット
線２０は蓄積電極１８の上方に形成される。したがっ
て、後に詳しく述べるように、蓄積電極１８を形成する
時には、蓄積電極１８と拡散層８ｂの間には配線層とし
てゲ−ト電極６のみが存在するため、蓄積電極用接続孔
１７は、このゲ−ト電極６のみに自己整合的に形成すれ
ば良く、蓄積電極１８と、ゲ−ト電極６およびビット線
２０との短絡を容易に防止することができる。
【００５８】また、本実施の形態による半導体装置で
は、拡散層８ａを、従来のビット線のような上方の配線
層ではなく、素子領域３下の絶縁層２のさらに下方に形
成されている基板１に接続するため、素子領域３の上方
の配線層を１層減らすことができる。このため、第１の
実施の形態と同様に、蓄積電極用接続孔１７を形成する
時に、エッチングすべき層間絶縁膜の厚さが低減される
ことにより、この接続孔１７をゲ−ト電極６に対してよ
り容易に自己整合的に形成することが可能となる。
は、拡散層８ａを、従来のビット線のような上方の配線
層ではなく、素子領域３下の絶縁層２のさらに下方に形
成されている基板１に接続するため、素子領域３の上方
の配線層を１層減らすことができる。このため、第１の
実施の形態と同様に、蓄積電極用接続孔１７を形成する
時に、エッチングすべき層間絶縁膜の厚さが低減される
ことにより、この接続孔１７をゲ−ト電極６に対してよ
り容易に自己整合的に形成することが可能となる。
【００５９】さらに、第１の実施の形態と同様に、少く
とも１層分の配線層の厚さだけ段差が低減されるため、
特にたとえば周辺回路領域等の蓄積電極１８が形成され
ない領域において、平坦化が容易になる。このため、配
線層等のパタ−ニング露光およびエッチング加工が容易
になる。
とも１層分の配線層の厚さだけ段差が低減されるため、
特にたとえば周辺回路領域等の蓄積電極１８が形成され
ない領域において、平坦化が容易になる。このため、配
線層等のパタ−ニング露光およびエッチング加工が容易
になる。
【００６０】また、本実施の形態によれば、拡散層８ａ
に印加される電圧が固定電位であるため、拡散層８ａと
基板１を接続し、基板１にこの固定電位を印加すること
により、拡散層８ａに固定電位を容易に印加することが
できる。
に印加される電圧が固定電位であるため、拡散層８ａと
基板１を接続し、基板１にこの固定電位を印加すること
により、拡散層８ａに固定電位を容易に印加することが
できる。
【００６１】例えば、ＳＯＩ基板を使用しない場合に
は、拡散層８ａを接続する配線層を形成する必要があ
り、例えば、前述のように蓄積電極１８の形成が困難に
なったり、パタ−ニング上の制約等の問題を生じる。し
かし、本実施の形態では、パタ−ニングのためのあらた
な面積を必要とせず、小さいセル面積を実現することが
可能となる。
は、拡散層８ａを接続する配線層を形成する必要があ
り、例えば、前述のように蓄積電極１８の形成が困難に
なったり、パタ−ニング上の制約等の問題を生じる。し
かし、本実施の形態では、パタ−ニングのためのあらた
な面積を必要とせず、小さいセル面積を実現することが
可能となる。
【００６２】また、本発明の第１の実施の形態のよう
に、拡散層８ａの電位が固定されない回路の場合にも、
ＳＯＩ基板を使用して絶縁層２上の拡散層８ａと絶縁層
２の下方の配線層３０とを接続することはできるが、こ
の配線層３０をパタ−ニングする必要がある。しかし、
本実施の形態では、すべてのセルの拡散層８ａに固定さ
れた同電位（例えばＶcc）を印加すればよいため、基板
１にこの電位を印加することにより、パタ−ニングの必
要がなくなり、セル面積の縮小と工程の簡略化を容易に
達成することができる。
に、拡散層８ａの電位が固定されない回路の場合にも、
ＳＯＩ基板を使用して絶縁層２上の拡散層８ａと絶縁層
２の下方の配線層３０とを接続することはできるが、こ
の配線層３０をパタ−ニングする必要がある。しかし、
本実施の形態では、すべてのセルの拡散層８ａに固定さ
れた同電位（例えばＶcc）を印加すればよいため、基板
１にこの電位を印加することにより、パタ−ニングの必
要がなくなり、セル面積の縮小と工程の簡略化を容易に
達成することができる。
【００６３】また、本実施の形態では、ＳＯＩ上に島状
に孤立して形成された素子領域上にトランジスタを形成
するため、トランジスタのバルク領域３ａの電位は固定
されていない。従来の通常の基板上にトランジスタＴ１
を直接形成し、本実施の形態のような回路のセルを用い
た場合には、バルク領域の電位が固定されていたため
に、ビット線２０の電位が例えば１／２Ｖccとなった時
に、蓄積キャパシタＣ１のカップリングにより蓄積電極
１８の電位が低下し、拡散層８ｂの電位がバルク領域の
電位に対して順バイアスとなり、蓄積電荷がバルク領域
に流出してしまうという問題があったが、本実施の形態
では、島状に孤立したバルク領域の電位は拡散層８ｂの
電位に伴い低下するため、拡散層８ｂの電位とバルク領
域の電位が順バイアスとなることはない。
に孤立して形成された素子領域上にトランジスタを形成
するため、トランジスタのバルク領域３ａの電位は固定
されていない。従来の通常の基板上にトランジスタＴ１
を直接形成し、本実施の形態のような回路のセルを用い
た場合には、バルク領域の電位が固定されていたため
に、ビット線２０の電位が例えば１／２Ｖccとなった時
に、蓄積キャパシタＣ１のカップリングにより蓄積電極
１８の電位が低下し、拡散層８ｂの電位がバルク領域の
電位に対して順バイアスとなり、蓄積電荷がバルク領域
に流出してしまうという問題があったが、本実施の形態
では、島状に孤立したバルク領域の電位は拡散層８ｂの
電位に伴い低下するため、拡散層８ｂの電位とバルク領
域の電位が順バイアスとなることはない。
【００６４】次に、本発明の第２の実施の形態による半
導体記憶装置の製造方法について説明する。図１５乃至
図２３は、本発明によるＤＲＡＭのメモリ−セルの製造
方法を示す断面図である。それぞれ（ａ）は、図１３の
（ｂ）のＡ−Ａ´断面、（ｂ）は、図１３の（ｂ）のＢ
−Ｂ´断面を示す。
導体記憶装置の製造方法について説明する。図１５乃至
図２３は、本発明によるＤＲＡＭのメモリ−セルの製造
方法を示す断面図である。それぞれ（ａ）は、図１３の
（ｂ）のＡ−Ａ´断面、（ｂ）は、図１３の（ｂ）のＢ
−Ｂ´断面を示す。
【００６５】例えばｎ型シリコン基板等の半導体基板１
と、半導体基板１上に形成された例えばＳｉＯ2 等の絶
縁層２と、絶縁層２上に形成された単結晶シリコン層３
とから構成されるＳＯＩ基板の単結晶シリコン層３の一
部領域を除去し、例えば酸化膜（ＳｉＯ2 ）等の絶縁膜
を埋め込むことにより、絶縁層２に達する素子分離領域
４を形成し、絶縁層２および素子分離領域４に囲まれた
島状の素子領域３を形成する（図１５）。
と、半導体基板１上に形成された例えばＳｉＯ2 等の絶
縁層２と、絶縁層２上に形成された単結晶シリコン層３
とから構成されるＳＯＩ基板の単結晶シリコン層３の一
部領域を除去し、例えば酸化膜（ＳｉＯ2 ）等の絶縁膜
を埋め込むことにより、絶縁層２に達する素子分離領域
４を形成し、絶縁層２および素子分離領域４に囲まれた
島状の素子領域３を形成する（図１５）。
【００６６】続いて、第１の実施の形態と同様にして、
ゲ−ト絶縁膜５、ゲ−ト電極６、絶縁膜７、ソ−スまた
はドレイン拡散層８ａ、８ｂを形成し（図１６）、さら
に、ゲ−ト電極６の側壁に絶縁膜９を形成し（図１
７）、ゲ−ト電極６の間に層間絶縁膜１０を埋め込む
（図１８）。
ゲ−ト絶縁膜５、ゲ−ト電極６、絶縁膜７、ソ−スまた
はドレイン拡散層８ａ、８ｂを形成し（図１６）、さら
に、ゲ−ト電極６の側壁に絶縁膜９を形成し（図１
７）、ゲ−ト電極６の間に層間絶縁膜１０を埋め込む
（図１８）。
【００６７】この後、拡散層８ａ上に開口部を有するレ
ジスト膜１１を形成し、例えばＲＩＥ等の異方性エッチ
ングを用いて層間絶縁膜１０、単結晶シリコン層８ａお
よび絶縁層２をエッチングして、基板１を露出し、開口
部１２を形成する。この時、窒化膜７および９がエッチ
ングされないようにエッチング条件を適宜設定すること
により、開口部１２をゲ−ト電極６に自己整合的に形成
する（図１９）。
ジスト膜１１を形成し、例えばＲＩＥ等の異方性エッチ
ングを用いて層間絶縁膜１０、単結晶シリコン層８ａお
よび絶縁層２をエッチングして、基板１を露出し、開口
部１２を形成する。この時、窒化膜７および９がエッチ
ングされないようにエッチング条件を適宜設定すること
により、開口部１２をゲ−ト電極６に自己整合的に形成
する（図１９）。
【００６８】レジスト膜１１を除去した後に、例えばリ
ンを含有する多結晶シリコン膜を堆積し、例えばＲＩＥ
等によりこの多結晶シリコン膜をエッチングして絶縁膜
７および層間絶縁膜１０を露出し、開口部１２に多結晶
シリコン膜を埋め込み、埋め込み電極１３を形成する。
基板１中には、多結晶シリコン膜からの拡散により高濃
度層１４が形成される。このようにして、埋め込み電極
１３により、拡散層８ａと基板１とを接続する（図２
０）。
ンを含有する多結晶シリコン膜を堆積し、例えばＲＩＥ
等によりこの多結晶シリコン膜をエッチングして絶縁膜
７および層間絶縁膜１０を露出し、開口部１２に多結晶
シリコン膜を埋め込み、埋め込み電極１３を形成する。
基板１中には、多結晶シリコン膜からの拡散により高濃
度層１４が形成される。このようにして、埋め込み電極
１３により、拡散層８ａと基板１とを接続する（図２
０）。
【００６９】なお、拡散層１４は、開口部１２を形成し
た後に例えばリン等をイオン注入することにより形成す
ることもできる。
た後に例えばリン等をイオン注入することにより形成す
ることもできる。
【００７０】次に、例えば酸化膜（ＳｉＯ2 ）等の層間
絶縁膜１５を堆積する（図２１）。
絶縁膜１５を堆積する（図２１）。
【００７１】さらに、第１の実施の形態と同様にして、
拡散層８ｂ上が開口されたレジスト膜１６を形成し、層
間絶縁膜１５および１０をエッチングして、拡散層８ｂ
を露出し、蓄積電極用接続孔１７を形成する。この時、
窒化膜７および９がエッチングされないようにエッチン
グ条件を適宜設定することにより、接続孔１７をゲ−ト
電極６に自己整合的に形成する（図２２）。
拡散層８ｂ上が開口されたレジスト膜１６を形成し、層
間絶縁膜１５および１０をエッチングして、拡散層８ｂ
を露出し、蓄積電極用接続孔１７を形成する。この時、
窒化膜７および９がエッチングされないようにエッチン
グ条件を適宜設定することにより、接続孔１７をゲ−ト
電極６に自己整合的に形成する（図２２）。
【００７２】この後は、第１の実施の形態と同様にし
て、レジスト膜１６を除去し、蓄積電極１８、キャパシ
タ絶縁膜１９を形成する（図２３）。
て、レジスト膜１６を除去し、蓄積電極１８、キャパシ
タ絶縁膜１９を形成する（図２３）。
【００７３】次に、例えば多結晶シリコン層等の電極材
料を堆積し、通常のフォトリソグラフィ−法と例えばＲ
ＩＥ等の異方性エッチング技術を用いて、キャパシタの
対向電極をかねたビット線２０を形成する（図１３）。
料を堆積し、通常のフォトリソグラフィ−法と例えばＲ
ＩＥ等の異方性エッチング技術を用いて、キャパシタの
対向電極をかねたビット線２０を形成する（図１３）。
【００７４】この後は、通常のＤＲＡＭを製造する工程
に従って、層間絶縁膜や配線等を形成し、ＤＲＡＭが完
成する。
に従って、層間絶縁膜や配線等を形成し、ＤＲＡＭが完
成する。
【００７５】このように、本実施の形態によれば、ビッ
ト線２０をキャパシタの対向電極と兼用し、ビット線２
０をキャパシタの蓄積電極１８を形成した後に形成す
る。このため、図２２に示すように、蓄積電極１８と拡
散層８ｂを接続する接続孔１７を形成する時には、下層
の配線層としてゲ−ト電極６のみが存在する。したがっ
て、蓄積電極用接続孔１７は、このゲ−ト電極６のみに
自己整合的に形成すればよい。このため、図３２に示す
ような、蓄積電極１８をゲ−ト電極６およびビット線５
０双方に対して自己整合的に形成する必要があった従来
のメモリ−セルに比べて、蓄積電極１８とゲ−ト電極６
およびビット線２０との短絡の可能性を大幅に低減する
ことができる。
ト線２０をキャパシタの対向電極と兼用し、ビット線２
０をキャパシタの蓄積電極１８を形成した後に形成す
る。このため、図２２に示すように、蓄積電極１８と拡
散層８ｂを接続する接続孔１７を形成する時には、下層
の配線層としてゲ−ト電極６のみが存在する。したがっ
て、蓄積電極用接続孔１７は、このゲ−ト電極６のみに
自己整合的に形成すればよい。このため、図３２に示す
ような、蓄積電極１８をゲ−ト電極６およびビット線５
０双方に対して自己整合的に形成する必要があった従来
のメモリ−セルに比べて、蓄積電極１８とゲ−ト電極６
およびビット線２０との短絡の可能性を大幅に低減する
ことができる。
【００７６】また、本実施の形態によれば、第１の実施
の形態と同様に、拡散層８ａをゲ−ト電極６に自己整合
的に形成し、さらにこの拡散層８ａと基板１を接続する
工程において、開口部１２をゲ−ト電極６に自己整合的
に形成することができるため、新たな余裕等を必要とせ
ず、セル面積を縮小することができる。さらに、第１の
実施の形態では、開口部１２とビット線３０のパタ−ニ
ングの合せ余裕を必要としたが、本実施の形態では、こ
のような合せ余裕を必要としないため、さらにセルを微
細化することが可能となる。
の形態と同様に、拡散層８ａをゲ−ト電極６に自己整合
的に形成し、さらにこの拡散層８ａと基板１を接続する
工程において、開口部１２をゲ−ト電極６に自己整合的
に形成することができるため、新たな余裕等を必要とせ
ず、セル面積を縮小することができる。さらに、第１の
実施の形態では、開口部１２とビット線３０のパタ−ニ
ングの合せ余裕を必要としたが、本実施の形態では、こ
のような合せ余裕を必要としないため、さらにセルを微
細化することが可能となる。
【００７７】なお、上記第１および第２の実施の形態に
おいて、埋め込み電極１３は、リンを含有する多結晶シ
リコン膜により形成したが、例えばタングステン等の高
融点金属膜を埋め込むことも可能である。この時、第１
の実施の形態では、開口部１２に例えばリン等のイオン
注入を行うことにより、あらかじめ拡散層１４を形成す
ることが望ましい。また、バリアメタルとして拡散層１
４上に例えば窒化チタン膜等を形成した後に、開口部１
２に金属膜を埋め込むことにより、蓄積電極１３を形成
することもできる。
おいて、埋め込み電極１３は、リンを含有する多結晶シ
リコン膜により形成したが、例えばタングステン等の高
融点金属膜を埋め込むことも可能である。この時、第１
の実施の形態では、開口部１２に例えばリン等のイオン
注入を行うことにより、あらかじめ拡散層１４を形成す
ることが望ましい。また、バリアメタルとして拡散層１
４上に例えば窒化チタン膜等を形成した後に、開口部１
２に金属膜を埋め込むことにより、蓄積電極１３を形成
することもできる。
【００７８】さらに、多結晶シリコン膜、金属膜等の導
電膜を開口部１２に埋め込む方法は、上記実施の形態に
示すように、開口部１２および絶縁膜７、１０上に導電
膜を堆積した後に例えばＲＩＥまたはＣＭＰ等を用いて
絶縁膜７、１０上の導電膜を除去する方法、または、開
口部１２に露出した基板１またはビット線３０上に選択
的に導電膜を成長させる方法等がある。
電膜を開口部１２に埋め込む方法は、上記実施の形態に
示すように、開口部１２および絶縁膜７、１０上に導電
膜を堆積した後に例えばＲＩＥまたはＣＭＰ等を用いて
絶縁膜７、１０上の導電膜を除去する方法、または、開
口部１２に露出した基板１またはビット線３０上に選択
的に導電膜を成長させる方法等がある。
【００７９】また、上記第１および第２の実施の形態で
は、埋め込み電極１３を、ゲ−ト電極６上の絶縁膜７と
ほぼ等しい高さまで埋め込んむように形成されている
が、埋め込み電極１３は拡散層８ａと基板１を接続する
ためのものであるため、必ずしもこのような高さまで埋
め込む必要はない。例えば、図２４に示すように、絶縁
層２の上面より高い位置まで埋め込まれていれば良い。
ただし、接続抵抗を低減するためには、図２５に示すよ
うに、少くとも単結晶基板３の表面より高い位置まで埋
め込むことが望ましい。
は、埋め込み電極１３を、ゲ−ト電極６上の絶縁膜７と
ほぼ等しい高さまで埋め込んむように形成されている
が、埋め込み電極１３は拡散層８ａと基板１を接続する
ためのものであるため、必ずしもこのような高さまで埋
め込む必要はない。例えば、図２４に示すように、絶縁
層２の上面より高い位置まで埋め込まれていれば良い。
ただし、接続抵抗を低減するためには、図２５に示すよ
うに、少くとも単結晶基板３の表面より高い位置まで埋
め込むことが望ましい。
【００８０】次に、第３の実施の形態として、トランジ
スタ形成前に、埋め込み電極１３と素子領域３を結晶成
長により同時に形成する方法を示す。図２６乃至図３１
は、本発明の第３の実施の形態によるメモリ−セルの製
造工程を説明する断面図である。
スタ形成前に、埋め込み電極１３と素子領域３を結晶成
長により同時に形成する方法を示す。図２６乃至図３１
は、本発明の第３の実施の形態によるメモリ−セルの製
造工程を説明する断面図である。
【００８１】例えば、シリコン基板等の半導体基板１上
に、酸化膜（ＳｉＯ2 ）等により絶縁層２を形成し、絶
縁層２の一部に基板１を露出する開口部３２を形成する
（図２６）。
に、酸化膜（ＳｉＯ2 ）等により絶縁層２を形成し、絶
縁層２の一部に基板１を露出する開口部３２を形成する
（図２６）。
【００８２】次に、露出した基板１の単結晶面を種とし
てエピタキシャル成長を行い、埋め込み電極３３および
単結晶基板３を同時に形成する。（図２７）。
てエピタキシャル成長を行い、埋め込み電極３３および
単結晶基板３を同時に形成する。（図２７）。
【００８３】この後は、第１の実施の形態と同様にし
て、素子分離領域４、ゲ−ト電極６、拡散層８ａ、８
ｂ、側壁絶縁膜９および層間絶縁膜１０を形成する（図
２８）。この時、拡散層８ａは埋め込み電極３３上に形
成する。
て、素子分離領域４、ゲ−ト電極６、拡散層８ａ、８
ｂ、側壁絶縁膜９および層間絶縁膜１０を形成する（図
２８）。この時、拡散層８ａは埋め込み電極３３上に形
成する。
【００８４】ここで、第１の実施の形態では、開口部１
２と埋め込み電極１３を形成して、拡散層８ａと基板１
を接続する必要があったが、本実施の形態では、埋め込
み電極３３により拡散層８ａと基板１はすでに接続され
ているため、これらの工程は必要ない。
２と埋め込み電極１３を形成して、拡散層８ａと基板１
を接続する必要があったが、本実施の形態では、埋め込
み電極３３により拡散層８ａと基板１はすでに接続され
ているため、これらの工程は必要ない。
【００８５】したがって、この後は、拡散層８ｂ上が開
口されたレジスト膜１６を形成し、層間絶縁膜１０をエ
ッチングして拡散層８ｂを露出し、蓄積電極用接続孔１
７を形成する。この時、窒化膜７および９がエッチング
されないようにエッチング条件を適宜設定することによ
り、接続孔１７をゲ−ト電極６に自己整合的に形成する
（図２９）。
口されたレジスト膜１６を形成し、層間絶縁膜１０をエ
ッチングして拡散層８ｂを露出し、蓄積電極用接続孔１
７を形成する。この時、窒化膜７および９がエッチング
されないようにエッチング条件を適宜設定することによ
り、接続孔１７をゲ−ト電極６に自己整合的に形成する
（図２９）。
【００８６】この後は、第１の実施の形態と同様にし
て、蓄積電極１８、キャパシタ絶縁膜１９、対抗電極２
０を兼用したビット線２０を形成する（図３０）。
て、蓄積電極１８、キャパシタ絶縁膜１９、対抗電極２
０を兼用したビット線２０を形成する（図３０）。
【００８７】このように、本実施の形態では、エピタキ
シャル成長により埋め込み電極３３と単結晶基板３と同
時に形成するため、単結晶基板３と絶縁層２を貫通して
開口部１２を形成し、さらに埋め込み電極１３を形成す
る第１の実施の形態に比べて工程を簡略化することがで
きる。
シャル成長により埋め込み電極３３と単結晶基板３と同
時に形成するため、単結晶基板３と絶縁層２を貫通して
開口部１２を形成し、さらに埋め込み電極１３を形成す
る第１の実施の形態に比べて工程を簡略化することがで
きる。
【００８８】また、ゲ−ト電極６等の形成前に、埋め込
み電極３３により基板１と単結晶基板３を接続してしま
うため、ゲ−ト電極６の形成後にゲ−ト電極６に対して
自己整合的に開口部１２を形成する第１および第２の実
施の形態に比べて、埋め込み電極１３とゲ−ト電極の短
絡を完全に防止することができる。
み電極３３により基板１と単結晶基板３を接続してしま
うため、ゲ−ト電極６の形成後にゲ−ト電極６に対して
自己整合的に開口部１２を形成する第１および第２の実
施の形態に比べて、埋め込み電極１３とゲ−ト電極の短
絡を完全に防止することができる。
【００８９】さらに、第１および第２の実施の形態で
は、埋め込み電極１３と蓄積電極１８の短絡を防止する
ために、層間絶縁膜１５を形成する必要があったが、本
実施の形態では、ゲ−ト電極６間に埋め込まれた層間絶
縁膜１０により絶縁できるため、層間絶縁膜１５の形成
工程を省略することができる。
は、埋め込み電極１３と蓄積電極１８の短絡を防止する
ために、層間絶縁膜１５を形成する必要があったが、本
実施の形態では、ゲ−ト電極６間に埋め込まれた層間絶
縁膜１０により絶縁できるため、層間絶縁膜１５の形成
工程を省略することができる。
【００９０】また、層間絶縁膜１５を必要としないた
め、蓄積電極用接続孔１７を形成する時にエッチングす
る絶縁膜の厚さを低減することができるため、蓄積電極
１８とゲ−ト電極６との短絡を、第１の実施の形態に比
べて、より確実に防止することができる。ただし、必要
であれば、図３１に示すように、層間絶縁膜１５を形成
することも可能である。
め、蓄積電極用接続孔１７を形成する時にエッチングす
る絶縁膜の厚さを低減することができるため、蓄積電極
１８とゲ−ト電極６との短絡を、第１の実施の形態に比
べて、より確実に防止することができる。ただし、必要
であれば、図３１に示すように、層間絶縁膜１５を形成
することも可能である。
【００９１】なお、本実施の形態では、例えばイオン注
入法、または基板１からのオ−トド−ピング等により蓄
積電極３３への不純物の導入を適宜行い、接続抵抗を低
減することが可能である。
入法、または基板１からのオ−トド−ピング等により蓄
積電極３３への不純物の導入を適宜行い、接続抵抗を低
減することが可能である。
【００９２】また、前述の３つの実施の形態に加えて、
トランジスタＴ１のソ−ス拡散層領域８ａ、８ｂに、た
とえばゲルマニウム等をイオン注入して拡散層８ａ、８
ｂとバルク領域３ａの間にヘテロ接合を形成し、トラン
ジスタのパンチスル−電流を低減することも可能であ
る。さらに、素子領域の厚さ、ゲ−ト電極材料、ゲ−ト
絶縁膜の材料および膜厚、拡散層またはバルク領域の不
純物分布等を適宜設定することにより、性能の優れたト
ラジスタを得るように本発明を改良することができる。
トランジスタＴ１のソ−ス拡散層領域８ａ、８ｂに、た
とえばゲルマニウム等をイオン注入して拡散層８ａ、８
ｂとバルク領域３ａの間にヘテロ接合を形成し、トラン
ジスタのパンチスル−電流を低減することも可能であ
る。さらに、素子領域の厚さ、ゲ−ト電極材料、ゲ−ト
絶縁膜の材料および膜厚、拡散層またはバルク領域の不
純物分布等を適宜設定することにより、性能の優れたト
ラジスタを得るように本発明を改良することができる。
【００９３】
【発明の効果】以上にように、本発明による半導体記憶
装置では、十分なキャパシタ面積と素子分離耐圧と制御
性に優れたトランジスタとを有し、蓄積電極と、ゲ−ト
電極およびビット線との短絡を防止することができる。
装置では、十分なキャパシタ面積と素子分離耐圧と制御
性に優れたトランジスタとを有し、蓄積電極と、ゲ−ト
電極およびビット線との短絡を防止することができる。
【００９４】また、本発明による半導体記憶装置の製造
方法では、蓄積電極と、ゲ−ト電極およびビット線とが
短絡することなく、十分なキャパシタ面積と素子分離耐
圧と制御性に優れたトランジスタとを有する半導体記憶
装置を容易に製造することが可能となる。
方法では、蓄積電極と、ゲ−ト電極およびビット線とが
短絡することなく、十分なキャパシタ面積と素子分離耐
圧と制御性に優れたトランジスタとを有する半導体記憶
装置を容易に製造することが可能となる。
【図１】本発明の第１の実施の形態による半導体装置の
構造を示す図。
構造を示す図。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図６】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図７】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図８】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図９】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図１０】本発明の第１の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１１】本発明の第１の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１２】本発明の第１の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１３】本発明の第２の実施の形態による半導体装置
の構造を示す図。
の構造を示す図。
【図１４】本発明の第２の実施の形態による半導体装置
の動作電圧を示す回路図。
の動作電圧を示す回路図。
【図１５】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１６】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１７】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１８】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１９】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２０】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２１】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２２】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２３】本発明の第２の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２４】本発明による第１および第２の実施の形態の
他の形態を示す断面図。
他の形態を示す断面図。
【図２５】本発明による第１および第２の実施の形態の
他の形態を示す断面図。
他の形態を示す断面図。
【図２６】本発明の第３の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２７】本発明の第３の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２８】本発明の第３の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２９】本発明の第３の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３０】本発明の第３の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３１】本発明の第３の実施の形態による半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３２】従来の半導体装置の構造を示す断面図および
等価回路図。
等価回路図。
１…半導体基板、２、４、５、７、９、１０、１５、２
８、２９…絶縁膜、３…単結晶シリコン、６…ゲ−ト電
極、８ａ、８ｂ…拡散層、１２、１７、３２…接続孔、
１３、３３…埋め込み電極、１８…蓄積電極、１９…キ
ャパシタ絶縁膜、２０、３０、５０…ビット線、４０、
６０…対向電極。
８、２９…絶縁膜、３…単結晶シリコン、６…ゲ−ト電
極、８ａ、８ｂ…拡散層、１２、１７、３２…接続孔、
１３、３３…埋め込み電極、１８…蓄積電極、１９…キ
ャパシタ絶縁膜、２０、３０、５０…ビット線、４０、
６０…対向電極。
Claims (5)
- 【請求項１】 ビット線と、前記ビット線上の絶縁層
と、前記絶縁層上に島状に孤立して形成され、第１およ
び第２の拡散層を有するＭＯＳ型トランジスタが形成さ
れている半導体層と、この半導体層上に形成され前記Ｍ
ＯＳ型トランジスタの第１の拡散層に接続された蓄積電
極と、前記蓄積電極と絶縁膜を介して対向する対向電極
とを具備し、前記トランジスタの第２の拡散層は前記ビ
ット線に接続されることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板と、前記半導体基板上の絶縁
層と、前記絶縁層上に島状に孤立して形成され、第１お
よび第２の拡散層を有するＭＯＳ型トランジスタが形成
されている半導体層と、この半導体層上に形成され前記
ＭＯＳ型トランジスタの第１の拡散層に接続された蓄積
電極と、前記蓄積電極と絶縁膜を介して対向する対向電
極とを具備し、前記対向電極はビット線を構成してお
り、前記トランジスタの第２の拡散層は前記半導体基板
に接続されることを特徴とする半導体記憶装置。 - 【請求項３】 ビット線上に絶縁層を形成する工程と、
前記絶縁層上に島状に孤立した半導体層を形成する工程
と、前記半導体層上に第１および第２の拡散層を有する
ＭＯＳ型トランジスタを形成する工程と、前記ＭＯＳ型
トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を開口して前記ＭＯＳ型トランジ
スタの第１の拡散層を露出し、さらに前記半導体層と前
記絶縁層を貫通する開口部を形成して前記ビット線を露
出する工程と、前記開口部に導電材料を埋め込み前記第
１の拡散層と前記ビット線とを接続する工程と、少なく
とも前記導電材料上に第２の層間絶縁膜を形成する工程
と、前記ＭＯＳ型トランジスタの第２の拡散層を露出す
る開口部を形成する工程と、前記第２の拡散層に接続さ
れた蓄積電極を形成する工程と、少なくとも前記蓄積電
極上に絶縁膜を形成する工程と、前記絶縁膜上に対向電
極を形成する工程とを具備することを特徴とする半導体
記憶装置の製造方法。 - 【請求項４】 半導体基板上の絶縁層上に島状に孤立し
た半導体層を形成する工程と、前記半導体層上に第１お
よび第２の拡散層を有するＭＯＳ型トランジスタを形成
する工程と、前記ＭＯＳ型トランジスタ上に第１の層間
絶縁膜を形成する工程と、前記第１の層間絶縁膜を開口
して前記ＭＯＳ型トランジスタの第１の拡散層を露出
し、さらに前記半導体層と前記絶縁層を貫通する開口部
を形成して前記半導体基板を露出する工程と、前記開口
部に導電材料を埋め込み、前記第１の拡散層と半導体基
板とを接続する工程と、少なくとも前記導電材料上に第
２の層間絶縁膜を形成する工程と、前記ＭＯＳ型トラン
ジスタの第２の拡散層を露出する開口部を形成する工程
と、前記第２の拡散層に接続する蓄積電極を形成する工
程と、少なくとも前記蓄積電極上に絶縁膜を形成する工
程と、前記絶縁膜上にビット線を構成する対向電極を形
成する工程とを具備することを特徴とする半導体記憶装
置の製造方法。 - 【請求項５】 半導体基板上の絶縁層の一部を開口して
前記半導体基板を露出する工程と、前記開口部に露出し
た前記半導体基板に接続するように前記絶縁層上に島状
に孤立した半導体層を形成する工程と、前記半導体層に
第１および第２の拡散層を有するＭＯＳ型トランジスタ
を形成しこの第１の拡散層と前記半導体基板とを前記開
口部内の半導体層によって接続する工程と、前記ＭＯＳ
型トランジスタ上に第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜を開口して前記ＭＯＳ型トラ
ンジスタの第２の拡散層を露出する工程と、前記第２の
拡散層に接続する蓄積電極を形成する工程と、少なくと
も前記蓄積電極上に絶縁膜を形成する工程と、前記絶縁
膜上にビット線を構成する対向電極を形成する工程とを
具備することを特徴とする半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240336A JPH0982918A (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置およびその製造方法 |
| US08/698,086 US6031260A (en) | 1995-09-19 | 1996-08-15 | Semiconductor memory device and method for manufacturing the same |
| DE19638180A DE19638180A1 (de) | 1995-09-19 | 1996-09-18 | Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung |
| KR1019960040771A KR100252741B1 (ko) | 1995-09-19 | 1996-09-19 | 반도체기억장치 및 그 제조방법 |
| US09/460,434 US6258650B1 (en) | 1995-09-19 | 1999-12-14 | Method for manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240336A JPH0982918A (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982918A true JPH0982918A (ja) | 1997-03-28 |
Family
ID=17057978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7240336A Pending JPH0982918A (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6031260A (ja) |
| JP (1) | JPH0982918A (ja) |
| KR (1) | KR100252741B1 (ja) |
| DE (1) | DE19638180A1 (ja) |
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| US8786009B2 (en) | 2009-11-03 | 2014-07-22 | Samsung Electronics Co., Ltd. | Substrate structures including buried wiring, semiconductor devices including substrate structures, and method of fabricating the same |
| JP2018110267A (ja) * | 2011-01-14 | 2018-07-12 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100360592B1 (ko) * | 1999-12-08 | 2002-11-13 | 동부전자 주식회사 | 반도체 장치 및 그 제조 방법 |
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