KR960005571B1 - 에스오아이형 다이나믹 반도체 기억장치의 제조방법 - Google Patents
에스오아이형 다이나믹 반도체 기억장치의 제조방법 Download PDFInfo
- Publication number
- KR960005571B1 KR960005571B1 KR1019920024671A KR920024671A KR960005571B1 KR 960005571 B1 KR960005571 B1 KR 960005571B1 KR 1019920024671 A KR1019920024671 A KR 1019920024671A KR 920024671 A KR920024671 A KR 920024671A KR 960005571 B1 KR960005571 B1 KR 960005571B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- plate
- polycrystalline silicon
- oxide film
- capacitor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000010408 film Substances 0.000 claims abstract description 84
- 239000003990 capacitor Substances 0.000 claims abstract description 64
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 61
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000005137 deposition process Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 238000000926 separation method Methods 0.000 abstract 2
- 238000005299 abrasion Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-IGMARMGPSA-N silicon-28 atom Chemical compound [28Si] XUIMIQQOPSSXEZ-IGMARMGPSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-OUBTZVSYSA-N silicon-29 atom Chemical compound [29Si] XUIMIQQOPSSXEZ-OUBTZVSYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000002179 total cell area Methods 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 기술에 의해 제조된 에스오아이형 다이나믹 반도체 기억장치의 구조를 나타낸 단면도.
제 2(a) 도 내지 제 2(h) 도는 본 발명의 바람직한 실시예에 따른 에스오아이형 다이나믹 반도체 기억장치의 제조공정을 나타낸 단면도.
제 3 도는 본 발명에 의한 다이나믹 반도체 기억소자의 평면도.
제 4(a) 도 내지 제 4(c) 도는 본 발명의 다른 실시예를 나타낸 제조공정 단면도.
제 5(a) 도 내지 제 5(d) 도는 본 발명의 또다른 실시예를 나타낸 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
45 : 경면 26 : 접합면
43 : 활성영역 28 : 에스오아이(SOI : Silicon On Insulator)
15 : 시드웨이퍼 24 : 핸들웨이퍼
20a, 20b : 트렌치 커패시터 44, 44a, 44b : 기판콘택
2, 33, 33a, 33b : 워드선 1, 40, 40a, 40b, 40c : 비트선
3, 38 : 드레인 4, 37a, 37b, 37c : 소스
22 : 플레이트 다결정 실리콘 7 : 캐패시터 유전막
34, 36, 101 : 측면 산화막 20 : 단위셀
본 발명은 반도체장치의 제조방법에 관한 것으로 구체적으로는, 실리콘 기판접합(Silicon Direct Bonding : 이하 SDB라 함) 기술을 이용한 에스오아이(Silicon On Insulator : SOI)형 다이나믹 반도체 기억장치를 제조하는 방법에 관한 것이다.
최근 활발히 연구되고 있는 64M 디램(DRAM)은 설계규칙(design rule) 0.3-0.4μm, 셀크기 약 1.5μm의 매우좁은 면적에서도 여전히 25fF(25×10-15F)정도의 축적용량을 요구하고 있다.
이와 같은 요구를 충족시키기 위한 한 방안으로 유효면적을 증대시키는 셀구조에 관한 연구가 활발히 전개되고 있다. 그 예로 1982년 히타치사가 1M 디램에 처음으로 트렌치 커패시터(trench capacitor)를 적용한 이래, 미국 텍사스 인스트루먼트 사는 셀면적의 최소화를 위한 이상적인 구조로 평가됐던 TTC(Trench Transistor Cell)을 4M 디램에 적용하였다. 그러나 설계규칙이 축소됨에 따라, 누설전류와 재현성 등에 있어서의 문제점들이 크게 악화되어 TTC를 16 혹은 64M 디램에 적용함에 있어서는 신중을 기하고 있다.
상술한 유효면적 증대방안과 더불어, 구조적인 즉면에서, 근본적으로 축적도를 높이고 소프트에러(softerror)에 강한 SOI 구조로 차세대 디램을 위해 제시되었는데, 히타치사의 SSS(Stacked Switching-transistor in SOI)셀, 샤프사의 SS-SPT(Stacked SOI Substrate Trench Capacitor) 및 일본전기의 TOLE(Transistor On a Lateral Epitaxil)셀 등이 대표적인 예이다.
이들 구조는 SOI를 얻는 방법으로 각각 ZMR(Zone Melting Recrystallization) 및 ELO(Epitaxial lateral Overgrowth)기술 등을 이용하고 있다.
제 1 도를 참조하여 종래 기술에 대하여 구체적으로 설명한다.
제 1 도는 ELO 방법에 의해 제조된 TOLE셀 구조를 갖는 장치의 단면도를 도시한 것이다.
이 구조에서는 시드영역(11)을 통하여 에피층이 형성되어 활성영역으로 사용됨을 알 수 있다.
한편, 축적용 다결정 실리콘(8), 커패시터 유전막(7) 및 플레이트용 다결정 실리콘(6)으로 구성된 트렌치커패시터는 기판(9)으로부터 절연막(5)으로 분리된채 트랜지스터의 소스(4)와 연결되어 있다.
도면에서 참조번호 1과 2는 각각 비트선 및 워드선을 나타낸 것이며, 3은 비트선(1)과 연결되는 드레인을 나타낸 것이다.
참조번호 13은 워드선과 워드선, 워드선과 비트선을 각각 격리시키기 위한 절연막이고, 10은 플레이트 다결정 실리콘(6)과 워드선(2)을 격리시키기 위한 절연막이며, 12는 게이트 산화막이다.
이런 구조는 활성영역과 기판이 절연막(14)으로 분리되므로 기판(9)으로부터 발생되는 각종 잡음의 유입 및 소프트 에러의 발생을 매우 효과적으로 제어할 수 있는 장점이 있다. 그런 장점에도 불구하고 이 구조는 크게 다음과 같은 두가지의 관점에서 개선이 요구된다.
첫째는 트랜지스터로 사용되는 활성영역이 단결정 실리콘이 아니라 시드영역(11)의 좁은 개구폭으로부터 성장된 에피층이기 때문에 소자크기가 축소될수록 단결정 실리콘의 경우보다 트랜지스터의 성능이 더욱 저하될 가능성이 커진다는 점이고, 둘째로는 커패시터가 평면적으로 트랜지스터의 측면에 배치되기 때문에 칩면적의 축소에는 효과적인 구조가 아니라는 점이다.
더우기 64M 디램의 수준에서는 커패시터의 평면적 비율이 전체 셀면적의 약 2배 가량으로 커지고 있음을 고려할때 커패시터의 배치문제는 더욱 중요하게 취급되어야 한다.
따라서 본 발명의 목적은 SOI 구조를 이용하여 소프트 에러에 대한 내구성을 강하게 하되 커패시터를 활성영역에 수직적으로 중첩 배치하여 면적의 효율화를 극대화 시킴으로써 차세대 초고집적 반도체 기억장치의 셀로서 적합한 새로운 구조를 갖는 다이나믹 기억장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 SDB 기법에 의해 SOI 기판을 제조하여 단결정 실리콘을 활성영역으로 사용함으로써 보다 안정된 장치특성을갖는 초미세 트랜지스터(Deep Submicron MOS Transistor)의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명은 시드웨이퍼 상에 활성영역을 정의한 후 LOCOS 방법으로 제 1 격리용 산화막을 성장시키고, 상기 활성영역에 제 2 격리용 산화막을 형성하는 단계와, 매몰구조물과 상기 활성영역을 전기적으로 연결하는 기판콘택을 형성하고 커패시터용 다결정 실리콘을 증착한 후 절연막을 성장시키고, 이 절연막을 이용하여 커패시터의 패턴을 정의하는 단계와, 상기 커패시터가 정의된 상기 시드웨이퍼에 플레이트용 다결정 실리콘을 채운 후 경면처리하여 절연막이 형성된 핸들 웨이퍼와 접합시키는 단계와, 상기 시드웨이퍼를 연마하여 박막화 시키는 단계와, 플레이트 다결정 실리콘 콘택영역을 형성하고 플레이트 전극연결용 다결정 실리콘 및 산화막을 순차로 증착한 후 플레이트 전극 연결영역을 정의하는 단계와, 게이트 산화막을 성장시키고 워드선용 다결정 실리콘을 증착한 후 워드선을 정의하고 LDD(Lightly Doped Drain) 방법으로 측면산화막을 형성하는 단계 및 SOI상에 이온주입하여 트랜지스터의 소스 및 드레인을 형성하고 제 3 격리용 산화막을 증착하고 드레인 콘택 및 플레이트 콘택을 형성한 후 워드선 전극과 비트선 전극 및 플레이트 전극을 형성하는 단계로 이루어진다.
이하 첨부된 도면에 나타낸 실시예에 의하여 본 발명을 상세히 설명한다.
제 2(a) 도 내지 제 2(h) 도는 본 발명의 제 1 실시에에 따른 반도체 기억장치의 제조공정을 나타낸 단면도이다.
제 2(a) 도는 격리용 산화막 형성공정을 나타낸 것이다. 시드웨이퍼(seed wafer)인 P형 기판(15)위에 트랜지스터가 형성될 활성영역(43)을 정의한 뒤 LOCOS(Local Oxidation of Silicon) 방법에 의해 제 1 격리용 산화막(16)을 약 6000Å정도 성장시킨뒤 제 2 격리용 산화막(17)을 약 2500Å정도 형성한다.
이 공정에서, 제 2 격리용 산화막(17)을 형성함으로써 다음에 이어지는 트렌치 식각공정 및 드레인 콘택 형성공정을 수행할때 SOI의 손상 및 식각을 방지할 수 있다.
제 2(b) 도는 매몰구조물과 활성영역(43)을 전기적으로 연결하기 위해 기판콘택(44a, 44b)을 형성하고, 다결정 실리콘(18)을 약 1.6μm 정도의 두께로 증착한 뒤 경면처리하고 절연막(19)을 증착한 후 다결정 실리콘상면의 절연막(19)을 이용하여 트렌치 커패시터(20a, 20b)의 패턴을 정의한 상태를 나타낸 것이다.
이때, 커패시터용 다결정 실리콘(18)에는 활성영역에 형성되는 트랜지스터의형태가 NMOS의 경우 N형 불순물이 도핑되고 PMOS의 경우 P형 불순물이 도핑된다. 커패시턴스는 면적에 비례하므로, 설계조건에 따라서 유효한 커패시턴스를 얻기 위해 다결정 실리콘(18)의 두께 및 커패시터 유전막(20)의 두께는 변할 수 있다.
다결정 실리콘 상면의 절연막(19)은 약 6000Å 정도로 두껍게 하여 커패시터의 누설전류의 발생을 억제시킨다.
제 2 격리용 산화막(17)은 트렌치 식각공정에서 활성영역(43)이 손상되는 것을 막고 얇은 SOI가 식각되는 것을 방지해 주는 역할을 한다.
커패시터용 다결정 실리콘(18)을 증착하는 공정에서, 활성영역(43)과 제 1 격리용 산화막(16)의 단차를 줄이기 위해 경우에 따라서 다결정 실리콘을 1차로 증착하고 평탄화(planarization)한 후 2차로 다결정 실리콘을 증착시킴으로써 커패시터용 다결정 실리콘(18)의 표면이 평탄하도록 조정할 수 있다.
또한, 커패시터용 다결정 실리콘(18)의 증착이 완료된 후 표면을 경면처리함으로서 다결정 실리콘(18)의 밑면(67)도 커패시터로 활용된다.
트렌치 커패시터의 패턴을 형성하는 공정에서 플레이트 전극이 형성될 부분(21)도 동시에 정의되며, 트렌치 식각공정에서 발생된 벽면표면손상(surface roughness)을 줄이기 위한 전처리 공정이 선택적으로 실시될 수도 있다.
한편, 플레이트영역(21)을 활성영역(43)내에 정의함으로써 두꺼운 제 1 격리용 산화막(16)을 식각하는 공정을 거치지 않고도 플레이트 다결정 실리콘(22)과 전기적으로 연결되게 할 수도 있다.
이 공정에서 정의되는 커패시터의 형태는 스택(stack)형 혹은, 트렌치와 스택을 혼합시킨 형태 등으로 변형될 수도 있다.
제 2(c) 도는 매입구조물인 트렌치 커패시터(20a, 20b)가 형성된 시드웨이퍼(15)와 핸들웨이퍼(24)의 접착과정을 설명하기위한 도면이다.
시드웨이퍼(15)에 플레이트 전극이 될 다결정 실리콘(22)을 채운뒤(refill) 표면연마작업을 통해 경면(23)을 형성한 후 절연막(25)이 형성된 핸들웨이퍼(24)와 시드웨이퍼(15)를 접합시킨다.
이 접합공정에서, 접합력의 향상을 위해 열처리방법 및 고압펄스 인가방법이 활용될 수 있으나 본 발명의 경우에는 전기적 특성을 갖는 구조물이 매립된 상태에서 두 웨이퍼가 접합되기 때문에 고압펄스 인가방법은 사용되지 않는다. 따라서, 열처리에 의해 두 기판을 접합하는 공정에 있어서, 고온으로 장시간 열처리하는 경우에는 구조물과 활성영역간에 기판콘택(44a, 44b)을 통한 불순물의 확산을 촉진시키므로 900℃를 넘지않는 비교적 낮은 온도에서 짧은 시간내에 열처리를 수행한다.
제 2(d) 도는 웨이퍼 접합공정이 완료된 후 시드웨이퍼(15)를 기계적, 화학적으로 연마하여 박막화하는 공정이 완료된 상태를 나타낸 것이다.
시드웨이퍼(15)의 박막화 공정은 제 1 격리용 산화막(16)이 나타나는 지점(27)에서 중단되어 일정두께의 실리콘박막 즉, SOI(28)가 활성영역으로 남게되며, 이 활성영역의 하부에 커패시터(20a, 20b) 및 플레이트 다결정 실리콘(22)이 매몰된 구조를 이루게 된다.
이 공정에서 형성된 SOI(28)는 단결정 실리콘 그 자체이며 또한 연마공정을 통해 단결정 실리콘 경면(45)을 얻게 된다. 제 1 격리용 산호막(16)은 상술한 바와 같이 연마중단층(etch stop layer)의 역할을 할뿐 아니라 이어지는 트랜지스터 형성공정에서 일종의 정렬자(align key)의 역할도 동시에 수행한다.
제 1 격리용 산화막(16)을 웨이퍼 접합공정 후의 일련의 공정에서 정렬자로 사용함으로써, 트렌치 커패시터(20a, 20b)와 소스와 플레이트 다결정 실리콘 및 플레이트 다결정 실리콘 콘택영역의 정렬정확도를 높일 수 있다.
제 2(e) 도는 플레이트 전극의 연결공정을 나타낸 것이다. 제 1 격리용 산화막(16)을 식각하여 플레이트 다결정 실리콘 콘택영역(29)을 형성하고 플레이트 전극연결을 위하여 다결정 실리콘 및 산화막을 순차 증착한뒤 플레이트 전극연결영역(30)을 정의한다.
활성영역(43)에는 필요에 따라 문턱전압(threshold voltage)조정을 위해 이온주입(ion implantation)공정을 추가로 실시할 수 있다.
제 2(f) 도는 게이트 산화막(32)을 성장시키고 워드선용 다결정 실리콘을 증착한 뒤 워드선(33a, 33b)을 정의하고 LDD(Lightly Doped Drain)공정에 의한 측면산화막(34)이 형성된 상태를 나타낸 단면도이다. 이 공정에서, 플레이트 전극에도 다결정 실리콘(35) 및 측면산화막(36)이 형성된다.
제 2(g) 도는 커패시터가 트랜지스터 밑에 매몰된 다이나믹 기억소자가 완성된 상태를 나타낸 단면도이다. 트랜지스터의 소스(37a, 47b) 및 드레인(38)을 형성하기 우해 이온주입을 수행하고 제 3 격리용 산화막(39)을 증착하고 드레인 콘택(40) 및 플레이트 콘택(41)을 형성한 뒤 각각의 금속선(42a, 42b)을 정의한다.
트랜지스터를 형성하는 공정에서, 소스(37a, 37b)는 커패시터(20a, 20b)와 직접 연결시키고 드레인(38)은 제 2 격리용 절연막(17)과 직접 연결되게 함으로써 접합 커패시턴스(junction capacitance)를 감소시켜 소자의 동작속도를 증가시킨다.
본 실시예에 따른 기억장치는 하나의 드레인(38)을 공통으로 하여 2개의 디램셀이 연결되고 트랜지스터의 소스(37a, 37b)와 기판콘택이 커패시터(20a, 20b)와 수직으로 중첩된다. 플레이트 전압(Vp)은 전극금속(42b)으로부터 모든 커패시터(본 예시도에서는 20a, 20b)의 외벽으로 인가되며 "1" 혹은 "0"의 데이터는 비트선(40)에 인가되어 워드선(33a 혹은 33b)으로 각각의 소스(37a 혹은 37b)를 통해 각각의 커패시터(20a, 20b)에 저장(write)된다. 데이터의 읽기(read)는 커패시터(20a, 20b)에 저장된 전하가 워드선(33a, 33b)의 제어신호로써 드레인(38) 및 비트선(40)을 통해 읽혀진다.
제 2(h) 도는 제 2(g) 도의 전기적 등가회로를 나타낸 것이다.
비트선 BI(30)의 신호는 공통 드레인(38)을 통해 두개의 트랜지스터와 병렬로 연결되어 있고 워드선(33a, 33b)는 각각의 게이트(32a, 32b)에 연결되어 있다. 플레이트 전압(Vp)은 플레이트선(30)이 플레이트 콘택(29)을 통해 커패시터(20a, 20b) 각각의 외벽에 공통으로 인가된다.
제 3 도는 본 발명에 의한 단위셀(20)들의 배열로써 3개의 워드선(33a, 33b, 33c) 및 3개의 비트선(40a, 40b, 40c)으로 구성된 3×3 다이나믹 반도체 기억장치의 배치도이다. 활성영역(43)위로 워드선(33a, 33b, 33c)이 통과하고 비트선(40a, 40b, 40c)은 드레인(38)과 연결되며 트렌치 커패시터(20a, 20b)와 소스와의 연결은 기파콘택(37a, 37b)으로 이루어진다.
본 발명의 장치는 드레인(38)을 통하여 2개의 단위셀(20)이 연결되고 활성영역(43)내에 커패시터(20a, 20b)가 위치하여 트랜지스터의 소스(37a, 37b)와 기판콘택(44a, 44b)이 커패시터(20a, 20b)와 중첩된다.
플레이트(22)와의 연결을 위한 전극배치로써 플레이트 다결정 실리콘 콘택(29) 위에 플레이트 전극연결용 다결정 실리콘(30)이 정의되고 그 위에 플레이트 콘택(41)을 형성하면서 플레이트 전극용 금속선(42)이 연결된다.
비트선(40)의 콘택을 형성할때 자기정렬 드레인(self aligned drain)공정을 이용하여 드레인(38)과 워드선(33a 또는 33b) 사이의 간격 여유도를 줄임으로써 단위셀의 면적을 더욱 줄일 수 있다.
또한, 커패시터(20a, 20b) 위로 도핑된 플레이트 콘택용 다결정 실리콘(29)을 증착한 뒤 플레이트 전압(Vp)을 인가하기 위한 전극(42)을 셀어레이 주위에 배치함으로써 커패시터의 한쪽면 전위를 고정시킬 수 있다.
제 4(a) 도 내지 제 4(c) 도는 본 발명의 제 2 실시예에 따른 반도체 기억장치의 제조공정을 나타낸 단면도이다.
본 실시예에서는 상술한 제 1 실시예에서와 같이, 실리콘기판 접합공정(제 2 도의 (c)참조) 전에 제 2(b) 도와 같이 기판콘택(44a, 44b)을 형성하지 않고, 제 2(f) 도와 같이 측면산화막 공정이 완료된 후에 형성한다.
이를 제 4 도를 참조하면서 상세히 설명하면 다음과 같다.
제 4(a) 도는 기판콘택 형성공정만 제외하고는 제 2(a) 도 내지 제 2(f) 도와 동일한 공정이 수행된 상태를 나타낸 것으로, 측면산화막(101)과 마스크 산화막(102)이 있는 형태의 전달 트랜지스터를 제조한 것이다.
이어, 제 4(b) 도와 같이, 전달 트랜지스터를 형성한 상태에서 감광막(106)을 도포하고 소스패턴을 형성한 후 소스영역(103)의 실리콘(28) 및 절연막(17)을 순차로 식각하여 매몰된 커패시터(20a, 20b)의 다결정 실리콘 표면이 드러나게 한다.
이어, 다결정 실리콘 혹은 실리사이드 등과 같은 전도체 박막(104)을 증착한 후 제 4(c) 도와 같이 소스영역만 채워지도록 패턴형성 공정을 수행한 후 제 3 격리용 산화막(39)을 증착한다.
소스영역(103)은 전도체 박막(104)과 측면산화막(101a) 아래의 잔유 실리콘(105)으로 구성된다.
이와 같이 함으로써 제 1 실시예에서 기판접합 후의 열처리로 인한 소스영역 불순물 확산 때문에 전달 트랜지스터의 채널 길이가 변화되는 것을 방지할 수 있다.
제 5(a) 도 내지 제 5(b) 도는 본 발명의 제 3 실시예를 나타낸 것이다.
본 실시예는 전술한 제1 및 제 2 실시예에서 전달 트랜지스터의 활성영역(43)이 전기적으로 부유되어 그 특성이 열화되는 현상을 방지하기 위한 것으로, 제 5 도를 참조하면서 구체적으로 기술하면 다음과 같다.
먼저, 제 2(a) 도와 같은 공정이 완료된 후 제 5(a) 도와 같이 매몰전극용 다결정 규소막(106)을 형성하고 절연막(107)을 형성한다.
이어, 제 5 도(b)와 같이 커패시터와 연결될 콘택홀(108a, 108b)을 형성한 뒤 매몰전극용 다결정 규소막(106)을 열산화시켜 측벽 산화막(109a, 109b, 109c, 109d)을 형성한다.
그후, 제 5(c) 도와 같이 콘택홀(108a, 108b)의 산화막(17)을 식각하여 규소판(15)의 표면이 노출되게 한 후 제 2(b) 도 이후의 공정을 수행하여 제 5(d) 도와 같이 반도체 기억장치를 완성시킨다.
본 실시예에 의하면 매몰전극용 다결정 규소막(106)에 바이어스를 인가함으로써 활성영역(43)을 안정화시킬 수 있게 되어 전달 트랜지스터 및 회로의 동작특성이 개선되는 효과를 얻을 수 있다.
이상에서 설명한 바와 같이 본 발명의 방법에 의하면 첫째, 단위셀의 면적을 5F2(IF2=4λ2, 2λ : 최소선폭)까지 축소할 수 있는 셀배치가 가능하기 때문에 차세대 기억장치를 위한 구조로서 기대된다.
둘째, 금속선 등 추가적인 구조물도 매립이 가능하기 때문에 고집적화에 따른 다중금속 배선공정의 복잡성을 개선할 수 있다.
셋째, SOI 활성영역으로 단결된 실리콘이 사용되므로 우수한 성능을 갖는 SOI 장치를 얻을 수 있다.
넷째, SOI 장치의 빠른 동작속도 및 내방사선 효과를 고려할때 고속, 고내성, 고기능의 다이나믹 반도체 기억장치를 제공할 수 있다.
Claims (16)
- 실리콘 기판접합을 이용한 SOI형 반도체 기억장치의 제조방법에 있어서, 시드웨이퍼(15)상에 활성영역(43)을 정의한 후 LOCOS 방법으로 제 1 격리용 산화막(16)을 성장시키고, 상기 활성영역(43)에 제 2 격리용 산화막(17)을 형성하는 공정과, 매몰구조물과 상기 활성영역(43)을 전기적으로 연결하는 기판콘택(44a, 44b)을 형성하고 커패시터용 다결정 실리콘(18)을 증착한 후 절연막(19)을 성장시키고, 이 절연막(19)을 이용하여 커패시터(20a, 20b)의 패턴을 정의하는 공정과, 상기 커패시터(20a, 20b)가 정의된 상기 시드웨이퍼(15)에 플레이트용 다결정 실리콘(22)을 채운 후 경면처리하여 절연막(25)이 형성된 핸들웨이퍼(24)와 접합시키는 공정과, 상기 시드웨이퍼(15)를 연마하여 박막화시키는 공정과, 플레이트 다결정 실리콘 콘택영역(29)을 형성하고 플레이트 전극연결용 다결정 실리콘(30) 및 산화막(31)을 순차로 증착한 후 플레이트 전극 연결영역을 정의하는 공정과, 게이트 산화막(32)을 성장시키고 워드선용 다결정 실리콘을 증착한 후 워드선(33a, 33b)을 정의하고 LDD 방법으로 측면산화막(34)을 형성하는 공정 및 SOI(28)상에 이온주입하여 트랜지스터의 소스(37a, 37b) 및 드레인(38)을 형성하고 이어, 제 3 격리용 산화막(39)을 증착하고 드레인 콘택(40) 및 플레이트 콘택(41)을 형성한 후 워드선 전극과 비트선 전극(42a) 및 플레이트 전극(42b)을 형성하는 공정을 포함하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 커패시터 패턴 정의공정에서 상기 커패시터의 형태를 스택형 혹은 트렌치-스택 혼합형으로 정의하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 커패시터 패턴 정의공정에서 상기 커패시터용 다결정 실리콘(18)의 밑면(67)을 커패시터로 활용하기 위하여 상기 커패시터용 다결정 실리콘(18)을 경면처리하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 커패시터용 다결정 실리콘 증착공정에서 활성영역(43)과 상기 제 1 격리용 산화막(16)간의 단차를 줄이기 위하여 1차로 다결정 실리콘을 소정두께로 증착하고 평탄화 한 후 2차로 다결정 실리콘을 증착하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 제1 및 제 2 격리용 산화막(16. 17)에 의해 상기 플레이트용 다결정 실리콘(22)으로부터 격리된 SOI(28)상에 트랜지스터를 형성하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 웨이퍼 접합공정은 약 900℃ 정도의 온도에서 수행되는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 플레이트 전극연결공정은 문턱전압을 조정하기 위해 상기 활성영역(43)으로 이온을 주입하는 공정을 부가적으로 포함하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항 또는 제 5 항에 있어서, 상기 트랜지스터 형성공정에서 상기 트랜지스터의 소스(37a, 37b)는 상기 커패시터(20a, 20b)와 집적 연결되게 형성되고 상기 드레인(38)은 상기 제 2 격리용 산화막(17)상에 형성되는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 시드웨이퍼 박막화공정은 상기 제 1 격리용 산화막(16)이 나타나는 지점(27)에서 중단되는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 격리용 산화막(16)은 다음에 이어지는 공정들에서 정렬자로 사용되는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 트랜지스터의 소스를 통하여 2개의 단위셀(20)들이 연결되고 커패시터가 활성영역내에 위치하도록 하기 위해 상기 트랜지스터의 소스와 기판콘택을 상기 커패시터와 중첩시키는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 비트선 전극 형성공정에서 단위셀의 면적을 줄이기 위해 자기정렬 드레인 방법으로 드레인과 워드선 사이의 간격을 줄이는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 플레이트 전극 형성공정에서 상기 커패시터의 한쪽면 전위를 고정시키기 위해 플레이트 전극을 셀 배열 주위에 배치시키는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 플레이트 전극 형성공정에서 상대적으로 두꺼운 상기 제 1 격리용 산화막(16)을 식각하지 않고 플레이트용 다결정 실리콘(22)과 전기적으로 연결하기 위하여 플레이트 영역(21)을 활성영역(43)내에 정의하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- SOI형 반도체 기억장치의 제조방법에 있어서, 시드웨이퍼(15)상에 활성영역(43)을 정의한 후 LOCOS 방법으로 제 1 격리용 산화막(16)을 성장시키고, 상기 활성영역(43)에 제 2 격리용 산화막(17)을 형성하는 공정과, 커패시터용 다결정 실리콘(18)을 증착한 후 절연막(19)을 성장시키고, 이 절연막(19)을 이용하여 커패시터(20a, 20b)의 패턴을 정의하는 공정과, 상기 커패시터(20a, 20b)가 정의된 상기 시드웨이퍼(15)에 플레이트용 다결정 실리콘(22)을 채운 후 경면처리하여 절연막(25)이 형성된 핸들웨이퍼(24)와 접합시키는 공정과, 상기 시드웨이퍼(15)를 연마하여 박막화시키는 공정과, 플레이트 다결정 실리콘 콘택영역(29)을 형성하고 플레이트 전극연결용 다결정 실리콘(30) 및 산화막(31)을 순차로 증착한 후 플레이트 전극연결영역을 정의하는 공정과, 게이트 산화막(32)을 성장시키고 워드선용 다결정 실리콘을 증착한 후 워드선(33a, 33b)을 정의하고 LDD 방법으로 측면산화막(101) 및 마스크 산화막(102)을 형성하는 공정과, 감광막(106)을 도포하고 소스패턴을 형성한 후 소스영역(103)의 실리콘(28) 및 절연막(17)을 순차로 식각하는 공정과, 전도체 박막(104)을 증착하여 상기 소스영역(103)만 채워지게 하는 공정과, 제 3 격리용 산화막(39)을 증착하고 드레인 콘택(40) 및 플레이트 콘택(41)을 형성한 후 워드선 전극과 비트선 전극(42a) 및 플레이트 전극(42b)을 형성하는 공정을 포함하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
- SOI형 반도체 기억장치의 제조방법에 있어서, 시드웨이퍼(15)상에 활성영역(43)을 정의한 후 LOCOS 방법으로 제 1 격리용 산화막(16)을 성장시키고, 상기 활성영역(43)에 제 2 격리용 산화막(17)을 형성하는 공정과, 매몰 전극용 다결정 규소막(106)과 절연막(107)을 순차로 형성하고 식각하여 커패시터를 위한 콘택홀(108a, 108b)을 형성한 후 상기 다결정 규소막(106)을 열산화시켜 측벽산화막(109a, 109b, 109c, 109d)을 형성하는 공정과, 상기 콘택홀(108a, 108b)의 상기 제 2 격리용 산화막(17)을 식각하여 상기 시드웨이퍼(15)의 표면이 노출되게 하는 공정과, 커패시터용 다결정 실리콘(18)을 증착한 후 절연막(19)을 성장시키고, 이 절연막(19)을 이용하여 커패시터(20a, 20b)의 패턴을 정의하는 공정과, 상기 커패시터(20a, 20b)가 정의된 상기 시드웨이퍼(15)에 플레이트용 다결정 실리콘(22)을 채운 후 경면처리하여 절연막(25)이 형성된 핸들웨이퍼(24)와 접합시키는 공정과, 상기 시드웨이퍼(15)를 연마하여 박막화시키는 공정과, 플레이트 다결정 실리콘 콘택영역(29)을 형성하고 플레이트 전극연결용 다결정 실리콘(30) 및 산화막(31)을 순차로 증착한 후 플레이트 전극연결영역을 정의하는 공정과, 게이트 산화막(32)을 성장시키고 워드선용 다결정 실리콘을 증착한 후 워드선(33a, 33b)을 정의하고 LDD 방법으로 측면산화막(34)을 형성하는 공정 및 SOI(28)상에 이온주입하여 트랜지스터의 소스(37a, 37b) 및 드레인(38)을 형성하고 이어, 제 3 격리용 산화막(39)을 증착하고 드레인 콘택(40) 및 플레이트 콘택(41)을 형성한 후 워드선 전극과 비트선 전극(42a) 및 플레이트 전극(42b)을 형성하는 공정을 포함하는 것을 특징으로 하는 SOI형 다이나믹 반도체 기억장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR910023207 | 1991-12-17 | ||
| KR91-23207 | 1991-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014993A KR930014993A (ko) | 1993-07-23 |
| KR960005571B1 true KR960005571B1 (ko) | 1996-04-26 |
Family
ID=19324998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920024671A KR960005571B1 (ko) | 1991-12-17 | 1992-12-17 | 에스오아이형 다이나믹 반도체 기억장치의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH079948B2 (ko) |
| KR (1) | KR960005571B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4084005B2 (ja) * | 2001-06-26 | 2008-04-30 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-12-17 JP JP4337199A patent/JPH079948B2/ja not_active Expired - Fee Related
- 1992-12-17 KR KR1019920024671A patent/KR960005571B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669450A (ja) | 1994-03-11 |
| JPH079948B2 (ja) | 1995-02-01 |
| KR930014993A (ko) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6403435B1 (en) | Method for fabricating a semiconductor device having recessed SOI structure | |
| EP0315803B1 (en) | A DRAM cell formed on an insulating layer having a buried semiconductor pillar structure and a manufacturing method thereof | |
| EP0220410B1 (en) | A dynamic random access memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor | |
| US7785961B2 (en) | Trench DRAM cell with vertical device and buried word lines | |
| KR100232393B1 (ko) | 반도체 기억장치 및 그의 제조방법 | |
| KR100526725B1 (ko) | 부분 ｓｏｉ 구조를 갖는 반도체 장치 및 그 제조 방법 | |
| US7084028B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US6723589B2 (en) | Method of manufacturing thin film transistor in semiconductor device | |
| US6177299B1 (en) | Transistor having substantially isolated body and method of making the same | |
| US6177697B1 (en) | Arrangement for DRAM cell using shallow trench isolation | |
| JPH0982918A (ja) | 半導体記憶装置およびその製造方法 | |
| GB2288276A (en) | Dram memory cell utilising surrounding gate transistor and method of manufacture | |
| JP2005175090A (ja) | 半導体メモリ装置及びその製造方法 | |
| US5041887A (en) | Semiconductor memory device | |
| US5034787A (en) | Structure and fabrication method for a double trench memory cell device | |
| US5380674A (en) | Method of fabricating semiconductor memory device having trench capacitor and electrical contact thereto | |
| KR100322216B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JPH05190795A (ja) | メモリセルアレイ | |
| KR100528264B1 (ko) | 단일-트랜지스터-메모리 셀 장치 및 그 제조 방법 | |
| KR100319623B1 (ko) | 디램 셀 어레이 및 그 제조방법 | |
| KR960005571B1 (ko) | 에스오아이형 다이나믹 반도체 기억장치의 제조방법 | |
| US5250828A (en) | Structure of semiconductor memory device | |
| JPH02143456A (ja) | 積層型メモリセルの製造方法 | |
| JPH11168202A (ja) | メモリセルおよび該メモリセルを形成する方法 | |
| US6569733B2 (en) | Gate device with raised channel and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |