JPH079948B2 - Ｓｏｉ型ダイナミック半導体記憶装置の製造方法 - Google Patents
Ｓｏｉ型ダイナミック半導体記憶装置の製造方法Info
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- JPH079948B2 JPH079948B2 JP4337199A JP33719992A JPH079948B2 JP H079948 B2 JPH079948 B2 JP H079948B2 JP 4337199 A JP4337199 A JP 4337199A JP 33719992 A JP33719992 A JP 33719992A JP H079948 B2 JPH079948 B2 JP H079948B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、具体的には、シリコン基板接合（Ｓｉｌｉｃｏ
ｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ、以下ＳＤＢ．）技
術を利用するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕ
ｌａｔｏｒ：ＳＯＩ）型ダイナミック半導体記憶装置を
製造する方法に関する。
に関し、具体的には、シリコン基板接合（Ｓｉｌｉｃｏ
ｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ、以下ＳＤＢ．）技
術を利用するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕ
ｌａｔｏｒ：ＳＯＩ）型ダイナミック半導体記憶装置を
製造する方法に関する。
【０００２】
【従来の技術】最近活発に研究されている６４Ｍ ＤＲ
ＡＭは、設計規則０．３−０．４μｍセル大きさ約１．
５μｍの非常に狭い面積においても、依然として２５ｆ
Ｆ（２５×１０〜15 Ｆ）程度の測定容量を要求してい
る。このような要求を充足させるための一つの方案で、
有効面積を増大させるセル構造に関する研究が活発に展
開されている。
ＡＭは、設計規則０．３−０．４μｍセル大きさ約１．
５μｍの非常に狭い面積においても、依然として２５ｆ
Ｆ（２５×１０〜15 Ｆ）程度の測定容量を要求してい
る。このような要求を充足させるための一つの方案で、
有効面積を増大させるセル構造に関する研究が活発に展
開されている。
【０００３】その例として、１９８２年日立社が１Ｍ
ＤＲＡＭに初めてトレンチキャパシタ（Ｔｒｅｎｃｈ
Ｃａｐａｃｉｔｏｒ）を適用した以来、米国テキサスイ
ンストールメント（Ｉｎｓｔａｌｌｍｅｎｔ）社は、セ
ル面積の最小化のため理想的な構造に評価されたＴＴＣ
（Ｔｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ Ｃｅｌｌ）を
４Ｍ ＤＲＡＭに適用した。
ＤＲＡＭに初めてトレンチキャパシタ（Ｔｒｅｎｃｈ
Ｃａｐａｃｉｔｏｒ）を適用した以来、米国テキサスイ
ンストールメント（Ｉｎｓｔａｌｌｍｅｎｔ）社は、セ
ル面積の最小化のため理想的な構造に評価されたＴＴＣ
（Ｔｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ Ｃｅｌｌ）を
４Ｍ ＤＲＡＭに適用した。
【０００４】然し、設計規則が縮小されることによっ
て、漏洩電流と再現性等において、問題点等が大きく悪
化し、ＴＴＣを１６或いは６４Ｍ ＤＲＡＭに適用する
ことにおいては慎重を期している。
て、漏洩電流と再現性等において、問題点等が大きく悪
化し、ＴＴＣを１６或いは６４Ｍ ＤＲＡＭに適用する
ことにおいては慎重を期している。
【０００５】上述する有効面積増大方案と同時に、構造
的な側面で根本的に集積度を高めて、ソフトエラー（Ｓ
ｏｆｔ ｅｒｒｏｒ）に強いＳＯＩ構造も次世代ＤＲＡ
Ｍのため提示されたものに、日立社のＳＳＳ（Ｓｔａｃ
ｋｅｄ Ｓｗｉｔｃｈｉｎｇｔｒａｎｓｉｓｔｏｒ ｉ
ｎ ＳＯＩ）セル、シャープ（Ｓｈａｒｐ）社のＳＳ−
ＳＰＴ（Ｓｔａｃｋｅｄ ＳＯＩ Ｓｕｂｓｔｒａｔｅ
ｐｌａｔｅ ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ）、
日本電気のＴＯＬＥ（Ｔｒａｎｓｉｓｔｏｒｏｎ ａ
ｌａｔｅｒａｌ ｅｐｉｔａｘｉａｌ）セル等が代表的
な例である。
的な側面で根本的に集積度を高めて、ソフトエラー（Ｓ
ｏｆｔ ｅｒｒｏｒ）に強いＳＯＩ構造も次世代ＤＲＡ
Ｍのため提示されたものに、日立社のＳＳＳ（Ｓｔａｃ
ｋｅｄ Ｓｗｉｔｃｈｉｎｇｔｒａｎｓｉｓｔｏｒ ｉ
ｎ ＳＯＩ）セル、シャープ（Ｓｈａｒｐ）社のＳＳ−
ＳＰＴ（Ｓｔａｃｋｅｄ ＳＯＩ Ｓｕｂｓｔｒａｔｅ
ｐｌａｔｅ ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ）、
日本電気のＴＯＬＥ（Ｔｒａｎｓｉｓｔｏｒｏｎ ａ
ｌａｔｅｒａｌ ｅｐｉｔａｘｉａｌ）セル等が代表的
な例である。
【０００６】これらの構造は、ＳＯＩを得る方法でそれ
ぞれＺＭＲ（Ｚｏｎｅ Ｍｅｌｔｉｎｇ Ｒｅｃｒｙｓ
ｔａｌｌｉｚａｔｉｏｎ）及びＥＬＯ（Ｅｐｉｔａｘｉ
ａｌＬａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）技術等を
利用している。
ぞれＺＭＲ（Ｚｏｎｅ Ｍｅｌｔｉｎｇ Ｒｅｃｒｙｓ
ｔａｌｌｉｚａｔｉｏｎ）及びＥＬＯ（Ｅｐｉｔａｘｉ
ａｌＬａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）技術等を
利用している。
【０００７】図１を参照して従来技術に対して、さらに
具体的に説明する。図１は、ＥＬＯ方法により製造され
たＴＯＬＥセル構造を有する装置の断面図を示す。
具体的に説明する。図１は、ＥＬＯ方法により製造され
たＴＯＬＥセル構造を有する装置の断面図を示す。
【０００８】この構造では、シード領域１１を通してエ
ピタキシャル層が形成され、活性領域に用いられること
を知ることができる。一方、測定用多結晶シリコン８、
キャパシタ誘電膜７及びプレート用多結晶シリコン６で
構成されたトレンチ−キャパシタは、基板９から絶縁膜
５で分離されたまま、トランジスターのソース４と連結
されている。
ピタキシャル層が形成され、活性領域に用いられること
を知ることができる。一方、測定用多結晶シリコン８、
キャパシタ誘電膜７及びプレート用多結晶シリコン６で
構成されたトレンチ−キャパシタは、基板９から絶縁膜
５で分離されたまま、トランジスターのソース４と連結
されている。
【０００９】図面において、参照番号１と２は、それぞ
れビット線及びワード線を示している。３は、ビット線
１と連結されるドレーンを示す。参照番号１３は、ワー
ド線とワード線、ワード線とビット線をそれぞれ隔離さ
せるため絶縁膜で、１０は、プレート多結晶シリコン６
とワード線２を隔離させるため絶縁膜で、１２はゲート
酸化膜である。
れビット線及びワード線を示している。３は、ビット線
１と連結されるドレーンを示す。参照番号１３は、ワー
ド線とワード線、ワード線とビット線をそれぞれ隔離さ
せるため絶縁膜で、１０は、プレート多結晶シリコン６
とワード線２を隔離させるため絶縁膜で、１２はゲート
酸化膜である。
【００１０】このような構造は、活性領域と基板が絶縁
膜１４で分離されるので、基板９から発生される各種雑
音の流入及びソフトエラーの発生を最も効果的に制御す
ることができる利点がある。
膜１４で分離されるので、基板９から発生される各種雑
音の流入及びソフトエラーの発生を最も効果的に制御す
ることができる利点がある。
【００１１】
【発明が解決しようとする課題】しかし、上記従来の構
造は、そのような利点にも拘らず、大きく次のような二
つの視点で改善が要求される。
造は、そのような利点にも拘らず、大きく次のような二
つの視点で改善が要求される。
【００１２】第１に、トランジスターに用いられる活性
領域が単結晶シリコンでなく、シード領域１１の狭い開
口幅から成長されたエピタキシャル層であるために、素
子大きさが縮小される程、単結晶シリコンの場合よりト
ランジスターの性能がさらに低下する可能性が大きくな
る。
領域が単結晶シリコンでなく、シード領域１１の狭い開
口幅から成長されたエピタキシャル層であるために、素
子大きさが縮小される程、単結晶シリコンの場合よりト
ランジスターの性能がさらに低下する可能性が大きくな
る。
【００１３】第２に、キャパシタが平面的にトランジス
ター側面に配置されるため、チップ面積の縮小には効果
的な構造ではないという点である。さらに、６４Ｍ Ｄ
ＲＡＭの水準では、キャパシタの平面積比率が全体セル
面積の約２倍程度大きくなるためにキャパシタの配置問
題は、さらに重要に取扱わなければならない。
ター側面に配置されるため、チップ面積の縮小には効果
的な構造ではないという点である。さらに、６４Ｍ Ｄ
ＲＡＭの水準では、キャパシタの平面積比率が全体セル
面積の約２倍程度大きくなるためにキャパシタの配置問
題は、さらに重要に取扱わなければならない。
【００１４】従って、本発明の目的は、ＳＯＩ構造を利
用して、ソフトエラーに対する耐久性を強くして、キャ
パシタを活性領域に垂直的に重畳、配置して面積の効率
化を極大化させて、次世代超高集積半導体記憶装置のセ
ルに適合する新しい構造を有するダイナミック記憶装置
の製造方法を提供することにある。
用して、ソフトエラーに対する耐久性を強くして、キャ
パシタを活性領域に垂直的に重畳、配置して面積の効率
化を極大化させて、次世代超高集積半導体記憶装置のセ
ルに適合する新しい構造を有するダイナミック記憶装置
の製造方法を提供することにある。
【００１５】本発明の他の目的は、ＳＤＢ技法によりＳ
ＯＩ基板を製造して、単結晶シリコンを活性領域に用い
ることで、より安定された装置特性を有する超微細トラ
ンジスター（Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ ＭＯＳ
Ｔｒａｎｓｉｓｔｏｒ）の製造方法を提供することにあ
る。
ＯＩ基板を製造して、単結晶シリコンを活性領域に用い
ることで、より安定された装置特性を有する超微細トラ
ンジスター（Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ ＭＯＳ
Ｔｒａｎｓｉｓｔｏｒ）の製造方法を提供することにあ
る。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、シードウェーハ上に活性領域を定義した
後、Ｌｏｃｏｓ方法で第１隔離用酸化膜を成長させ、上
記活性領域に第２隔離用酸化膜を形成する段階と、埋没
構造物と上記活性領域を電気的に連結する基板コンタク
トを形成して、キャパシタ用多結晶シリコンを被覆した
後、絶縁膜を成長させ、この絶縁膜を利用してキャパシ
タのパターンを定義する段階と、上記キャパシタが定義
された上記シードウェーハにプレート用多結晶シリコン
を埋め合わせた後、鏡面処理して絶縁膜が形成されたハ
ンドルウェーハと接合させる段階と、上記シードウェー
ハを研磨して薄膜化させる段階と、プレート多結晶シリ
コンコンタクト領域を形成してプレート電極連結用多結
晶シリコン及び酸化膜を順次に被覆した後、プレート電
極連結領域を定義する段階と、ゲート酸化膜を成長させ
ワード線用多結晶シリコンを被覆した後、ワード線を定
義して、ＬＤＤ方法で側面酸化膜を形成する段階と、Ｓ
ＯＩ上にイオン注入してトランジスターのソース及びド
レーンを形成して、第３隔離用酸化膜を被覆してドレー
ンコンタクト及びプレートコンタクトを形成した後、ワ
ード線電極とビット線電極及びプレート電極を形成する
段階とで達せられる。
め、本発明は、シードウェーハ上に活性領域を定義した
後、Ｌｏｃｏｓ方法で第１隔離用酸化膜を成長させ、上
記活性領域に第２隔離用酸化膜を形成する段階と、埋没
構造物と上記活性領域を電気的に連結する基板コンタク
トを形成して、キャパシタ用多結晶シリコンを被覆した
後、絶縁膜を成長させ、この絶縁膜を利用してキャパシ
タのパターンを定義する段階と、上記キャパシタが定義
された上記シードウェーハにプレート用多結晶シリコン
を埋め合わせた後、鏡面処理して絶縁膜が形成されたハ
ンドルウェーハと接合させる段階と、上記シードウェー
ハを研磨して薄膜化させる段階と、プレート多結晶シリ
コンコンタクト領域を形成してプレート電極連結用多結
晶シリコン及び酸化膜を順次に被覆した後、プレート電
極連結領域を定義する段階と、ゲート酸化膜を成長させ
ワード線用多結晶シリコンを被覆した後、ワード線を定
義して、ＬＤＤ方法で側面酸化膜を形成する段階と、Ｓ
ＯＩ上にイオン注入してトランジスターのソース及びド
レーンを形成して、第３隔離用酸化膜を被覆してドレー
ンコンタクト及びプレートコンタクトを形成した後、ワ
ード線電極とビット線電極及びプレート電極を形成する
段階とで達せられる。
【００１７】
【実施例】以下、添付された図面に示された実施例によ
って、本発明を詳細に説明する。図２乃至図９は、本発
明により半導体装置の製造工程を示す断面図である。図
２は隔離用酸化膜形成工程を示す。シードウェーハ（Ｓ
ｅｅｄ ｗａｆｅｒ）であるＰ型基板１５上に、トラン
ジスターが形成される活性領域４３を定義した後、Ｌｏ
ｃｏｓ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）方法により、第１隔離用酸化膜１６を約６
０００Å程度成長させた後、第２隔離用酸化膜１７を約
２５００Å程度形成する。この工程において、第２隔離
用絶縁膜１７を形成するので、次に続けるトレンチエッ
チング工程及びドレーンコンタクト形成工程を遂行する
とき、ＳＯＩの損傷及びエッチングを防止することがで
きる。
って、本発明を詳細に説明する。図２乃至図９は、本発
明により半導体装置の製造工程を示す断面図である。図
２は隔離用酸化膜形成工程を示す。シードウェーハ（Ｓ
ｅｅｄ ｗａｆｅｒ）であるＰ型基板１５上に、トラン
ジスターが形成される活性領域４３を定義した後、Ｌｏ
ｃｏｓ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）方法により、第１隔離用酸化膜１６を約６
０００Å程度成長させた後、第２隔離用酸化膜１７を約
２５００Å程度形成する。この工程において、第２隔離
用絶縁膜１７を形成するので、次に続けるトレンチエッ
チング工程及びドレーンコンタクト形成工程を遂行する
とき、ＳＯＩの損傷及びエッチングを防止することがで
きる。
【００１８】図３は、埋没構造物と活性領域４３を電気
的に連結するために基板コンタクト４４ａ，４４ｂを形
成して、キャパシタ用の多結晶シリコン１８を約１．６
μｍ程度の厚さで被覆した後、鏡面処理して絶縁膜１９
を被覆した後、多結晶シリコン上面の絶縁膜１９を利用
してトレンチキャパシタ２０ａ，２０ｂのパターンを定
義する状態を示す。この時、キャパシタ用多結晶シリコ
ン１８では、活性領域に形成されたトランジスターの形
態がＮＭＯＳの場合、Ｎ型不純物がドーピング（ｄｏｐ
ｉｎｇ）され、ＰＭＯＳの場合、Ｐ型不純物がドーピン
グされる。キャパシタンスは面積に比例するので、設計
条件によって有効なキャパシタンスを得るために、多結
晶シリコン１８の厚さ及びキャパシタ誘電膜２０の厚さ
は変ることができる。
的に連結するために基板コンタクト４４ａ，４４ｂを形
成して、キャパシタ用の多結晶シリコン１８を約１．６
μｍ程度の厚さで被覆した後、鏡面処理して絶縁膜１９
を被覆した後、多結晶シリコン上面の絶縁膜１９を利用
してトレンチキャパシタ２０ａ，２０ｂのパターンを定
義する状態を示す。この時、キャパシタ用多結晶シリコ
ン１８では、活性領域に形成されたトランジスターの形
態がＮＭＯＳの場合、Ｎ型不純物がドーピング（ｄｏｐ
ｉｎｇ）され、ＰＭＯＳの場合、Ｐ型不純物がドーピン
グされる。キャパシタンスは面積に比例するので、設計
条件によって有効なキャパシタンスを得るために、多結
晶シリコン１８の厚さ及びキャパシタ誘電膜２０の厚さ
は変ることができる。
【００１９】多結晶シリコン上面の絶縁膜１９は、約６
０００Å程度に厚くして、キャパシタの漏洩電流の発生
を抑制させている。
０００Å程度に厚くして、キャパシタの漏洩電流の発生
を抑制させている。
【００２０】第２隔離用酸化膜１７は、トレンチエッチ
ング工程で活性領域４３が損傷されることを防止して、
薄いＳＯＩがエッチングされることを防止する役割をす
る。
ング工程で活性領域４３が損傷されることを防止して、
薄いＳＯＩがエッチングされることを防止する役割をす
る。
【００２１】キャパシタ用多結晶シリコン１８を被覆す
る工程において、活性領域４３と第１隔離用酸化膜１６
の段差を減らすため、場合によって、多結晶シリコンを
まず被覆して平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）し
た後、次に多結晶シリコンを被覆させることにより、キ
ャパシタ用多結晶シリコン１８の表面が平坦化するよう
に調整することができる。
る工程において、活性領域４３と第１隔離用酸化膜１６
の段差を減らすため、場合によって、多結晶シリコンを
まず被覆して平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）し
た後、次に多結晶シリコンを被覆させることにより、キ
ャパシタ用多結晶シリコン１８の表面が平坦化するよう
に調整することができる。
【００２２】又、キャパシタ用多結晶シリコン１８の被
覆が完了された後、表面を鏡面処理するので、多結晶シ
リコン１８の表面６７もキャパシタで活用できる、トレ
ンチキャパシタのパターンを形成する工程で、プレート
電極が形成された部分２１も同時に定義され、トレンチ
エッチング工程で発生された壁面表面損傷（Ｓｕｒｆａ
ｃｅ ｒａｕｇｈｎｅｓｓ）を減らすため、前処理工程
が選択的に実施されることもある。
覆が完了された後、表面を鏡面処理するので、多結晶シ
リコン１８の表面６７もキャパシタで活用できる、トレ
ンチキャパシタのパターンを形成する工程で、プレート
電極が形成された部分２１も同時に定義され、トレンチ
エッチング工程で発生された壁面表面損傷（Ｓｕｒｆａ
ｃｅ ｒａｕｇｈｎｅｓｓ）を減らすため、前処理工程
が選択的に実施されることもある。
【００２３】一方、プレート領域２１を活性領域４３内
に形成するので、厚い第１隔離用酸化膜１６をエッチン
グする工程を経過しないで、プレート多結晶シリコン２
２と電気的に連結されるようにすることもできる。この
工程で定義されたキャパシタの形態は、スタック型或い
はトレンチとスタックを混合させた形態等に変形される
こともある。
に形成するので、厚い第１隔離用酸化膜１６をエッチン
グする工程を経過しないで、プレート多結晶シリコン２
２と電気的に連結されるようにすることもできる。この
工程で定義されたキャパシタの形態は、スタック型或い
はトレンチとスタックを混合させた形態等に変形される
こともある。
【００２４】図４は、埋没構造物である、トレンチキャ
パシタ２０ａ，２０ｂが形成されたシードウェーハ１５
と、ハンドルウェーハ２４の接着過程を説明するための
図面である。シードウェーハ１５にプレート電極になる
多結晶シリコン２２を埋め合わせた後、表面研磨作業を
通して、鏡面２３を形成する。この後、絶縁膜２５が形
成されたハンドルウェーハ２４とシードウェーハ１５と
を接合させる。この接合工程において、接合力の向上の
ため、熱処理方法及び高圧パルス供給方法が活用される
ことができるが、本発明の場合には、電気的特性を有す
る構造物が埋立てられた状態において、二つのウェーハ
が接合されるため、高圧パルス供給方法は用いられな
い。
パシタ２０ａ，２０ｂが形成されたシードウェーハ１５
と、ハンドルウェーハ２４の接着過程を説明するための
図面である。シードウェーハ１５にプレート電極になる
多結晶シリコン２２を埋め合わせた後、表面研磨作業を
通して、鏡面２３を形成する。この後、絶縁膜２５が形
成されたハンドルウェーハ２４とシードウェーハ１５と
を接合させる。この接合工程において、接合力の向上の
ため、熱処理方法及び高圧パルス供給方法が活用される
ことができるが、本発明の場合には、電気的特性を有す
る構造物が埋立てられた状態において、二つのウェーハ
が接合されるため、高圧パルス供給方法は用いられな
い。
【００２５】従って、熱処理により二つの基板を接合す
る工程において、高温で長時間、熱処理する場合には、
構造物と活性領域間に基板コンタクト４４を通した不純
物の拡散を促進させるので、９００℃を越さない比較的
低い温度において、短い時間内で熱処理を遂行する。
る工程において、高温で長時間、熱処理する場合には、
構造物と活性領域間に基板コンタクト４４を通した不純
物の拡散を促進させるので、９００℃を越さない比較的
低い温度において、短い時間内で熱処理を遂行する。
【００２６】図５は、ウェーハ接合工程が完了された
後、シードウェーハ１５を機械的、化学的に研磨して薄
膜化する工程が完了された状態を示す。シードウェーハ
１５の薄膜化工程は、第１隔離用酸化膜１６が示す地点
２７で中断されて、一定厚さのシリコン薄膜、即ち、Ｓ
ＯＩ２８が活性領域に残され、この活性領域の下部にキ
ャパシタ２０ａ，２０ｂ及びプレート多結晶シリコン２
２が埋没された構造を達することになる。
後、シードウェーハ１５を機械的、化学的に研磨して薄
膜化する工程が完了された状態を示す。シードウェーハ
１５の薄膜化工程は、第１隔離用酸化膜１６が示す地点
２７で中断されて、一定厚さのシリコン薄膜、即ち、Ｓ
ＯＩ２８が活性領域に残され、この活性領域の下部にキ
ャパシタ２０ａ，２０ｂ及びプレート多結晶シリコン２
２が埋没された構造を達することになる。
【００２７】この工程で形成されたＳＯＩ２８は、単結
晶シリコンそれ自体で、又、研磨工程を通して、単結晶
シリコン鏡面４５を得ることになる。第１隔離用酸化膜
１６は、上述するように、研磨中断層（ｅｔｃｈ ｓｔ
ｏｐ ｌａｙｅｒ）の役割をするだけでなく、続くトラ
ンジスター形成工程で、一種の整列子（ａｌｉｇｎｋｅ
ｙ）の役割も同時に遂行する。
晶シリコンそれ自体で、又、研磨工程を通して、単結晶
シリコン鏡面４５を得ることになる。第１隔離用酸化膜
１６は、上述するように、研磨中断層（ｅｔｃｈ ｓｔ
ｏｐ ｌａｙｅｒ）の役割をするだけでなく、続くトラ
ンジスター形成工程で、一種の整列子（ａｌｉｇｎｋｅ
ｙ）の役割も同時に遂行する。
【００２８】第１隔離用酸化膜１６をウェーハ接合工程
後の一連の工程で整列子に用いるので、トレンチキャパ
シタ２０ａ，２０ｂとソースとプレート多結晶シリコン
及びプレート多結晶シリコンコンタクト領域の整列正確
度を高めることができる。
後の一連の工程で整列子に用いるので、トレンチキャパ
シタ２０ａ，２０ｂとソースとプレート多結晶シリコン
及びプレート多結晶シリコンコンタクト領域の整列正確
度を高めることができる。
【００２９】図６は、プレート電極の連結工程を示す。
第１隔離用酸化膜１６をエッチングして、プレート多結
晶シリコンコンタクト領域２９を形成して、プレート電
極連結用多結晶シリコン３０及び酸化膜３１を被覆した
後、プレート電極連結領域を定義する。活性領域には、
必要によって、閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌ
ｔａｇｅ）調整のため、イオン注入（ｉｏｎ ｉｍｐｌ
ａｎｔａｔｉｏｎ）工程を追加して実施することができ
る。
第１隔離用酸化膜１６をエッチングして、プレート多結
晶シリコンコンタクト領域２９を形成して、プレート電
極連結用多結晶シリコン３０及び酸化膜３１を被覆した
後、プレート電極連結領域を定義する。活性領域には、
必要によって、閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌ
ｔａｇｅ）調整のため、イオン注入（ｉｏｎ ｉｍｐｌ
ａｎｔａｔｉｏｎ）工程を追加して実施することができ
る。
【００３０】図７は、ゲート酸化膜３２を成長させ、ワ
ード線用多結晶シリコンを被覆した後、ワード線３３を
定義して、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）工程により、側面酸化膜３４が形成された状態
を示す断面図である。この工程で、プレート電極にも多
結晶シリコン３５及び側面酸化膜３６が形成される。
ード線用多結晶シリコンを被覆した後、ワード線３３を
定義して、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）工程により、側面酸化膜３４が形成された状態
を示す断面図である。この工程で、プレート電極にも多
結晶シリコン３５及び側面酸化膜３６が形成される。
【００３１】図８は、キャパシタがトランジスター底に
埋没されたダイナミック記憶素子が完成された状態を示
した断面図である。トランジスターのソース３７ａ，３
７ｂ及びドレーン３８を形成するため、イオン注入を遂
行して、第３隔離用酸化膜３９を被覆してドレーンコン
タクト４０及びプレートコンタクト４１を形成した後、
それぞれの金属線４２ａ，４２ｂを定義する。
埋没されたダイナミック記憶素子が完成された状態を示
した断面図である。トランジスターのソース３７ａ，３
７ｂ及びドレーン３８を形成するため、イオン注入を遂
行して、第３隔離用酸化膜３９を被覆してドレーンコン
タクト４０及びプレートコンタクト４１を形成した後、
それぞれの金属線４２ａ，４２ｂを定義する。
【００３２】トランジスターを形成する工程で、ソース
３７ａ，３７ｂは、キャパシタ２０ａ，２０ｂと直接連
結させて、ドレーン３８を、第２隔離用絶縁膜１７と直
接連結されるようにする。接合キャパシタンス（ｊｕｎ
ｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）を減少させて素
子の動作速度を増加させる。
３７ａ，３７ｂは、キャパシタ２０ａ，２０ｂと直接連
結させて、ドレーン３８を、第２隔離用絶縁膜１７と直
接連結されるようにする。接合キャパシタンス（ｊｕｎ
ｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）を減少させて素
子の動作速度を増加させる。
【００３３】本発明の装置は、一つのドレーン３８を共
通にして、二つのＤＲＡＭセルが連結され、トランジス
ターのソース３７ａ，３７ｂと基板コンタクトがキャパ
シタ２０ａ，２０ｂと垂直に重畳される。
通にして、二つのＤＲＡＭセルが連結され、トランジス
ターのソース３７ａ，３７ｂと基板コンタクトがキャパ
シタ２０ａ，２０ｂと垂直に重畳される。
【００３４】プレート電圧（Ｖp ）は、電極金属４２ｂ
からすべてのキャパシタ（本例の図では２０ａ，２０
ｂ）の外壁で供給され、“１”或いは“０”のデータ
は、ビット線４０に供給され、ワード線３３ａ或いは３
３ｂにそれぞれのソース３７ａ或いは３７ｂを通して、
それぞれのキャパシタ２０ａ，２０ｂに貯蔵（ｗｒｉｔ
ｅ）される。データの読取（ｒｅａｄ）は、キャパシタ
２０ａ，２０ｂに貯蔵された電荷がワード線３３ａ，３
３ｂの制御信号でドレーン３８及びビット線４０を通し
て読出される。
からすべてのキャパシタ（本例の図では２０ａ，２０
ｂ）の外壁で供給され、“１”或いは“０”のデータ
は、ビット線４０に供給され、ワード線３３ａ或いは３
３ｂにそれぞれのソース３７ａ或いは３７ｂを通して、
それぞれのキャパシタ２０ａ，２０ｂに貯蔵（ｗｒｉｔ
ｅ）される。データの読取（ｒｅａｄ）は、キャパシタ
２０ａ，２０ｂに貯蔵された電荷がワード線３３ａ，３
３ｂの制御信号でドレーン３８及びビット線４０を通し
て読出される。
【００３５】図９は、図８の電気的等価回路を示す。ビ
ット線Ｂ1６１の信号は、共通ドレーン５６を通して二
つのトランジスターと併列に連結されていて、ワード線
６２ａ，６２ｂはそれぞれのゲート５８ａ，５８ｂに連
結されている。プレート電圧（Ｖp）は、プレート線６
３がプレートコンタクト５９を通してキャパシタ６０
ａ，６０ｂそれぞれの外壁に共通に供給される。
ット線Ｂ1６１の信号は、共通ドレーン５６を通して二
つのトランジスターと併列に連結されていて、ワード線
６２ａ，６２ｂはそれぞれのゲート５８ａ，５８ｂに連
結されている。プレート電圧（Ｖp）は、プレート線６
３がプレートコンタクト５９を通してキャパシタ６０
ａ，６０ｂそれぞれの外壁に共通に供給される。
【００３６】図３は、本発明による単位セル６５等の配
列で、三つのワード線４７ａ，４７ｂ，４７ｃ及び三つ
のビット線４６ａ，４６ｂ，４６ｃで構成された３×３
ダイナミック半導体記憶装置の配置図である。活性領域
４９上にワード線４７が通過して、ビット線４６はドレ
ーン４８と連結されて、トレンチキャパシタ５０とソー
スとの連結は基板コンタクト５１に達せられる。
列で、三つのワード線４７ａ，４７ｂ，４７ｃ及び三つ
のビット線４６ａ，４６ｂ，４６ｃで構成された３×３
ダイナミック半導体記憶装置の配置図である。活性領域
４９上にワード線４７が通過して、ビット線４６はドレ
ーン４８と連結されて、トレンチキャパシタ５０とソー
スとの連結は基板コンタクト５１に達せられる。
【００３７】本発明の装置は、ドレーン４８を通して二
つの単位セルが連結され、活性領域４９内にキャパシタ
５０が位置して、トランジスターのソース６６と基板コ
ンタクト５１がキャパシタ５０と重畳される。
つの単位セルが連結され、活性領域４９内にキャパシタ
５０が位置して、トランジスターのソース６６と基板コ
ンタクト５１がキャパシタ５０と重畳される。
【００３８】プレート６４との連結のための電極配置
で、プレート単結晶シリコンコンタクト５２上にプレー
ト電極連結用多結晶シリコン５４が定義され、その上
に、プレートコンタクト５３を形成し、プレート電極用
金属線５５が連結される。
で、プレート単結晶シリコンコンタクト５２上にプレー
ト電極連結用多結晶シリコン５４が定義され、その上
に、プレートコンタクト５３を形成し、プレート電極用
金属線５５が連結される。
【００３９】ビット線４６のコンタクトを形成する時、
自己整列ドレーン（ｓｅｌｆ ａｌｉｇｎｅｄ ｄｒａ
ｉｎ）工程を利用して、ドレーン４８とワード線４７間
の間隔余裕度を減らすことで、単位セルの面積をもっと
減らすことができる。
自己整列ドレーン（ｓｅｌｆ ａｌｉｇｎｅｄ ｄｒａ
ｉｎ）工程を利用して、ドレーン４８とワード線４７間
の間隔余裕度を減らすことで、単位セルの面積をもっと
減らすことができる。
【００４０】又、キャパシタ５０上にドーピングされた
プレート用単結晶シリコン２２を被覆した後、プレート
電圧（Ｖp）を供給するため、電極５５をセル配列周囲
に配置するので、キャパシタの一方の面の電位を固定さ
せることができる。
プレート用単結晶シリコン２２を被覆した後、プレート
電圧（Ｖp）を供給するため、電極５５をセル配列周囲
に配置するので、キャパシタの一方の面の電位を固定さ
せることができる。
【００４１】
【発明の効果】以上で説明するように、本発明の方法に
よって、第１に、単位セルの面積を５Ｆ2（Ｆ2＝４
λ2，２λ：最小線幅）まで縮小することができるセル
配置が可能であるために、次世代記憶装置のため構造で
期待される。
よって、第１に、単位セルの面積を５Ｆ2（Ｆ2＝４
λ2，２λ：最小線幅）まで縮小することができるセル
配置が可能であるために、次世代記憶装置のため構造で
期待される。
【００４２】第２に、金属線等追加的な構造物も埋立が
可能であるため、高集積化により多重金属配線工程の複
雑性を改善することができる。
可能であるため、高集積化により多重金属配線工程の複
雑性を改善することができる。
【００４３】第３、ＳＯＩ活性領域に単結晶シリコンが
用いられるので、優秀な性能を有するＳＯＩ装置を得る
ことができる。
用いられるので、優秀な性能を有するＳＯＩ装置を得る
ことができる。
【００４４】第４、ＳＯＩ装置の速い動作速度及び耐放
射線効果を考慮する時、高速、高耐性、高機能ダイナミ
ック半導体記憶装置を提供することができる。
射線効果を考慮する時、高速、高耐性、高機能ダイナミ
ック半導体記憶装置を提供することができる。
【図１】従来の技術により製造されたＳＯＩ型ダイナミ
ック半導体記憶装置の構造を示す断面図。
ック半導体記憶装置の構造を示す断面図。
【図２】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図３】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図４】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図５】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図６】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図７】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図８】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図９】本発明によるＳＯＩ型ダイナミック半導体記憶
装置の等価回路図。
装置の等価回路図。
【図１０】本発明によるダイナミック半導体記憶素子の
平面図
平面図
【符号の説明】 ２８，４５ 鏡面 ２６ 接合面 ４３，４９ 活性領域 ２９ ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ） １５ シードウェーハ（ｓｅｅｄ ｗａｆｅｒ） ２４ ハンドルウェーハ ２０ａ，２０ｂ，５０ トレンチキャパシタ ４４，５１ 基板コンタクト ２，３３，４７，６２ ワード線 １，４０，４６，６１ ビット線 ３，３８，４８，５６ ドレーン ４，３７，５７，６６ ソース ２２，３０ プレート多結晶シリコン ７，２０ キャパシタ誘電膜 ５，１０，１３，１４，１６，１７，２５，３９ 絶
縁膜 ６５ 単位セル
ｔｏｒ） １５ シードウェーハ（ｓｅｅｄ ｗａｆｅｒ） ２４ ハンドルウェーハ ２０ａ，２０ｂ，５０ トレンチキャパシタ ４４，５１ 基板コンタクト ２，３３，４７，６２ ワード線 １，４０，４６，６１ ビット線 ３，３８，４８，５６ ドレーン ４，３７，５７，６６ ソース ２２，３０ プレート多結晶シリコン ７，２０ キャパシタ誘電膜 ５，１０，１３，１４，１６，１７，２５，３９ 絶
縁膜 ６５ 単位セル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−262359（ＪＰ，Ａ)
Claims (14)
- 【請求項１】シリコン基板接合を利用するＳＯＩ（Ｓｉ
ｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体記憶
装置の製造方法において、 シードウエーハ（ｓｅｅｄ ｗａｆｅｒ）（１５）上に
活性領域（４３）を定義した後、Ｌｏｃｏｓ方法で第１
隔離用酸化膜（１６）を成長させ、上記活性領域（４
３）に第２隔離用酸化膜（１７）を形成する工程と、 埋没構造物と上記活性領域（４３）を電気的に連結する
基板コンタクト（４４ａ，４４ｂ）を形成してキャパシ
タ用多結晶シリコン（１８）を被覆した後、絶縁膜（１
９）を成長させ、この絶縁膜（１９）を利用してキャパ
シタ（２０ａ，２０ｂ）のパターンを定義する工程と、 上記キャパシタ（２０ａ，２０ｂ）が定義された上記シ
ードウェーハ（１５）にプレート用多結晶シリコン（２
２）を埋め合わせた後、鏡面処理して絶縁膜（２５）が
形成されたハンドルウェーハ（２４）と接合させる工程
と、 上記シードウェーハ（１５）を研磨して薄膜化させる工
程と、 プレート多結晶シリコンコンタクト領域（２９）を形成
してプレート電極連結用多結晶シリコン（３０）及び酸
化膜（３１）を順次に被覆した後、プレート電極連結領
域を定義する工程と、 ゲート酸化膜（３２）を成長させ、ワード線用多結晶シ
リコンを被覆した後、ワード線（３３）を定義して、Ｌ
ＤＤ方法で側面酸化膜（３４）を形成する工程と、 ＳＯＩ（１７）上にイオン注入してトランジスターのソ
ース（３７ａ，３７ｂ）及びドレーン（３８）を形成し
て第３隔離用酸化膜（３９）を被覆してドレーンコンタ
クト（４０）及びプレートコンタクト（４１）を形成し
た後、ワード線電極とビット線電極（４２ａ）及びプレ
ート電極（４２ｂ）を形成する工程とを含むことを特徴
とするＳＯＩ型ダイナミック半導体記憶装置の製造方
法。 - 【請求項２】請求項１において、 上記キャパシタパターン定義工程で、上記キャパシタの
形態を、スタック（ｓｔａｃｋ）型或いはトレンチ−ス
タック混合型に形成することを特徴とするＳＯＩ型ダイ
ナミック半導体記憶装置の製造方法。 - 【請求項３】請求項１において、 上記キャパシタパターン定義工程で、上記キャパシタ用
多結晶シリコン（１８）の底面（６７）をキャパシタに
活用するため、上記キャパシタ用多結晶シリコン（１
８）を鏡面処理することを特徴とするＳＯＩ型ダイナミ
ック半導体記憶装置の製造方法。 - 【請求項４】請求項１において、 上記キャパシタ用多結晶シリコン被覆工程で、活性領域
（４３）と上記第１隔離用酸化膜（１６）間の段差を減
らすため、１次に多結晶シリコンを所定厚さに被覆して
平坦化した後、２次に多結晶シリコン被覆することを特
徴とするＳＯＩ型ダイナミック半導体記憶装置の製造方
法。 - 【請求項５】請求項１において、 上記第１及び第２隔離用酸化膜（１６，１７）により上
記プレート用多結晶シリコン（２２）から隔離されたＳ
ＯＩ（１７）上にトランジスターを形成することを特徴
とするＳＯＩ型ダイナミック半導体記憶装置の製造方
法。 - 【請求項６】請求項１において、 上記ウェーハ接合工程は、約９００℃程度の温度で遂行
されることを特徴とするＳＯＩ型ダイナミック半導体記
憶装置の製造方法。 - 【請求項７】請求項１において、 上記プレート電極連結工程は、閾値電圧を調整するた
め、上記活性領域（４３）にイオンを注入する工程を附
加的に含むことを特徴とするＳＯＩ型ダイナミック半導
体記憶装置の製造方法。 - 【請求項８】請求項１または５において、 上記トランジスター形成工程で、上記トランジスターの
ソース（３７ａ，３７ｂ）は、上記キャパシタ（２０
ａ，２０ｂ）と直接連結するように形成され、上記ドレ
ーン（３８）は、上記第２隔離用酸化膜（１７）上に形
成されることを特徴とするＳＯＩ型ダイナミック半導体
記憶装置の製造方法。 - 【請求項９】請求項１において、 上記シードウェーハ薄膜化工程は、上記第１隔離用酸化
膜（１６）が示される地点で中断されることを特徴とす
るＳＯＩ型ダイナミック半導体記憶装置の製造方法。 - 【請求項１０】請求項１において、 上記第１隔離用酸化膜（１６）は、次に続ける工程等で
マスクに用いられることを特徴とするＳＯＩ型ダイナミ
ック半導体記憶装置の製造方法。 - 【請求項１１】第１項において、 上記トランジスターのソースを通して二つの単位セル
（６５）等が連結され、キャパシタが活性領域内に位置
するようにするため、上記トランジスターのソースと基
板コンタクトを、上記キャパシタと重畳させることを特
徴とするＳＯＩ型ダイナミック半導体記憶装置の製造方
法。 - 【請求項１２】請求項１において、 上記ビット線電極形成工程で、単位セルの面積を減らす
ため、自己整列ドレーン方法でドレーンとワード線間の
間隔を減らすことを特徴とするＳＯＩ型ダイナミック半
導体記憶装置の製造方法。 - 【請求項１３】請求項１において、 上記プレート電極形成工程で、上記キャパシタの一方面
電位を固定させるため、プレート電極をセル配列周囲に
配置させることを特徴とするＳＯＩ型ダイナミック半導
体記憶装置の製造方法。 - 【請求項１４】請求項１において、 上記プレート電極形成工程で、相対的に厚い、上記第１
隔離用酸化膜（１６）をエッチングしないでプレート用
多結晶シリコン（２２）と電気的に連結するため、プレ
ート領域（２１）を活性領域（４３）内に形成すること
を特徴とするＳＯＩ型ダイナミック半導体記憶装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-23207 | 1991-12-17 | ||
| KR910023207 | 1991-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669450A JPH0669450A (ja) | 1994-03-11 |
| JPH079948B2 true JPH079948B2 (ja) | 1995-02-01 |
Family
ID=19324998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337199A Expired - Fee Related JPH079948B2 (ja) | 1991-12-17 | 1992-12-17 | Ｓｏｉ型ダイナミック半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH079948B2 (ja) |
| KR (1) | KR960005571B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4084005B2 (ja) * | 2001-06-26 | 2008-04-30 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-12-17 JP JP4337199A patent/JPH079948B2/ja not_active Expired - Fee Related
- 1992-12-17 KR KR1019920024671A patent/KR960005571B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669450A (ja) | 1994-03-11 |
| KR960005571B1 (ko) | 1996-04-26 |
| KR930014993A (ko) | 1993-07-23 |
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| JP2003273249A (ja) | 半導体集積回路装置の製造方法 |
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