KR100486190B1 - 다이내믹랜덤액세스메모리(dram)용메모리셀 - Google Patents

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Abstract

본 발명은 캐패시터로서 실리콘 충전된 수직 트렌치와 실리콘 칩내의 트렌치와 겹쳐진 수직 트랜지스터를 사용하는 DRAM에 사용하기 위한 트랜지스터와 캐패시터를 포함하는 메모리 셀에 관한 것이다. 에피택셜 층이 상기 트렌치 내의 제 1 폴리실리콘 실리콘 충전재에 시드 정보를 전달하기 위해 트렌치내의 충전재 상부에 형성된다. 폴리실리콘 층은, 상기 칩의 상부 표면 위에 증착되고, 상기 트렌치의 상부에 개구가 형성되고, 산화된 측벽을 가진다. 이어 상기 개구부가 에피택셜 실리콘으로 재충전되는데, 공정중에 트랜지스터의 채널로서 소용되는 반전층이 형성되며, 상기 증착된 폴리실리콘 층은 워드 라인으로서 소용된다. 다른 실리콘 층이 비트 라인으로서 소용되도록 상기 에피택셜 층 위에 증착된다.상기 트랜지스터의 소스/드레인 영역은 증착된 층과 트렌치내의 충전재와의 융합 및 비트 라인으로서 소용되는 폴리실리콘 층과의 융합으로 형성된다.

Description

다이내믹 랜덤 액세스 메모리(DRAM)용 메모리 셀{MEMORY CELL FOR DYNAMIC RANDOM ACCESS MEMORY(DRAM)}
본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)에 사용하기 위한 메모리 셀에 관한 것으로서, 특히 저장 노드로서 유전적으로 충전된 수직 트렌치와 상기 트렌치상에 배치된 스위치로서 수직 트랜지스터를 사용하는 메모리 셀에 관한 것이다.
DRAM은 집적 회로 소자 중에서 가장 중요시되고 있으며, 저장 용량과 기록 및 판독 속도를 증가하는 것을 목적으로 지속적인 연구와 개발이 진행되어 왔다. 이것은 메모리 어레이에서의 사용을 위해 더 작고 더욱 가깝게 이격된 메모리 셀의 사용을 필요로 한다. 중요한 것은 저장 노드가 실리콘 칩내의 폴리실리콘으로 충전되는 트렌치에 의해 제공되고 스위칭 트랜지스터가 상기 트렌치상의 칩에 배치된 수직 트랜지스터인 메모리 셀이다. 스위칭 트랜지스터로서 MOSFET를 사용하는 DRAM이 공지되어 있다. 상기 트랜지스터의 2개의 출력 전류 단자는 저장 노드가 충전되고 방전될 때 소스와 드레인 역할을 교번한다. 이와 같이, 각각의 이런 단자는 특별한 역할에 전용될 때 소스/드레인 및 드레인/소스로서 기술될 수 있다. 설명을 위하여, 이런 단자는 간단히 소스/드레인으로서 언급된다. 상기 수직 트랜지스터는 셀에 의해 사용된 칩의 표면 영역이 수직 트렌치에 의해 사용된 표면 영역과 동일하게 되는 방식으로 저장 노드 위에 배치된다. 이상적으로, 수직 트랜지스터를 사용하는 셀은 저장 노드를 제공하는 트렌치에 인접하게 배치되는 수평 스위칭트랜지스터를 사용하는 셀보다 더 높은 팩킹 밀도를 제공할 수 있다. 수직 트렌치 셀상의 수직 트랜지스터중 하나의 형태가 1996년 12월 20일에 제출되고 Norbert Arnold에 의한 미국 특허 출원 제08/770,962호에 개시되어 있다.
본 발명의 목적은 캐패시터로서 실리콘 충전된 수직 트렌치와 실리콘 칩내의 트렌치와 겹쳐진 수직 트랜지스터를 사용하는 메모리 셀을 제공하는 것이다.
본 발명의 메모리 셀은 새로운 방법에 의해 제조된 유일한 구조를 가진다. 일실시예에서, 반도체 칩은 우선 셀의 저장캐패시터 형성에 사용될 수 있는 수직 트렌치를 가진다. 트렌치가 형성된 후, 상기 캐패시터의 유전체가 유전체 재료를사용한 트렌치 측벽의 코팅에 의해 형성된다. 상기 캐패시터의 저장 노드는 트렌치의 도핑된 폴리실리콘 충전재에 의해 제공된다. 트렌치의 상부는 수직 트랜지스터의 소스/드레인 형성에 적당한 단결정 실리콘으로 제공된다. 2개의 유전체층 사이에 배치된 부가적 실리콘 층이 칩상에 순차적으로 증착된다. 상기 3개의 층은 상기 충전재의 상부를 노출시키기 위해 트렌치상의 영역에 개구가 형성된다. 통상적으로, 이러한 층은 폴리실리콘이다. 상기 개구 형성 공정에서 노출된 부가적 폴리실리콘 층의 벽은 트랜지스터의 게이트 유전체를 형성하기 위해 산화된다. 다음에 상기 개구는 트랜지스터의 중간층을 형성하기에 적당한 실리콘으로 충전되고 트랜지스터의 소스/드레인영역 사이의 채널을 형성하는 반전층이 형성된다. 결국 부가적 실리콘 층이 형성되어 상기 중간층과 함께 트랜지스터의 제 2 소스/드레인 영역을 형성할 것이다. 비트 라인 접속부가 나중에 언급된 층에 형성되며, 워드 라인이 개구가 형성된 폴리실리콘 층에 의해 제공된다.
본 발명의 다른 실시예는 실리콘 칩의 단결정 벌크부내의 메모리 셀에 대한 행과 열의 메모리 어레이에 사용하고 워드 라인과 비트 라인에 의해 어드레싱되는 메모리 셀에 관한 것이다. 상기 메모리 셀은 캐패시터, 수직 트랜지스터, 워드 라인 및 비트 라인을 포함한다. 상기 캐패시터는 실리콘으로 충전되고 칩의 벌크부로부터 실리콘 충전재를 절연하는 트렌치 측벽을 따라 유전체 층을 가지는 수직 트렌치를 포함한다. 상기 수직 트랜지스터는 트렌치에 포개지고 트렌치 상부에서 실리콘과 융합된 제 1 소스/드레인, 반전층이 도전 채널을 형성하기 위해 형성될 수 있고 제 1 소스/드레인 영역을 형성하기 위해 트렌치의 상부에서 실리콘 충전재와 융합되는 중간 실리콘 층, 중간 실리콘 충위에 놓이는 제 2 소스/드레인영역, 중간 실리콘 층을 둘러싸는 게이트 유전체 층, 및 게이트 유전체 층을 둘러싸고 칩의 표면을 따라 연장하고 거기로부터 전기적으로 절연되고 워드 라인에 결합되어 있는 게이트를 가진다. 상기 비트 라인은 제 2 소스/드레인과 전기적으로 접촉하고 마찬가지로 트렌치 표면 위로 연장하고 워드 라인과 칩으로부터 전기적으로 절연된다.
다른 실시예에서, 본 발명은 트렌치에 증착된 폴리실리콘에 대한 시드(seed) 정보를 전하는 단계를 포함하는 셀 제조 방법이다. 이런 시드 정보는 트랜지스터의 채널이 형성될 수 있는 반도체 중간층을 제공하는 것이 가능하도록 한다.
다른 실시예에서, 본 발명은 메모리 셀 제조를 위한 방법에 관련한다. 상기 방법은, 제 1 도전 타입의 실리콘 칩에 트렌치를 형성하는 단계; 상기 트렌치의 벽 위에 유전체 층을 형성하는 단계; 상기 칩의 도전 타입과 반대인 도전 타입으로이루어진 폴리실리콘으로 상기 트렌치를 충전하는 단계; 상기 칩의 도전성과 반대인 도전성이고 제 1 소스/드레인으로서 소용되는 단결정 실리콘층을 상기 트렌치의 상부에 형성하기에 충분한 두께로 상기 칩의 표면 위에 에피텍셜 실리콘 층을 성장하는 단계; 상기 칩의 표면 위에 제 1 유전체 층을 형성하는 단계; 상기 제 1 유전층의 표면위에 상기 칩과 도전 타입이 반대인 폴리실리콘 층을 형성하는 단계; 상기 폴리실리콘 층의 표제 위에 제 2 유전체 층을 형성하는 단계; 상기 트렌치의 상부 위에 필수적으로 단결정 실리콘을 노출시키기 위해 제 1 및 제 2 유전층과 상기 폴리실리콘 층을 통과하는 개구를 에칭하는 단계; 상기 폴리실리콘의 개구의 측벽을 따라 선택적으로 실리콘 산화물 층을 형성하는 단계; 개구에 일 도전형의 단결정 실리콘을 성장시켜 중간층을 형성하여 수직 트랜지스터의 채널이 형성되는데, 상기 개구의 폴리실리콘 층의 측벽위의 실리콘 산화물층은 게이트 유전체로서 작용하며; 및 제 2 소스/드레인 및 셀의 비트 라인으로 작용하는 중간 실리콘 층과 접촉하는 칩의 상부 표면위에 반대 도전 타입의 도전층을 증착하는 단계를 포함한다.
본 발명은 첨부된 도면과 관련하여 취해진 다음의 상세한 설명으로부터 한층 더 이해될 것이다.
도 1은 메모리 셀(10)의 전기적 회로 개략도를 도시한다. 이런 셀은 예를 들어 랜덤 액세스 메모리(RAM) 집적 회로 또는 칩에 사용된다. 또한 이런 셀은 다이내믹 RAM(DRAM), 싱크로너스 DRAM(SDRAM), 또는 다른 메모리 칩에 사용될 수 있다. 상기 셀은 캐패시터(14)와 직렬인 MOS 트랜지스터(12)를 포함한다. 트랜지스터(12)는 제 1 출력 전류 전극(12A), 제 2 출력 전류 전극(12B), 및 게이트 전극(12C)을 가진다. 상기 스위칭 트랜지스터의 게이트 전극(12C)은DRAM 어레이의 워드 라인에 접속된다. 전극(12A)은 양극 전류가 전극(12)으로부터 트랜지스터(12)를 통해 전극(12B)내로 흐를 때 트랜지스터의 드레인으로서 소용되고, 다음에 소스로 소용된다. 이것은 로직 정보(데이터, 신호 비트 1 또는 0)가메모리 셀(10)에서 판독되거나 리프레싱될 때 발생한다. 전극(12B)은 전류가 전극(12B)으로부터 트랜지스터(12)를 통해 소스로서 소용되는 전극(12A)으로 흐를 때 정보가 메모리 셀(10)로부터 판독되는 경우에 드레인으로서 소용된다. 그러나, 이미 언급된 바와 같이 각각은 트랜지스터(12)의 소스/드레인으로서 기술될 것이다. 캐패시터(14)는 제 1 플레이트(14A)와 제 2 플레이트(14B)를 가진다. 플레이트(14B)는 전형적으로 도면에서 접지(17)로서 도시되는 기준 전압에 결합된다. 일부 예에서, 플레이트(14B)에서 어떤 다른 기준 전압, 이를테면 Vpp/2을 사용하는 것이 바람직하다. 트랜지스터(12)는 전극(12A)과 캐패시터(14)에 접속되는 비트 라인(18)으로부터의 전류 흐름을 촉진하도록 스위칭 온된다. 비트 라인(18)으로부터 캐패시터(14)를 절연시키는 것은 스위칭 오프이다. 정보(로직 정보)의 비트에 대응하는 신호가 캐패시터(14)에 전하로서 저장된다. 적당한 신호가 워드 라인(19)과 비트 라인(18)에 인가될 때, 데이터(1 또는 0)는 캐패시터(14)에 전하로서 저장되어 유효 시간 동안 유지된다. 저장 노드(16)로부터의 누설 때문에, 일반적으로 주기적으로 저장된 데이터를 리프레싱하는 것이 필요하다.
도 2는 본 발명에 따른 메모리 셀(11)의 구조를 도시한다. 다수의 메모리 셀이 어레이를 형성하기 위해 상호접속된다. 이런 어레이는 DRAM, 싱크로너스 DRAM(SDRAM), 또는 다른 메모리 IC와 같은 메모리 집적 회로에 사용된다. 상기 메모리셀(11)은 반도체 웨이퍼와 같은 반도체 칩(20)의 일부에 형성된 것으로 도시되어 있다. 상기 웨이퍼는 예를 들어 실리콘이다. 실리콘상 절연체(SOI) 또는 갈륨 비화물을 포함하는 다른 반도체 웨이퍼가 또한 유효하다. 상기 웨이퍼는 제 1 전도성을 갖는 도펀트로 저도핑 또는 고도핑될 수 있다. 일실시예에서, 상기 칩은 유리하게 p-타입 단결정 실리콘이 되는 벌크부를 포함한다. 메모리 셀은 도 1에 도시된 바와 같은 전기적 개략도를 가진다. 벌크단결정부(21)를 포함하는 상기 칩(20)은 트렌치(22)를 포함한다. 일실시예에서, 상기 트렌치는 예를 들어 메모리 셀(11)의 저장 노드(16)로서 소용되는 고도핑된 n+ 타입 다결정 실리콘(23)으로 충전된 정사각형 단면부를 포함한다. 또한 다른 형상의 단면부를 갖는 트렌치가 이용가능하다. 또한 상기 n+ 폴리실리콘 충전재는 트랜지스터(12)의 소스/드레인(12B)과 융합되는 캐패시터(14)의 하나의 플레이트(14A)에 대응한다.
유전체 층(24)은 트렌치(22)의 측벽과 하부를 둘러싸고 캐패시터(14)의 유전체로서 소용된다. 선택적으로, 고도핑된 n+ 타입 층(26)이 유전체 층(24)에 의해 충전재(23)로부터 절연된 트렌치(22)의 외부를 둘러싼다. 층(26)은 상기 캐패시터(14)의 다른 플레이트(114B)(도 1)로서 소용된다. 상기 칩(20)의 P-타입 벌크(21)는 이미 개시된 바와 같이 기준 전위, 전형적으로 접지로 유지된다. Vpp/2와 같은 다른기준 전위가 이용가능하다.
상기 트렌치(22)상에 배치된 것은 트랜지스터(12)에 대응하는 수직 트랜지스터이다. 상기 수직 MOSFET 트랜지스터는 각각 원형의 단면이고 도 1의 소스/드레인(12B)과 소스/드레인(12A)에 대응하는 n+ 타입 층(34와 37)을 포함하여, 트랜지스터의 2개의 출력 전류 단자를 형성한다. 이들의 중간은 P-타입 층(30)이 연장되는데, 여기에 게이트 전압이 트랜지스터를 스위치가 닫혀진 도전 상태로 놓이도록 할 때 상기 층(34와 37) 사이의 도전 채널로서 소용되는 n-타입 반전층(도시안됨)이 형성될 것이다. 상기 트랜지스터의 게이트 유전체는 층(30)을 둘러싸는 실리콘 산화물(32)에 의해 제공된다. 층(34)은 DRAM의 비트 라인(52)으로서 소용되는 도전층(36)과 융합할 것이고 도면의 평면에 직각인 방향으로 트렌치의 표면에 걸쳐 진행한다. 층(37)은 상기 메모리 셀(10)의 저장 노드(16)(도 1)에 대응한다.
워드 라인(50)은 38A, 38B로서 도시되고 아래의 도 3의 논의로부터 분명히 알 수 있는 바와 같이 비트 라인(36)에 직교하여 칩(20)의 상부 표면에 걸쳐 진행하는 분할된 n+ 타입 층에 의해 제공된다. 층(38A와 38B)은 트랜지스터(12)의 게이트전극(12C)으로서 소용된다. 상기 p+ 타입 중간 영역(30)과 게이트 유전체 층(32)은 본질적으로 워드 라인의 2개의 단편(38A와 38B) 사이에 스티칭(stitch)된다. 산화물 층(40)은 실리콘 칩(20)의 상부 표면으로부터 워드 라인(50)의 하부 표면을 절연한다.
상기 중간 영역(30)은 더 높은 스위칭 속도를 위한 전위 때문에 NMOS-타입 트랜지스터의 전극과 같이 전하 캐리어를 위한 높은 이동도를 가지는 것이 바람직하다. 이런 이유 때문에, 중간 영역은 단결정을 포함하는 것이 바람직하다. 본 발명의 일실시예에 따르면, 단결정 중간층(30)이 스위칭 트랜지스터의 하나의 소스/드레인(12A)(도 1)으로서 소용되는 트렌치(22)의 다결정 충전재(23)와 상기 스위칭 트랜지스터의 다른 소스/드레인(12B)(도 1)으로서 소용되는 상기 영역(30)상의실리콘 층(34) 사이에 제공된다. 도시된 바와 같이, 상기 중간 영역은 상기 셀의 비트 라인(36)과 융합된다.
도 3에는 도 2의 메모리 셀(11)의 2차원 직사각형 어레이의 평면도가 도시되어 있다. 도 3에서 알 수 있는 바와 같이, 워드 라인(50)의 열은 수직으로 진행하고, 비트 라인(52)의 행은 수평적으로 진행한다. 2개의 라인 세트가 교차할 경우에 절연된 크로스오버(crossover)가 제공된다. 더 크게 경사진 정사각형(54)은 수직 트렌치(22)의 윤곽을 표현하며, 더크게 경사진 정사각형(54)내에 감싸인 더 작은 정사각형(56)은 수직 트랜지스터의 윤곽이다.
도 4-10을 참조하면, 일실시예에 따라 메모리를 제조하기 위한 여러 단계가 도시된다.
전형적으로 다수의 메모리 IC가 웨이퍼 상에 나란히 제조된다. 상기 프로세싱 후, 상기 웨이퍼는 다수의 칩으로 절단된다. 각각의 칩은 전형적으로 단일 IC를 하우징하고, 각각의 단일 IC은 수천개의 셀과 기록, 판독 및 리프레싱을 위한 연관된 보조 회로를 포함한다. 간략화의 목적을 위하여, 상기 프로세싱의 논의는 단일 메모리 셀과 깊이 관련된 것으로 제한될 것이다.
도시된 바와 같이, 트렌치는 반도체 기판 또는 제품(제조 공정에 있는)(60)으로서 소용되는 웨이퍼의 슬라이스내에 형성된다. 일실시예에서, 상기 웨이퍼는 p-타입 도펀트로 저도핑된(p-) 실리콘을 포함한다. 도 4에 도시된 바와 같이, 프로세싱은 전형적으로 실리콘 제품(칩)(60)의 표면에 일반적으로 패드 산화물로서 참조되는 실리콘 산화물 박막층(62)을 형성함으로써 시작한다. 이런 층은 주로 상기 프로세싱 동안 상기 슬라이스(600의 표면을 보호하는 역할을 하고 상기 프로세싱의 과정에서 제거된다. 상기 패드 산화물(62)은 일반적으로 패드 질화물로서 기술되고 주로 다음의 프로세싱 단계의 일부에서 에칭 정지물로서 기능하는 실리콘 질화물의 층(64)으로 커버된다.
다음에 순차적으로 폴리실리콘으로 충전될 트렌치(66)가 상기 실리콘 제품(60)내에 형성된다. 상기 폴리실리콘은 n-타입도펀트로 고도핑(n+) 되고 상기 셀의 저장 노드로서 소용된다. 이것은 상기 슬라이스의 표면에 적당히 패턴화된 마스크층(65)을 제공하고 실리콘에 트렌치를 형성하기 위한 이방적 반응성 이온 에칭(RIE)을 요구하는 통상적 형태로 수행될 수 있다. 예를 들면, 상기 마스크는 TEOS를 포함한다. 또한 다른 타입의 경질 마스크가 트렌치 에칭에 유용하다. 다음에,도 2에서 n+ 타입 층(26)으로 표현된 바와 같은 선택적인 고도핑된 플레이트 영역이 포함되어야 하는 경우, 예를 들어 트렌치내에 적당한 도펀트를 유입하고 기판내로 확산시킴으로써 형성될 것이다. 또한 비소-부화 코팅으로 트렌치 내부를 코팅하고 n+ 타입의 도핑을 위해 트렌치의 실리콘 벽내로 비소를 확산하기 위해 가열하는 것과 같은 다양한 기술이 유용할수 있다. 도면을 간략화하기 위하여, 이런 층은 도면에서 제거되어 있다.
상기 n+ 타입 플레이트가 형성된 후, 상기 트렌치(66)의 벽은 유전체 층(70)의 형성 이전에 미리 세정된다. 상기 유전체층은 트렌치 벽과 마스크 층(65) 위에 형성된다. 상기 유전체 층은 캐패시터의 유전체로서 소용된다. 상기 유전체 층은예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 질화산화물, 또는 종래 기술에 의해 형성된 실리콘 산질화물을 포함한다.
다음에, 상기 트렌치는 n+ 타입 도핑된 다결정 실리콘(72)(폴리실리콘)으로 충전된다. 양호한 충전을 얻기 위하여, 상기 폴리실리콘은 도 4에 도시된 바와 같이 상기 트렌치(22)가 충전될 때까지 상기 제품(60)의 상부 표면 위에 형성된다. 이런 단계 후, 상기 상부 표면은 상기 제품(60)의 표면을 평탄화하기 위해 화학 기계적 연마(CMP)를 받게 된다. 이런 단계에서, 상기 유전체 층(64)은 도 4에 도시된 바와 같이 평탄화를 달성하기 위해 에칭 정지물로서 소용된다.
다음에 상기 표면상의 유전체 층(70)과 상기 경질 마스크(도시 안됨)가 제거되고, 상기 패드 질화물과 나머지 폴리실리콘이 잔류한다. 유전체 층과 경질 마스크의 제거는 예를 들어 HF와 같은 습식 화학적 에칭에 의해 달성된다. 또한 상기층을 제거하기 위한 다른 에칭 처리가 이용가능하다. CMP가 상기 표면을 평탄화하는데 사용되고, 평탄한 상부 표면을 얻기 위해 상기 폴리를 제거한다.
선택적으로, 상기 트렌치의 상부 부분은 RIE에 의해 리세싱된다. 상기 RIE는 상기 패드 질화물과 유전체 층에 선택적이다. 결과는 도 5에 도시되어 있다. 리세스(74)는 폴리실리콘 트렌치 상에 에피택셜 성장되는 실리콘의 품질을 개선시킨다. 일실시예에서, 상기 리세스는 상기 트렌치가 상기 실리콘 제품의 상부 표면의 평면 근처에서 실질적으로 단결정이될 수 있게 할만큼 충분히 깊다. 이와 같이, 상기 리세스는 상기 트렌치상에 에피택셜 성장되는 실리콘의 품질을 개선시킨다.
도 6을 참조하면, 상기 패드 질화물과 산화물 층이 수직 트랜지스터를 형성하기 위해 트렌치에서의 실리콘의 에피택셜 성장을 위한 준비중 상기 제품(60)의 단결정 실리콘 표면을 드러내도록 제거된다. 상기 패드 층의 제거는 예를 들어 습식화학적 에칭에 의해 달성된다. 상기 드러난 실리콘 표면은 그위에 실리콘을 성장하기 위한 시드 정보를 준다.
실리콘 층(98)은 상기 제품(60)의 표면 위에 에피택셜 성장된다. 일실시예에서, 상기 에피택셜 실리콘 층은 n-타입 도펀트로 고도핑된다. 예를 들면, 상기 n+ 실리콘 층은 에피택셜 성장동안 인시튜 도핑된다. 에피택셜 실리콘의 성장은 미국 일련번호 제08/667,541호와 제08/605,662호에 개시되어 있다. 상기 에피택셜 층(98)은 도 6에 도시된 바와 같이 가열에 의한 재결정화가 수직 NMOS 트랜지스터의 중간층으로서 사용하기 위해 충분히 단결정화될 수 있도록 충분히 두껍고 충분히 단결정화되어 성장된다.
이제 상기 제품의 상부 표면은 폴리실리콘이 충전된 트렌치 위에 놓이는 부분을 제외하고 상기 에피택셜 층(98)이 제거될수 있도록 마스킹된다. 이런 제거후, 도 7에 도시된 바와 같이 폴리실리콘이 충전된 트렌치(66A) 위에 배치된 메사(100)가 잔류한다.
다음에, 상기 메사(100)의 노출된 표면 위에, 수직 트랜지스터의 게이트 유전체가 형성될 때 사용하기에 적당한 산화물층(102)이 형성된다.
이런 산화물 층(102)이 상기 메사의 전체 노출된 표면 위에 형성된 후, 상기 메사(100)의 상부 표면으로부터 선택적으로 상기 산화물(102)을 제거하는 것이 필요하게 된다. 전형적으로 이것은 우선 상기 메사(100)의 표면 위에 실리콘 질화물층(104)을 형성하고, 단지 상기 메사의 측벽에 질화물 스페이서만을 잔류시키면서 상기 메사의 상부 표면으로부터 상기실리콘 질화물(104)을 선택적으로 제거하고, 상기 메사의 상부 표면 상의 노출된 산화물과 상기 제품(60A)의 나머지 위에놓이는 노출된 산화물을 선택적으로 에칭함으로써 수행된다.
다음에, 필수적이지는 않지만, 도 8에 도시된 바와 같이 상기 메사의 상부에 얕은 리세스(106)를 형성하기 위해 상기 메사의 상부에 있는 실리콘을 에칭하는 것이 바람직하다. 또한 상기 메사에 의해 보호되지 않는 상기 제품(60A)의 표면에있는 실리콘이 제거될 수 있다. 이것은 상기 게이트 산화물이 소스/드레인 중첩을 제공하도록 한다. 상기 중첩은 상기 트랜지스터의 높은 속도의 스위칭을 위해 바람직하다고 공지된 요인이다.
도 9와 도 10에 도시된 바와 같이, 상기 드레인/소스 영역 및 워드와 비트 라인을 제공하기 위해 잔류한다. 이 때문에,상기 제품의 표면을 순차적으로 상기 표면 위에 증착될 워드 라인 층(82)으로부터 절연하는 상기 제 1 산화물 층(80)이우선 증착된다.
상기 워드 라인 층의 증착 이전에, 상기 폴리실리콘 워드 라인이 게이트 산화물(102)에 대한 물리적인 접촉부를 형성할수 있도록 상기 메사(100)의 측면에 있는 질화물 스페이서(102)가 제거될 필요가 있다. 이것은 유리하게 단지 상기 질화물 스페이서만을 침식시키는 습식 에칭에 의해 수행된다. 상기 질화물 스페이서가 제거된 후, 도 9에 도시된 구조에 도달하기 위해 차례로 n+ 타입 도전성 폴리실리콘 층(82)과 제 2 산화물 층(84)이 증착된다.
상기 2개의 층이 증착된 후, 상기 메사의 상부 표면에 노출된 에피택셜 실리콘을 잔류시키면서, 상기 층들의 초과 부분을 제거하여 도 9에 도시된 구조에 도달하기 위해 CMP가 사용된다.
도 10을 참조하면, 드레인/소스 영역과 고도의 도전성 비트 라인을 형성하는 금속 실리사이드(92) 층을 형성하기 위해 n+타입 도전성 폴리실리콘(90)이 상기 실리콘 메사의 노출된 표면 위에 증착되어 있다.
이제 도 2에 도시된 셀에 대한 본질적 상세에 대응하는 셀이 얻어진다.
기술된 특정 실시예는 단지 본 발명의 일반적 원리의 예시이고 여러 변형이 본 발명의 기술 사상을 일탈하지 않는 범위내에서 가능하다고 이해하여야 한다. 예를 들면, 메모리 셀이 형성되는 단결정 실리콘은 사파이어와 같은 이질적인 재료로이루어진 적당한 결정 위에 에피택셜 성장되어지는 실리콘 층이 될 수 있다. 더욱이, 상기 특별한 도전성 타입은 반대로될 수 있고 여러 실리콘 층의 도전성이 당업자들에게 공지된 바와 같이 변경된다. 또한, 에칭과 증착 등을 포함하는 여러 처리 단계가 변경될 수 있다. 더욱이, 본 발명이 반도체로서 현재 바람직한 선택이 되는 실리콘과 관련하여 기술되었더라도, 다른 타입의 기판이 이용가능하다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
본 발명에 따르면, 저장 용량과 기록 및 판독 속도가 증가된 메모리 셀을 제공할 수 있다.
도 1은 DRAM에 사용되는 종류의 트랜지스터와 캐패시터를 포함하는 표준 메모리 셀의 개략적 회로도.
도 2는 도 1의 셀 회로도로 구성되는 메모리 셀을 포함하고 캐패시터와 겹쳐진 수직 트랜지스터를 위한 수직 트렌치를 포함하는 본 발명에 따른 실리콘 칩의 일부 단면도.
도 3은 본 발명에 따른 수직 트렌치상에 겹쳐진 수직 트랜지스터를 사용한 메모리 어레이의 평면도.
도 4 내지 도 10은 본 발명에 따른 한가지 방법에 의해 도 2에 도시된 종류의 메모리 셀을 형성하는 여러 단계에서의 실리콘 칩의 일부를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
22 : 트렌치 23 : 다결정 실리콘
24 : 유전체 층 30 : 중간 영역
36 : 비트 라인 50 : 워드 라인

Claims (1)

  1. 제 1 도전 타입의 실리콘 칩에 트렌치를 형성하는 단계;
    상기 트렌치의 벽 위에 유전체 층을 형성하는 단계;
    상기 칩의 도전 타입과 반대인 도전 타입의 폴리실리콘으로 상기 트렌치를 충전하는 단계;
    상기 칩의 도전성과 반대인 도전성이고 제 1 소스/드레인으로서 소용되는 단결정 실리콘층을 상기 트렌치의 상부에 형성하기에 충분한 두께로 상기 칩의 표면 위에 에피텍셜 실리콘 층을 성장하는 단계;
    상기 트렌치 위에 메사를 형성하기 위해 상기 에피택셜 실리콘 층을 패턴화하는 단계;
    상기 칩의 표면 위에 상기 에피택셜 실리콘 메사를 커버링하는 제 1 유전체 층을 형성하는 단계;
    상기 메사의 측면에 스페이서를 형성하는 단계를 포함하는데, 상기 메사는 상기 제 1 유전체 층이 상기 스페이서에 대해 선택적으로 제거될 수 있도록 하는 재료를 포함하고;
    상기 칩의 표면과 상기 에피택셜 실리콘 메사의 상부로부터 상기 제 1 유전체 층을 제거하는 단계를 포함하는데, 상기 스페이서는 상기 제 1 유전체 층이 상기 메사의 측면으로부터 제거되지 않도록 하고;
    상기 칩의 표면 위에 제 2 유전체 층을 형성하는 단계;
    상기 메사의 측면에 상기 제 1 유전체 층을 잔류시키면서 상기 측벽 스페이서를 제거하는 단계를 포함하는데, 상기 메사의 측면에 있는 제 1 유전체 층은 게이트 산화물로서 소용되고;
    상기 제 2 유전체 층의 표면 위에 상기 칩의 도전성 타입과 반대인 도전성 타입의 제 1 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층의 표면 위에 제 3 유전체 층을 형성하는 단계;
    상기 에피택셜 실리콘 메사의 표면을 노출시키기 위해 상기 제 3 유전체 층을 평탄화하는 단계; 및
    상기 에피택셜 실리콘 메사 위에 폴리실리콘 메사를 형성하기 위해 상기 칩의 도전성과 반대인 도전성의 제 2 폴리실리콘층을 형성하고 패턴화하는 단계를 포함하는 메모리 셀 제조 방법.
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