KR100435076B1 - 트렌치 캐패시터를 갖는 디램 셀의 제조 방법 - Google Patents

트렌치 캐패시터를 갖는 디램 셀의 제조 방법 Download PDF

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KR100435076B1 KR10-2001-7010313A KR20017010313A KR100435076B1 KR 100435076 B1 KR100435076 B1 KR 100435076B1 KR 20017010313 A KR20017010313 A KR 20017010313A KR 100435076 B1 KR100435076 B1 KR 100435076B1
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Abstract

본 발명은 트렌치 캐패시터를 갖는 디램 셀의 제조 방법에 관한 것이다.
본 발명의 목적은 디램 셀의 제조방법을 단순화시키는데 있다. 디램 셀의 높은 패킹 밀도와 고효율을 얻을 수 있다.
이에, 디램 셀의 저장 캐패시터(4)와 선택 트랜지스터(3)가 서로 독립적으로 제조된다. 상기 캐패시터는 제1영역(6)에 생성된다. 제2영역(10)이 제1영역(6)에 배열되어, 제1트렌치(7)가 제1영역(6)을 덮게 된다.
바람직한 구현예로서, 다이렉트 웨이퍼 본딩과 스마트 커트와 같은 당분야의 잘 알려진 기술을 사용하여, 상기 제2영역(10)이 제1영역(6)상에 배열된다.
상기 다이렉트 웨이퍼 본딩 방법 또는 스마트 커트 방법에 의하여 명확하게 규정된 경계면(11)이 제1영역(6)과 제2영역(10)사이에 용이하게 형성되어진다.

Description

트렌치 캐패시터를 갖는 디램 셀의 제조 방법{Method for fabricating a DRAM cell having a trench capacitor}
US-A-5,181,098에는 반도체 메모리 장치와 그 제조방법이 공개되어 있는 바, 부재에 제조된 트렌치 캐패시터와 상기 캐패시터의 위쪽에 위치되는 영역에 제조된 선택 트랜지스터를 포함하고 있다.JP 02 146766 A에는 트렌치 캐패시터를 갖는 메모리 셀이 공개되어 있는 바, 이곳에는 MOS 선택 트랜지스터가 반도체 라미네이션 구조에 의하여 배열되어 있다.디램 메모리(DRAM memories)는 에스램 메모리(SRAM memories)의 펄스(pulse) 조작을 기반으로 한다
상기 메모리 셀에 항상 존재하는 정전용량(capacitance), 예를들어 게이트 정전용량은 일정한 시간동안 그 상태를 유지하는데 이용되고 있다.
이러한 사실은 동력소비와 요구되는 설계 면적의 감소:메모리의 패킹 밀도의 증가와 같이, 메모리 셀의 현격한 단순화를 가능하게 한다.
또한, 보다 나은 패킹 밀도를 증가시키기 위하여, 디램 셀의 요구 면적의 감소를 시도하고 있다.
이러한 경우, 기억용량(storage capacitance)을 크게하고, 가능한 비트(bit) 및 워드라인(word line)의 표유용량(stray capacitances)을 작게하는데 그 목적이 있다. 동시에, 디램 칩의 제조 방법을 최대로 간소화시킬 수 있다.
US-A-4,797,373에는 디램 메모리 셀과 트렌치 기술을 이용한 디램 셀의 제조방법이 공개되어 있다.
종래기술에 따른 상기 디램 셀에 있어서, 상기 셀은 전계-효과 트랜지스터와 저장 캐패시터로 구성되고, 이때의 트랜지스터와 캐패시터는 모두 부재상에 트렌치 기술로 제조된 것이다.
상기 트랜지스터와 채널 및 드레인의 소스와, 단독 캐패시터 면적은 상기 부재의 측벽면에 수직으로 배열되고, 게이트와 또 다른 캐패시터 면적은 절연층에 의하여 소정의 체적으로 절연되고, 트렌치로 삽입된 재료상에 두 개의 면적으로 배열된다.
다시 말해서, 저장 캐패시터와 선택 트랜지스터는 실질적으로 하나는 위쪽에 다른 하나는 상기 비트 및 워드 라인의 교차 면적 아래쪽에 배열된다.
종래 기술에 따른 저장 용량과 선택 트랜지스터를 갖는 디램 메모리 셀의 제조방법은:
제1전도성 타입의 부재에 트렌치를 에칭하는 단계;
얇은 제1절연층을 갖는 트렌치의 측방 면적을 코팅하는 단계;
제2전도성 타입의 전도성물질을 미리 설정된 높이로 배열된 트렌치에 채우는 단계;
전도성 물질과 부재간의 절연층에서 끝단 영역에 포함하며 상기 노출된 절연층을 제거하는 단계;
상기 끝단 영역에 전도성 물질을 증착시키는 단계;
상기 전도성 물질로부터 상기 끝단 영역을 통하여 상기 트렌치 주변의 부재까지 불순물을 확산시켜서, 상기 부재의 끝단 영역에서 선택 트랜지스터의 소스로서 기능을 하는 제2전도성 타입의 약한 도핑영역이 생성되도록 한 단계;
상기 트렌치의 상부 부분과 인접한 부재상에 드레인 영역을 형성하는 단계;
상기 트렌치의 상부 부분에 게이트 절연체 층을 형성하는 단계;
게이트로서 기능을 하는 나머지 트렌치에 전도성 물질을 충진하는 단계;
를 수행하여 달성된다.
이러한 경우에, 상기 부재는 높게 도핑된 하부영역과, 덜 높게 도핑된 상부영역과, 보다 약하게 도핑된 상부영역에 위치된 선택 트랜지스터의 소스를 갖는다.
또한, 6개의 필수적인 단계가 저장 용량의 제조와 선택 트랜지스터의 제조에 관한 것이고, 나머지 3개의 단계는 모두 선택 트랜지스터에 관한 것이다.
이러한 방법은 제어된 방법에 의거 미리 설정된 끝단 영역의 크기로 구현하기 위하여, 미리 설정된 끝단 영역에서 에칭 작업을 수행하는 것이 매우 어렵다.
본 발명은 트렌치 캐패시터를 갖는 디램 셀을 제조하는 방법에 관한 것이다.
도 1은 본 발명에 따른 제조방법에 의하여 제조된 디램 셀의 단면도이고,
도 2는 도 1에 나타낸 디램 셀의 전기 등가 회로의 다이어그램을 나타낸다.
본 발명은 높은 생산성을 갖고, 디램 셀의 높은 패킹 밀도를 갖도록 하며, 서로 연결된 정전 용량을 감소시킬 수 있도록 한 디램 셀의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적은 청구항 제1항과 같은 디램 셀 제조방법에 의하여 달성된다.
종속항은 본 발명의 바람직한 구현예에 관련된 것이다.
본 발명은 SOI 방법과 유사한 단계를 갖는 방법, 즉 지지체상에 모노크리스탈린 실리콘을 배열하는 방법에 의하여 디램 셀을 제조하는 방법이다.
SOI(Silicon On Insulator)방법에서 지지체는 절연체인 반면에, 본 발명에 따른 "준(quasi)-SOI" 방법에서 모노크리스탈린 실리콘층은 실리콘층에 제2영역으로서 형성된다.
상기 디램 셀의 저장 용량은 제1영역에 생성되고, 선택 트랜지스터는 제2영역의 상부쪽 영역의 실리콘 기둥에 생성된다.
본 발명에 따른 디램 메모리 셀의 제조 방법은:
제1전도성 타입의 제1영역에 제1트렌치를 형성하고, 제1절연층을 갖는 제1트렌치의 표면을 코팅하여, 제1트렌치에 제2전도성 타입의 전도성 물질을 충진하며, 상기 제1영역과 제1트렌치의 전도성물질을 높게 도핑하는 단계;
상기 제1영역상에 제1전도성 타입의 제2영역을 배열하여, 제1트렌치가 덮혀지도록 한 단계;
상기 제1트렌치의 전도성 물질로부터 불순물을 확산시킴으로써, 상기 제2영역에서 제2전도성 타입의 영역이 생성되도록 한 단계;
상기 제1트렌치와 접하는 인접 영역을 에칭 처리하여, 반도체 물질이 표면으로부터 상기 제2영역으로 생성되도록 제거되는 단계;
상기 인접 영역에 절연체 물질을 충진하여, 절연체가 인접한 상기 제1트렌치 사이에서 생성되도록 한 단계;
상기 제2전도성 타입의 전도성 물질로 만들어진 비트라인과, 선택 트랜지스터용 드레인 영역을 생성하는 단계;
상기 제1영역에서 제1트렌치 위쪽에 있는 상기 제2영역의 제2트렌치에 선택트랜지스터를 생성하는 단계;
상기 제2영역의 노출된 표면상에 워드라인을 생성하는 단계
를 포함하여 이루어진다.
바람직하게는, 상기 제1영역상에 제2영역을 배열하는 단계는
제1영역상에 제2영역의 "다이렉트 웨이퍼 본딩(Direct Wafer Bonding)" 단계와, 상기 제2영역을 미리 설정된 두께로 얇게 해주는 단계를 포함한다.
이는, 서로간의 상부쪽에 다르게 도핑된 두 개의 영역이 용이하게 배열됨을 가능하게 한다.
상기 얇게 해주는 단계는 에칭(etching) 또는 그라인딩(grinding) 그리고, 마지막 연마(polishing)공정에 의하여 달성될 수 있다.
본 발명의 바람직한 구현예로서, 상기 절연층을 갖는 제1트렌치의 표면을 코팅하는 단계는 산화물에 의하여 용이하게 수행되어진다.
특히, 반도체 물질이 제거 완료된 상기 제1트렌치의 인접 영역은 두꺼운 산화물에 의하여 충진될 수 있다. 이러한 작업은 쉽고 간단하게 구현되어진다.
본 발명의 장점은 제조공정중 몇개의 마스크만이 필요하고, 예를들면 종래의 기술에서 6개를 사용하는 점에 비하여, 본 발명은 단지 5개의 마스크만을 사용하는 점에 있다.
본 발명의 또 다른 장점은 디램 메모리 셀의 기생 용량이 종래의 방법보다작게 유지되는 점에 있다.
본 발명의 특징과 장점은 이하 도면에 도시한 구현예와 함께 설명한다.
첨부한 도 1은 본 발명에 따른 방법에 의하여 제조된 디램 셀의 일구현예를 나타내는 단면도이다.
디램 셀에 부과된 회로소자를 설명하기 위하여, 도 2에 도시한 전기 등가 회로 다이어그램을 참조로 디램의 실질적인 접속연결을 설명한다.
디램 셀은 비트라인(1)과 워드라인(2)간의 교차 지점에 위치하게 된다.
일반적으로, 상기 비트라인은 게이트를 경유하는 워드라인(2)에 의하여 구동되는 선택 트랜지스터(3)의 드레인에 연결된다.
상기 트랜지스터가 워드라인(2)에 의하여 선택되면, 쓰기 또는 읽기 절차를 위하여 상기 트랜지스터는 저장 캐패시터(4)와 비트라인(1)간을 연결시키고, 온 상태(on state)로 변환을 진행한다.
필수적인 기생 정전용량(5)이 비트라인(1)과 워드라인(2)을 따라 형성된다.
그러나, 상기 기생용량은 디램 셀의 스위칭 동작에 역효과를 주기 때문에,가능한 작게 유지될 수 있도록 제조되어야 한다. 특히, 상기 기생용량의 크기는 디램 셀의 제조 방법에 의하여 결정되어진다.
상술한 바와 같이, 개별적인 디램 셀의 필요한 면적을 가능한 작게 유지시킬 수 있는 시도를 하고 있다.
그 이유는 현재의 디램 셀은 저장용량으로서 적층된 캐패시터를 구현하고 있고 또는 저장용량으로서 트렌치 캐패시터로 구현되고 있기 때문이다.
본 발명은 트렌치 캐패시터를 갖는 디램 셀에 관한 것으로서, 트렌치 캐패시터를 갖는 본 발명의 디램 제조방법을 첨부한 도 1을 참조로 설명된다.
종래의 디램 셀 제조 방법은 저장 캐패시터의 전극으로 형성되도록 반도체 부재상에 단독 트렌치를 형성하는 단계를 포함하고, 다음으로, 선택 트랜지스터의 게이트를 차례로 통합되는 반면에, 본 발명에 따른 방법에서는 저장 캐패시터와 선택 트랜지스터가 서로 독립적으로 제조되어진다.
이는, 종래 제조 방법의 단계를 절감하고, 동일한 트랜티에서 캐패시터와 게이트를 절연시키는 것을 달성하여야 한다.
트렌치 캐패시터를 갖는 본 발명의 디램 메모리 셀의 제조 방법은 "준(quasi)-SIO(Silicon On Insulator)" 방법이다.
상기 "준-SIO" 방법에 있어서, 모노크라스탈린 실리콘(monocrystalline silicon)은 절연체를 대신하여 보다 나은 반도체로 성장된다.
이러한 기술은 종래의 방법보다 단순한 절차를 갖는 점에 그 특징이 있다.
본 발명의 방법에서 첫번째 단계로서, 저장 캐패시터(4)의 제1전극이 트렌치전극으로 제조된다.
상기 트렌치 캐패시터(4)는 도 1을 참조로 설명하면 다음과 같다.
상기 트렌치 캐패시터(4)를 제조하기 위하여, 제1트렌치(7)가 제1영역(6)에 형성되는 바, 이는 당분야의 통상의 지식을 가진 자에게 자명한 기술이다.
상기 제1영역(6)은 하나의 구현예로서 제1전도성 타입, 즉 P 타입이다.
바람직한 구현예로서, 전도성 물질(9)은 폴리실리콘이다.
상기 제1트렌치(7)의 전도성 물질(9)과 제1영역(6)은 높게 도핑(doped)된 것으로서, 예를들면 p+, n+로 도핑(doped)된 것이다.
따라서, 상기 저장 용량은 p+- 타입 영역으로 형성되거나, n+- 도핑된 전도성 물질로 형성된다.
이하, 상기 캐패시터의 제조 단계 a)라고 언급한다.
상기 캐패시터가 단계 a)에서 제1영역(6)에 형성된 후, 단계 b)에서 제2영역(10)이 상기 제1영역(6)상에 배열되고, 따라서 상기 제1영역(6)의 제1트렌치(7)가 덮혀지게 된다.
이러한 상기 제1영역(6)상에 제2영역(10)의 배열은 "다이렉트 웨이퍼 본딩(Direct Wafer Bonding)" 또는 "스마트 커트(Smart Cut)"와 같은 당업자에게 자명한 종래 기술에 의하여 수행된다.
상기 제1영역(6)과 제2영역(10)간의 경계면(11)은 상기 "다이렉트 웨이퍼 본딩(Direct Wafer Bonding)" 또는 "스마트 커트(Smart Cut)" 방법으로 용이하게 형성할 수 있다.
상기 선택 트랜지스터의 수직 범위에 따라 적당한 두께를 갖도록 상기 제1영역(10)을 형성하기 위하여, 상기 제1영역을 형성한 후, 상기 제2영역(10)은 여분의 층을 제외하고 제거되고, 그에따라 미리 설정된 두께로 형성되어진다.
상기 제1영역과 동일하게, 제2영역(10)은 제1전도성 타입이지만, 상기 제1영역(6)보다 약하게 도핑(doped)된 것으로서, 그 이유는 후술하는 바와 같다.
단계 c)에서, "버블(bubble)" 영역이 상기 제2영역(10)에 형성된다. 이것의 끝단에서, 주변온도는 증가되고, 따라서 불순물이 상기 제1트렌치(7)의 전도성 물질(9)로부터 상기 경계면(11)을 경유하여 상기 제2영역(10)으로 확산된다.
그에따라, 상기 버블영역(12)은 제1영역(6)의 트렌치(7) 위쪽에 직접 형성된다. 상기 버블영역(12)의 전도성은 상기 트렌치의 전도성 물질 예를들어 n 또는 n+와 동일하다.
상기 디램 셀의 "하부" 형성, 즉 저장 용량이 이전의 a)에서 c)단계에서 완성된 후, 다음 단계에서 상기 셀은 인접한 셀(도시되지 않음)과 절연되어, 선택 트랜지스터가 생성된다.
단계 d)에서, 인접한 영역은 상기 제1트렌치(7)와 접하도록 에칭 처리된다.
상기 에칭(etching) 단계중, 반도체 물질이 표면에서 제1영역(6)까지 예를들어, 경계면(11)이하에 형성되도록 제거된다.
"상기 제1트렌치 다음에 인접한 영역"은 도 1에 도시한 바와 같이제1영역(6)의 트렌치와 인접되고 측방향 위쪽에 위치된 영역을 말한다.
상기 파여진 형태의 인접영역에는 단계 e)에서 절연물질(13)이 채워지게 되어, 평면의 표면으로 형성되어진다.
상기 제1트렌치(7)의 인접 영역은 소정 두께의 산화물 또는 다른 절연체로 채워지게 된다.
이 경우, 상기 절연체의 바람직한 두께는 1㎛ 이상이다. 상기 비트라인 용량은 결과적으로 매우 작다.
상기 인접 영역이 채워진 후, 디램 셀의 표면 즉, 트렌치(7)에 걸친 잔여 반도체의 표면과 절연체의 표면은 평평한 상태가 된다.
단계 f)에서, 비트라인(21)이 평평한 표면으로 형성된다.
상기 비트라인(21)은 제2전도성 타입인 폴리실리콘, 알루미늄(Al), 텅스텐(W)과 같은 전도성 물질로 형성된다.
선택 트랜지스터에 대하여 서로 접해 있는 상기 비트라인(21), 드레인 영역(18)이 상기 비트라인에 이용된 전도성 물질(21)로부터 불순물을 확산시킴으로써, 형성된다.
상기 선택 트랜지스터는 단계 g)에서 "Si pillar"로 제조된다.
이에, 제2트렌치(14)가 제1영역(6)의 제1트렌치(7) 위쪽에 있는 제2영역(10)에 생성된다.
상기 제2트렌치(14)는 상기 제1트렌치(7)와 유사한 방법으로 제조되고, 게이트 절연층(15)과 게이트 물질(16)로 채워지게 되어, 선택 트랜지스터의 게이트(17)가 생성된다.
상기 게이트 물질(16)은 제1트렌치(7)의 전도성 물질(9)과 유사한 폴리실리콘이고, 이 폴리실리콘은 n- 또는 n+- 도핑(doped)된 것이다.
상기 선택 트랜지스터(3)는 도 1에 나타낸 바와 같다.
단계 g)에서, 선택 트랜지스터가 비트라인(1)의 전도성 물질(21)과 접하게 되는 드레인(18)을 갖고, 확산에 의하여 생성된 n+- 도핑(doped)된 버블영역을 갖으며, 선택 트랜지스터의 채널을 통하여 전하 이송을 제어하는 게이트(17)를 갖도록 완성되어진다.
선택 트랜지스터의 에러-프리(error-free) 기능을 위하여, 상기 소스(19)에서의 np접합의 용량은 제1트렌치(7)와 제1영역(6)에서 전도성 물질(9)에 의하여 형성된 저장 캐패시터(14)의 용량보다 작게 유지되어야 한다
이는 제1영역(6)과 제2영역(10)의 서로 다른 도핑으로 달성된다.
저장 캐패시터와 선택 트랜지스터는 서로 "절연된(isolated)" 방식으로 제조된고, 웨이퍼 본딩에 의하여 서로 연결되며, 따라서 제1영역(6)과 제2영역(10)간의 도핑 프로파일에서 매우 급격한 변화가 용이하게 실현되는 장점을 얻을 수 있다.
상기 디램 셀은 단계 h)에서 달성되는 바, 워드라인(2)용 전도성 물질(22)이 제2영역(10)의 노출된 표면에 증착된다. 이때의 비트라인의 경우, 그 재료는 폴리실리콘, 알루미늄(Al) 또는 텅스텐(W)이 바람직하다.
이와 같은 방법의 단계에서, 절연층(8) 또는 절연층(15)에 대한 코팅 과정은반도체 물질의 산화에 의하여 수행되어진다. 이에 본 발명은 간단하게 이루어지는 것이다.
요약하면, 본 발명에 따른 주된 특징은 저장 캐패시터가 게이트 산화물과 n+- 타입의 폴리실리콘을 갖는 트렌치 용량과 같이, p+- 타입으로 구현되는 점에 있다.
상기 선택 트랜지스터는 Si 기둥(pillar)에 위치된다. 이 기둥은 부분적으로 p+와 p 로 도핑된 것이다.
절연된 폴리실리콘 충진과 함께 저장 용량을 위한 트렌치의 제조 후, 상기 p-/p+-타입의 영역은 "다이렉트 웨이퍼 본딩" 또는 "스마트 커트"에 의하여 서로 본딩된다.
상기 n+-타입 버블 영역은 확산에 의하여 n+-타입 폴리실리콘으로 생성된다.
다음으로, 상기 실리콘 필러는 p+- 타입의 영역으로 깊숙히 에칭되고, 그 공간에는 절연체가 채워지며, 다음으로 상기 웨이퍼는 통상의 방법으로 평평하게 된다.
n+- 타입 폴리실리콘으로 제조된 비트 라인이 생성 완료된 후, 선택 트랜지스터를 위한 n+-도핑된(doped) 드레인 영역이 마련되며, 트렌치 에칭, 산화 및 충진과정이 수직 채널을 갖는 선택 트랜지스터에 대하여 수행된다.
절연된 게이트 충진(예를들어, 금속 표면을 갖는 n+-타입 폴리실리콘)은 동시에 워드라인의 기능을 하게 된다.
본 발명의 방법으로 제조된 상기 디램 셀의 전체 면적은 비트라인과 워드라인의 교차면적보다 크지 않다.
또한, 본 발명의 방법으로 제조된 셀을 위하여 단지 5개의 마스크만이 필요하다.
상술한 바와 같이, 본 발명을 바람직한 구현예로서 설명하였지만, 하나의 구현예에 국한되지 않으며, 다양한 방법으로 수정 가능하다.
특히, 두 개의 트렌치가 상하로 정확하게 수직으로 위치될 필요는 없으며, 버블영역이 상부 트렌치의 게이트 절연층에 도달하는 한 서로간의 단차가 질 수 있다.

Claims (6)

  1. 트렌치 캐패시터를 갖는 디램 메모리 셀의 제조 방법은:
    제1전도성 타입의 제1영역(6)에 제1트렌치(7)를 형성하고, 제1절연층(8)을 갖는 제1트렌치(7)의 표면을 코팅하여, 제1트렌치(7)에 제2전도성 타입의 전도성물질(9)을 충진하며, 상기 제1영역(6)과 제1트렌치(7)의 전도성물질(9)을 높게 도핑하는 단계;
    상기 제1영역상에 제1전도성 타입의 제2영역(10)을 배열하여, 제1트렌치(7)가 덮혀지도록 한 단계;
    상기 제1트렌치(7)의 전도성 물질(9)로부터 불순물을 확산시킴으로써, 상기 제2영역(10)에 제2전도성 타입의 영역(12)이 생성되도록 한 단계;
    상기 제1트렌치(7)와 접하는 인접 영역을 에칭 처리하여, 반도체 물질이 제2영역(10)의 표면으로부터 상기 제1영역(6)으로 생성되도록 제거되는 단계;
    상기 인접 영역에 절연체 물질(13)을 충진하여, 절연체 영역이 인접한 트렌치 사이에서 생성되도록 한 단계;
    상기 제2전도성 타입의 전도성 물질(21)로 만들어진 비트라인(1)과, 제2영역(10)의 표면상에 선택 트랜지스터용 드레인 영역(18)을 생성하는 단계;
    상기 제1영역(6)에서 제1트렌치(7) 위쪽에 있는 상기 제2영역(10)의 제2트렌치(14)에 선택 트랜지스터(3)를 생성하는 단계;
    상기 제2영역(10)의 노출된 표면상에 전도성 물질(22)로 만들어진 워드라인(2)이 생성되도록 한 단계로 이루어진 것을 특징으로 하는 트렌치 캐패시터를 갖는 디램 셀의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1영역(6)상의 제2영역(10)을 배열하는 단계는
    상기 제1영역(6)상에 제2영역(10)을 "다이렉트 웨이퍼 본딩"하는 단계와 미리 설정된 두께로 상기 제2영역(10)을 얇게 해주는 단계를 포함하는 것을 특징으로 하는 트렌치 캐패시터를 갖는 디램 셀의 제조 방법.
  3. 제 1 항에 있어서, 상기 절연층의 코팅 단계는 반도체 물질의 산화에 의하여 수행되는 것을 특징으로 하는 트렌치 캐패시터를 갖는 디램 셀의 제조 방법.
  4. 제 1 항에 있어서, 상기 제1트프렌치(7)의 인접 영역은 두꺼운 산화물에 의하여 충진된 것을 특징으로 하는 트렌치 캐패시터를 갖는 디램 셀의 제조 방법.
  5. 제 1 항 또는 제 3 항에 있어서, 상기 절연층의 물질은 다수개의 층으로 구성된 것을 특징으로 하는 트렌치 캐패시터를 갖는 디램 셀의 제조 방법.
  6. 삭제
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