JPH07109875B2 - ダイナミック型メモリ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特に１トランジスタ・１
キャパシタ型のメモリセルを有するダイナミック型メモ
リに関する。

（従来の技術） 一般に、ダイナミック型メモリの集積度の向上に伴っ
て、１トランジスタ・１キャパシタ型のメモリセルの面
積を縮小するために工夫された種々の形状のものが提案
されている。その一例として、メモリセルの電荷転送ト
ランジスタを縦型構造とし、メモリセルのキャパシタを
トレンチ構造とする方式が発表（1985,International E
lectron Device Meeting“Trench Transistor Cross Po
int DRAM Cell"）されている。

この方式のダイナミック型メモリセルの平面パターンお
よび断面構造を第５図に示している。即ち、p⁺型の半導
体基板51上にｐ型のエピタキシャル層52が形成され、こ
のエピタキシャル層52および半導体基板51にトレンチ53
が形成されている。このトレンチ53の底部には、キャパ
シタ絶縁膜54を介してキャパシタ電極（n⁺ポリシリコ
ン）55が埋込み形成されている。このキャパシタ電極55
の上端部付近でキャパシタ絶縁膜54がとぎれているが、
この部分にn⁺型の埋込みコンタクト56が形成されている
ので、キャパシタ電極55はpn接合によってエピタキシャ
ル層52から絶縁分離されている。キャパシタ電極55とp⁺
型基板51とがキャパシタ絶縁膜54を介して対向すること
によってメモリセルキャパシタが形成されている。トレ
ンチ53の上部には、縦型構造の電荷転送トランジスタの
ゲート絶縁膜57とビット線（n⁺拡散層）58とワード線
（n⁺ポリシリコン）59が形成されている。

上記構造のダイナミック型メモリセルは、１つのトレン
チ53で１つのセルが形成され、１本のビット線58と１本
のワード線59との交差部に１つのセルが形成されてお
り、このことからクロスポイントセルと呼ばれる。そし
て、このダイナミック型メモリセルにおいては、ワード
線59の電位を上げることによりゲート絶縁膜57に接して
いる基板表面に反転層が形成されることによって、あら
かじめビット線58に与えられた電位が埋込みコンタクト
56を介してキャパシタ電極55に伝達される。あるいは、
キャパシタ電極55の蓄積電荷が埋込みコンタクト56を介
してビット線58に伝達される。

なお、上記構造のダイナミック型メモリセルの製造方法
の一例を第６図（ａ）乃至（ｄ）に示している。即ち、
先ず、第６図（ａ）に示すように、半導体基板51上にエ
ピタキシャル層52を形成し、このエピタキシャル層52に
選択的に素子分離領域60を形成し、エピタキシャル層52
および半導体基板51に選択的にトレンチ53を形成し、エ
ピタキシャル層52の上面に選択的にn⁺拡散層58を形成
し、エピタキシャル層52およびトレンチ53の表面にキャ
パシタ絶縁膜54を形成する。

次に、n⁺ポリシリコン55を堆積し、第６図（ｂ）に示す
ように、トレンチ53の底部にキャパシタ電極55を残すよ
うにエッチングする。次に、トレンチ53の上部のキャパ
シタ絶縁膜54をエッチングして奥へ後退させて隙間を形
成する。次に、この上にポリシリコン56を堆積した後、
第６図（ｃ）に示すように、埋込みコンタクト56を残す
ように等方的にエッチングすると、キパシタ絶縁膜54の
隙間に埋込みコンタクト56用のポリシリコンを埋込むこ
とができる。次に、第６図（ｄ）に示すように、ゲート
絶縁膜57を形成した後、n⁺ポリシリコン59を堆積し、所
望の形状にパターニングする。

しかし、上記構造のダイナミック型メモリセルは、拡散
層ビット線58を用いているので、その配線抵抗が高いと
共に基板に対する接合容量が大きく、ビット線容量Cbが
大きくなるという問題がある。なお、上記配線抵抗を下
げるために金属配線を平行に設けて間欠的にコンタクト
をとるとしても、上記したようにビット線容量Cbが大き
いと、このビット線容量Cbとメモリセル容量Csとの比Cs
/Cbが小さくなり、ソフトエラー等に弱くなるという問
題もある。

また、第６図（ｃ）に示したように埋込みコンタクト56
を形成する際、工程が複雑であり、埋込みコンタクト56
が安定に得られないという問題もある。例えば、キパシ
タ絶縁膜54の隙間に埋込んだポリシリコン56をエッチン
グするとき、エッチングをし過ぎると、コンタクト56自
体がなくなってしまう。

（発明が解決しようとする課題） 本発明は、上記したように従来のダイナミック型メモリ
は拡散層ビット縁を用いていることに起因して種々の問
題がある点を解決すべくなされたもので、ビット線容量
Cbが小さく、ダイナミック型メモリセルのキャパシタ電
極と電荷転送トランジスタとのコンタクトが安定に得ら
れ、メモリセルの微細化が可能になり、微小な面積に大
きなビット数を有するダイナミック型メモリを提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明のダイナミック型メモリは、第１導電型の半導体
基板に形成されたトレンチの内部にメモリセルキャパシ
タ用の絶縁膜が形成され、この絶縁膜上で上記トレンチ
内部に第２導電型の半導体が埋込み形成され、２個のト
レンチの上に跨がるように第１導電型の半導体層からな
る凸状の島が形成され、この半導体層の島の一対の側面
にメモリセル電荷転送トランジスタ用のチャネル領域が
形成され、上記半導体層の島の一対の側面に絶縁膜を介
してワード線が形成され、上記半導体層の島の上面にビ
ット線用のコンタクト部が形成されてなることを特徴と
する。

（作用） ビット線が島の上面に配置されており、ビット線を金属
配線で形成することができるので、その配線抵抗が低い
と共にビット線容量Cbが小さくなる。従って、このビッ
ト線容量Cbとメモリセル容量Csとの比Cs/Cbが大きくな
り、ソフトエラー等に強くなる。また、エピタキシャル
成長によりｐ型エピタキシャル層の島を形成する際に、
電荷蓄積用キャパシタ電極の上部に熱拡散等によりｎ型
シリコン層を形成して電荷転送トランジスタとのコンタ
クト領域を形成することができ、この工程は簡単であ
り、コンタクトが安定に得られる。また、２個のトレン
チの上に跨がるように凸状の島が形成され、この島の一
対の側面にメモリセル電荷転送トランジスタ用のチャネ
ル領域が形成されているので、メモリセルの微細化が可
能になり、微小な面積に大きなビット数を有するダイナ
ミック型メモリを実現できる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（ａ）および（ｂ）は、本発明のダイナミック型
メモリにおける１トランジスタ・１キャパシタ型のメモ
リセルの２個分を取出して、その平面パターンおよび断
面構造を示している。即ち、p⁺型の半導体基板１上に選
択的に素子分離用絶縁膜２が形成されており、素子領域
にトレンチ３が形成され、このトレンチ３の内部には、
キャパシタ絶縁膜４を介してキャパシタ電極（n⁺ポリシ
リコン）５が埋込み形成されている。２個のトレンチ３
の上に跨がるように、ｐ型のエピタキシャル層からなる
凸状の島６が形成されており、キャパシタ電極５の上部
には熱拡散等によりｎ型シリコン層７ができている。

島６の周りは絶縁膜８により覆われ、島６同士は絶縁分
離されている。島６の上面にはn⁺層９が形成されてお
り、この島６の一対の側面にはゲート絶縁膜10を介して
ゲート電極（ワード線）11が形成されている。

島６の残りの一対の側面には絶縁膜10が残されており、
この島６の上面およびゲート電極11の表面は絶縁膜８に
より覆われている。そして、この絶縁膜８上には、ゲー
ト電極（ワード線）11に直交する方向（島６の島の残り
の一対の側面に平行な方向）にビット線12が配置されて
形成されており、このビット線12は絶縁膜８に形成され
ているコンタクトホールを介してト線12が配置されて形
成されており、このビット線12は絶縁膜８に形成されて
いるコンタクトホールを介して島６の上面のn⁺層９にコ
ンタクトしている。

キャパシタ電極５の上部にはｎ型シリコン層７があるの
で、このキャパシタ電極５はpn接合によってエピタキシ
ャル層からなる凸状の島６絶縁分離されている。そし
て、キャパシタ電極５とp⁺型基板１とがキャパシタ絶縁
膜４を介して対向することによってメモリセルキャパシ
タが形成されている。また、島６の上面のn⁺層９とｎ型
シリコン層７とは縦型構造の電荷転送トランジスタのド
レインおよびソースとなっており、この島６の一対の側
面がチャネル領域となる。

上記構造のダイナミック型メモリセルにおいては、ワー
ド線11の電位を上げることによりゲート絶縁膜10に接し
ている基板表面に反転層が形成されることによって、あ
らかじめビット線12に与えられた電位が島６の上面のn⁺
層９を介してキャパシタ電極５に伝達される、あるい
は、キャパシタ電極５の蓄積電荷が島６の上面のn⁺層９
を介してビット線12に伝達される。

次に、上記構造のダイナミック型メモリセルの製造方法
の一例を第２図（ａ）乃至（ｄ）を参照して説明する。
即ち、先ず、第２図（ａ）に示すように、p⁺型半導体基
板１上に素子分離用絶縁膜２を形成し、この素子分離用
絶縁膜２および半導体基板１に選択的にトレンチ３を形
成する。次に、トレンチ３の表面にキャパシタ絶縁膜４
を形成した後、ポリシリコン５を堆積する。この場合、
ポリシリコン５は高濃度のｎ型（n⁺）になるようにして
おく。

次に、第２図（ｂ）に示すように、エッチバックして選
択的にトレンチ３の内部にだけキャパシタ電極５用のn⁺
ポリシリコンを残し、２個のトレンチ３間の素子分離用
絶縁膜２をエッチング除去する。次に、第２図（ｃ）に
示すように、エピタキシャル成長によりｐ型エピタキシ
ャル層６を形成する。この場合、キャパシタ電極５の上
部には、熱拡散等によりｎ型シリコン層７が形成され
る。

次に、第２図（ｄ）に示すように、ｐ型エピタキシャル
層６をトレンチ３の付近のみ残すように選択的にエッチ
ングすることによって、２個のトレンチ３の上に跨がる
ように、ｐ型のエピタキシャル層からなる凸状の島６を
形成する。次に、ゲート絶縁膜10を形成し、さらに、ゲ
ート電極材料11を堆積した後、島６の一対の側面にゲー
ト電極11を残すように選択的にエッチングする。このゲ
ート電極11は直線方向にワード線として延長され、延長
方向の他のメモリセル（図示せず）のゲート電極に連な
っている。

この後、通常の工程により、島６の上面にn⁺層９を形成
し、島６の上面および側面を絶縁膜８により覆って島６
同士を絶縁分離し、絶縁膜８にコンタクトホールを形成
し、全面にビット線材料12を堆積し、ゲート電極（ワー
ド線）11に直交する方向の配置でビット線12を残すよう
に選択的にエッチングする。これによって、ビット線12
は絶縁膜８に形成されているコンタクトホールを介して
島６の上面のn⁺層９にコンタクトしている。

上記構造のダイナミック型メモリセルは、ビット線12が
島６の上面に配置されており、ビット線12を金属配線で
形成することができるので、その配線抵抗が低いと共に
ビット線容量Cbが小さくなる。従って、このビット線容
量Cbとメモリセル容量Csとの比Cs/Cbが大きくなり、ソ
フトエラーに強くなる。

また、エピタキシャル成長によりｐ型エピタキシャル層
の島６を形成する際に、電荷蓄積用キャパシタ電極５の
上部に熱拡散等によりｎ型シリコン層７を形成して電荷
転送トランジスタとのコンタクト領域を形成することが
でき、この工程は簡単であり、コンタクトが安定に得ら
れる。

また、２個のトレンチ３の上に跨がるように凸状の島６
が形成され、この島６の一対の側面にそれぞれメモリセ
ル電荷転送トランジスタ用のチャネル領域が形成されて
いるので、メモリセルの微細化が可能になり、微小な面
積に大きなビット数を有するダイナミック型メモリを実
現できる。しかも、ゲート絶縁膜10上に堆積されたゲー
ト電極材料11を選択的にエッチングし、島６の一対の側
面にのみゲート電極材料11が残るように側壁残しにより
ゲート電極11を形成することで、構造的にみて自己整合
性に優れ、メモリセルの微細化に有利なものとなる。

なお、上記したようなメモリセルを実際に半導体チップ
上に配置するレイアウトは色々考えられる。その１つ
は、第１図（ａ）に示したような平面パターンを縦方向
および横方向に配列するレイアウトである。このレイア
ウトは、１ビット当たりの面積が最も小さくなるが、フ
ォールデッドビット線構成をとることができず、ビット
線の延長側に１個づつセンスアンプを付けなければなら
ない。上記フォールデッドビット線構成をとることが可
能になるレイアウトの一例を第３図に示す。

即ち、第３図において、３はトレンチ、６はトレンチ３
の上方のｐ型のエピタキシャル層からなる凸状の島、８
は島６とほぼ同じ高さを有する絶縁膜である。島６と絶
縁膜８とは、縦方向に交互に配置されると共に横方向の
交互に配置されている。そして、縦方向の各列における
島６の縦方向の一対の側面に沿って直線的にゲート電極
（ワード線）11が形成されており、各列間には絶縁膜８
が形成されている。

また、横方向の各行にはビット線12が形成されており、
このビット線12は島６の上面に接続されている。従っ
て、隣り合う２行のビット線12を一対としてフォールデ
ッドビット線構成をとることが可能になり、２本のビッ
ト線12に対して１個のセンスアンプ（図示せず）を配置
することができるので、この配置のピッチが厳しくなる
ことがない。

なお、本発明は、上記実施例に限らず、第４図に示すよ
うに、キャパシタ電極をトレンチの中に埋込むようにし
てもよい。即ち、トレンチ３の内部にメモリセルキャパ
シタ用の第１のキャパシタ電極41を形成し、この第１の
キャパシタ電極41上にキャパシタ絶縁膜４を形成し、こ
のキャパシタ絶縁膜４上に電荷蓄積用の第２のキャパシ
タ電極５を形成してもよく、その他の部分は第１図
（ｂ）と同じである。

このような構造にすれば、電荷蓄積用の第２のキャパシ
タ電極５がp⁺型基板１に接する面積が小さいので、ソフ
トエラーに一層強くなる。また、第１のキャパシタ電極
41の電位を任意に設定できるので、この第１のキャパシ
タ電極41にVcc電源電圧より小さい電圧（例えば1/2Vc
c）を印加すれば、キャパシタ絶縁膜４にかかる静電ス
トレスを小さくすることができる。

［発明の効果］ 上述したように本発明によれば、ビット線容量Cbが小さ
く、ダイナミック型メモリセルのキャパシタ電極と電荷
転送トランジスタとのコンタクトが安定に得られ、メモ
リセルの微細化が可能になり、微小な面積に大きなビッ
ト数を有するダイナミック型メモリを実現することがで
きる。

【図面の簡単な説明】

第１図（ａ）は本発明のダイナミック型メモリの一実施
例におけるメモリセル２個分を取出して示す平面図、第
１図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第２
図（ａ）乃至（ｄ）は第１図のメモリセルの製造方法の
一実施例を示す断面図、第３図は本発明のダイナミック
型メモリにおけるメモリセル配列の一実施例を示す平面
図、第４図は本発明のダイナミック型メモリにおけるメ
モリセルの他の実施例を示す断面図、第５図（ａ）は従
来のダイナミック型メモリセルを示す平面図、第５図
（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第６図
（ａ）乃至（ｄ）は第５図のメモリセルの製造方法を示
す断面図である。 １……半導体基板、２……素子分離用絶縁膜、３……ト
レンチ、４……キャパイタ絶縁膜、５……電荷蓄積用キ
ャパイタ電極、６……島、７……ｎ型シリコン層、８…
…絶縁膜、９……n⁺層、10……MOSトランジスタのゲー
ト絶縁膜、11……ゲート電極（ワード線）、12……ビッ
ト線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板に形成された少な
   くとも２個のトレンチと、 このトレンチの内部に形成されたメモリセルキャパシタ
   用の絶縁膜と、 この絶縁膜上で前記トレンチ内部に埋込み形成された第
   ２導電型の半導体と、 前記２個のトレンチの上に跨がるように形成された第１
   導電型の半導体層からなる凸状の島と、 この島の一対の側面に形成されたメモリセル電荷転送ト
   ランジスタ用のチャネル領域と、 このチャネル領域が形成された前記島の一対の側面に絶
   縁膜を介して形成されたワード線と、 前記島の上面に配置されたビット線と を具備することを特徴とするダイナミック型メモリ。
2. 【請求項２】前記トレンチの内部にメモリセルキャパシ
   タ用の第１の電極が形成され、この第１の電極上に前記
   メモリセルキャパシタ用の絶縁膜を介して電荷蓄積用の
   第２の電極が形成されていることを特徴とする請求項１
   記載のダイナミック型メモリ。