JPH07109875B2 - ダイナミック型メモリ - Google Patents
ダイナミック型メモリInfo
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- JPH07109875B2 JPH07109875B2 JP63216813A JP21681388A JPH07109875B2 JP H07109875 B2 JPH07109875 B2 JP H07109875B2 JP 63216813 A JP63216813 A JP 63216813A JP 21681388 A JP21681388 A JP 21681388A JP H07109875 B2 JPH07109875 B2 JP H07109875B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体メモリに係り、特に1トランジスタ・1
キャパシタ型のメモリセルを有するダイナミック型メモ
リに関する。
キャパシタ型のメモリセルを有するダイナミック型メモ
リに関する。
(従来の技術) 一般に、ダイナミック型メモリの集積度の向上に伴っ
て、1トランジスタ・1キャパシタ型のメモリセルの面
積を縮小するために工夫された種々の形状のものが提案
されている。その一例として、メモリセルの電荷転送ト
ランジスタを縦型構造とし、メモリセルのキャパシタを
トレンチ構造とする方式が発表(1985,International E
lectron Device Meeting“Trench Transistor Cross Po
int DRAM Cell")されている。
て、1トランジスタ・1キャパシタ型のメモリセルの面
積を縮小するために工夫された種々の形状のものが提案
されている。その一例として、メモリセルの電荷転送ト
ランジスタを縦型構造とし、メモリセルのキャパシタを
トレンチ構造とする方式が発表(1985,International E
lectron Device Meeting“Trench Transistor Cross Po
int DRAM Cell")されている。
この方式のダイナミック型メモリセルの平面パターンお
よび断面構造を第5図に示している。即ち、p+型の半導
体基板51上にp型のエピタキシャル層52が形成され、こ
のエピタキシャル層52および半導体基板51にトレンチ53
が形成されている。このトレンチ53の底部には、キャパ
シタ絶縁膜54を介してキャパシタ電極(n+ポリシリコ
ン)55が埋込み形成されている。このキャパシタ電極55
の上端部付近でキャパシタ絶縁膜54がとぎれているが、
この部分にn+型の埋込みコンタクト56が形成されている
ので、キャパシタ電極55はpn接合によってエピタキシャ
ル層52から絶縁分離されている。キャパシタ電極55とp+
型基板51とがキャパシタ絶縁膜54を介して対向すること
によってメモリセルキャパシタが形成されている。トレ
ンチ53の上部には、縦型構造の電荷転送トランジスタの
ゲート絶縁膜57とビット線(n+拡散層)58とワード線
(n+ポリシリコン)59が形成されている。
よび断面構造を第5図に示している。即ち、p+型の半導
体基板51上にp型のエピタキシャル層52が形成され、こ
のエピタキシャル層52および半導体基板51にトレンチ53
が形成されている。このトレンチ53の底部には、キャパ
シタ絶縁膜54を介してキャパシタ電極(n+ポリシリコ
ン)55が埋込み形成されている。このキャパシタ電極55
の上端部付近でキャパシタ絶縁膜54がとぎれているが、
この部分にn+型の埋込みコンタクト56が形成されている
ので、キャパシタ電極55はpn接合によってエピタキシャ
ル層52から絶縁分離されている。キャパシタ電極55とp+
型基板51とがキャパシタ絶縁膜54を介して対向すること
によってメモリセルキャパシタが形成されている。トレ
ンチ53の上部には、縦型構造の電荷転送トランジスタの
ゲート絶縁膜57とビット線(n+拡散層)58とワード線
(n+ポリシリコン)59が形成されている。
上記構造のダイナミック型メモリセルは、1つのトレン
チ53で1つのセルが形成され、1本のビット線58と1本
のワード線59との交差部に1つのセルが形成されてお
り、このことからクロスポイントセルと呼ばれる。そし
て、このダイナミック型メモリセルにおいては、ワード
線59の電位を上げることによりゲート絶縁膜57に接して
いる基板表面に反転層が形成されることによって、あら
かじめビット線58に与えられた電位が埋込みコンタクト
56を介してキャパシタ電極55に伝達される。あるいは、
キャパシタ電極55の蓄積電荷が埋込みコンタクト56を介
してビット線58に伝達される。
チ53で1つのセルが形成され、1本のビット線58と1本
のワード線59との交差部に1つのセルが形成されてお
り、このことからクロスポイントセルと呼ばれる。そし
て、このダイナミック型メモリセルにおいては、ワード
線59の電位を上げることによりゲート絶縁膜57に接して
いる基板表面に反転層が形成されることによって、あら
かじめビット線58に与えられた電位が埋込みコンタクト
56を介してキャパシタ電極55に伝達される。あるいは、
キャパシタ電極55の蓄積電荷が埋込みコンタクト56を介
してビット線58に伝達される。
なお、上記構造のダイナミック型メモリセルの製造方法
の一例を第6図(a)乃至(d)に示している。即ち、
先ず、第6図(a)に示すように、半導体基板51上にエ
ピタキシャル層52を形成し、このエピタキシャル層52に
選択的に素子分離領域60を形成し、エピタキシャル層52
および半導体基板51に選択的にトレンチ53を形成し、エ
ピタキシャル層52の上面に選択的にn+拡散層58を形成
し、エピタキシャル層52およびトレンチ53の表面にキャ
パシタ絶縁膜54を形成する。
の一例を第6図(a)乃至(d)に示している。即ち、
先ず、第6図(a)に示すように、半導体基板51上にエ
ピタキシャル層52を形成し、このエピタキシャル層52に
選択的に素子分離領域60を形成し、エピタキシャル層52
および半導体基板51に選択的にトレンチ53を形成し、エ
ピタキシャル層52の上面に選択的にn+拡散層58を形成
し、エピタキシャル層52およびトレンチ53の表面にキャ
パシタ絶縁膜54を形成する。
次に、n+ポリシリコン55を堆積し、第6図(b)に示す
ように、トレンチ53の底部にキャパシタ電極55を残すよ
うにエッチングする。次に、トレンチ53の上部のキャパ
シタ絶縁膜54をエッチングして奥へ後退させて隙間を形
成する。次に、この上にポリシリコン56を堆積した後、
第6図(c)に示すように、埋込みコンタクト56を残す
ように等方的にエッチングすると、キパシタ絶縁膜54の
隙間に埋込みコンタクト56用のポリシリコンを埋込むこ
とができる。次に、第6図(d)に示すように、ゲート
絶縁膜57を形成した後、n+ポリシリコン59を堆積し、所
望の形状にパターニングする。
ように、トレンチ53の底部にキャパシタ電極55を残すよ
うにエッチングする。次に、トレンチ53の上部のキャパ
シタ絶縁膜54をエッチングして奥へ後退させて隙間を形
成する。次に、この上にポリシリコン56を堆積した後、
第6図(c)に示すように、埋込みコンタクト56を残す
ように等方的にエッチングすると、キパシタ絶縁膜54の
隙間に埋込みコンタクト56用のポリシリコンを埋込むこ
とができる。次に、第6図(d)に示すように、ゲート
絶縁膜57を形成した後、n+ポリシリコン59を堆積し、所
望の形状にパターニングする。
しかし、上記構造のダイナミック型メモリセルは、拡散
層ビット線58を用いているので、その配線抵抗が高いと
共に基板に対する接合容量が大きく、ビット線容量Cbが
大きくなるという問題がある。なお、上記配線抵抗を下
げるために金属配線を平行に設けて間欠的にコンタクト
をとるとしても、上記したようにビット線容量Cbが大き
いと、このビット線容量Cbとメモリセル容量Csとの比Cs
/Cbが小さくなり、ソフトエラー等に弱くなるという問
題もある。
層ビット線58を用いているので、その配線抵抗が高いと
共に基板に対する接合容量が大きく、ビット線容量Cbが
大きくなるという問題がある。なお、上記配線抵抗を下
げるために金属配線を平行に設けて間欠的にコンタクト
をとるとしても、上記したようにビット線容量Cbが大き
いと、このビット線容量Cbとメモリセル容量Csとの比Cs
/Cbが小さくなり、ソフトエラー等に弱くなるという問
題もある。
また、第6図(c)に示したように埋込みコンタクト56
を形成する際、工程が複雑であり、埋込みコンタクト56
が安定に得られないという問題もある。例えば、キパシ
タ絶縁膜54の隙間に埋込んだポリシリコン56をエッチン
グするとき、エッチングをし過ぎると、コンタクト56自
体がなくなってしまう。
を形成する際、工程が複雑であり、埋込みコンタクト56
が安定に得られないという問題もある。例えば、キパシ
タ絶縁膜54の隙間に埋込んだポリシリコン56をエッチン
グするとき、エッチングをし過ぎると、コンタクト56自
体がなくなってしまう。
(発明が解決しようとする課題) 本発明は、上記したように従来のダイナミック型メモリ
は拡散層ビット縁を用いていることに起因して種々の問
題がある点を解決すべくなされたもので、ビット線容量
Cbが小さく、ダイナミック型メモリセルのキャパシタ電
極と電荷転送トランジスタとのコンタクトが安定に得ら
れ、メモリセルの微細化が可能になり、微小な面積に大
きなビット数を有するダイナミック型メモリを提供する
ことを目的とする。
は拡散層ビット縁を用いていることに起因して種々の問
題がある点を解決すべくなされたもので、ビット線容量
Cbが小さく、ダイナミック型メモリセルのキャパシタ電
極と電荷転送トランジスタとのコンタクトが安定に得ら
れ、メモリセルの微細化が可能になり、微小な面積に大
きなビット数を有するダイナミック型メモリを提供する
ことを目的とする。
[発明の構成] (課題を解決するための手段) 本発明のダイナミック型メモリは、第1導電型の半導体
基板に形成されたトレンチの内部にメモリセルキャパシ
タ用の絶縁膜が形成され、この絶縁膜上で上記トレンチ
内部に第2導電型の半導体が埋込み形成され、2個のト
レンチの上に跨がるように第1導電型の半導体層からな
る凸状の島が形成され、この半導体層の島の一対の側面
にメモリセル電荷転送トランジスタ用のチャネル領域が
形成され、上記半導体層の島の一対の側面に絶縁膜を介
してワード線が形成され、上記半導体層の島の上面にビ
ット線用のコンタクト部が形成されてなることを特徴と
する。
基板に形成されたトレンチの内部にメモリセルキャパシ
タ用の絶縁膜が形成され、この絶縁膜上で上記トレンチ
内部に第2導電型の半導体が埋込み形成され、2個のト
レンチの上に跨がるように第1導電型の半導体層からな
る凸状の島が形成され、この半導体層の島の一対の側面
にメモリセル電荷転送トランジスタ用のチャネル領域が
形成され、上記半導体層の島の一対の側面に絶縁膜を介
してワード線が形成され、上記半導体層の島の上面にビ
ット線用のコンタクト部が形成されてなることを特徴と
する。
(作用) ビット線が島の上面に配置されており、ビット線を金属
配線で形成することができるので、その配線抵抗が低い
と共にビット線容量Cbが小さくなる。従って、このビッ
ト線容量Cbとメモリセル容量Csとの比Cs/Cbが大きくな
り、ソフトエラー等に強くなる。また、エピタキシャル
成長によりp型エピタキシャル層の島を形成する際に、
電荷蓄積用キャパシタ電極の上部に熱拡散等によりn型
シリコン層を形成して電荷転送トランジスタとのコンタ
クト領域を形成することができ、この工程は簡単であ
り、コンタクトが安定に得られる。また、2個のトレン
チの上に跨がるように凸状の島が形成され、この島の一
対の側面にメモリセル電荷転送トランジスタ用のチャネ
ル領域が形成されているので、メモリセルの微細化が可
能になり、微小な面積に大きなビット数を有するダイナ
ミック型メモリを実現できる。
配線で形成することができるので、その配線抵抗が低い
と共にビット線容量Cbが小さくなる。従って、このビッ
ト線容量Cbとメモリセル容量Csとの比Cs/Cbが大きくな
り、ソフトエラー等に強くなる。また、エピタキシャル
成長によりp型エピタキシャル層の島を形成する際に、
電荷蓄積用キャパシタ電極の上部に熱拡散等によりn型
シリコン層を形成して電荷転送トランジスタとのコンタ
クト領域を形成することができ、この工程は簡単であ
り、コンタクトが安定に得られる。また、2個のトレン
チの上に跨がるように凸状の島が形成され、この島の一
対の側面にメモリセル電荷転送トランジスタ用のチャネ
ル領域が形成されているので、メモリセルの微細化が可
能になり、微小な面積に大きなビット数を有するダイナ
ミック型メモリを実現できる。
(実施例) 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図(a)および(b)は、本発明のダイナミック型
メモリにおける1トランジスタ・1キャパシタ型のメモ
リセルの2個分を取出して、その平面パターンおよび断
面構造を示している。即ち、p+型の半導体基板1上に選
択的に素子分離用絶縁膜2が形成されており、素子領域
にトレンチ3が形成され、このトレンチ3の内部には、
キャパシタ絶縁膜4を介してキャパシタ電極(n+ポリシ
リコン)5が埋込み形成されている。2個のトレンチ3
の上に跨がるように、p型のエピタキシャル層からなる
凸状の島6が形成されており、キャパシタ電極5の上部
には熱拡散等によりn型シリコン層7ができている。
メモリにおける1トランジスタ・1キャパシタ型のメモ
リセルの2個分を取出して、その平面パターンおよび断
面構造を示している。即ち、p+型の半導体基板1上に選
択的に素子分離用絶縁膜2が形成されており、素子領域
にトレンチ3が形成され、このトレンチ3の内部には、
キャパシタ絶縁膜4を介してキャパシタ電極(n+ポリシ
リコン)5が埋込み形成されている。2個のトレンチ3
の上に跨がるように、p型のエピタキシャル層からなる
凸状の島6が形成されており、キャパシタ電極5の上部
には熱拡散等によりn型シリコン層7ができている。
島6の周りは絶縁膜8により覆われ、島6同士は絶縁分
離されている。島6の上面にはn+層9が形成されてお
り、この島6の一対の側面にはゲート絶縁膜10を介して
ゲート電極(ワード線)11が形成されている。
離されている。島6の上面にはn+層9が形成されてお
り、この島6の一対の側面にはゲート絶縁膜10を介して
ゲート電極(ワード線)11が形成されている。
島6の残りの一対の側面には絶縁膜10が残されており、
この島6の上面およびゲート電極11の表面は絶縁膜8に
より覆われている。そして、この絶縁膜8上には、ゲー
ト電極(ワード線)11に直交する方向(島6の島の残り
の一対の側面に平行な方向)にビット線12が配置されて
形成されており、このビット線12は絶縁膜8に形成され
ているコンタクトホールを介してト線12が配置されて形
成されており、このビット線12は絶縁膜8に形成されて
いるコンタクトホールを介して島6の上面のn+層9にコ
ンタクトしている。
この島6の上面およびゲート電極11の表面は絶縁膜8に
より覆われている。そして、この絶縁膜8上には、ゲー
ト電極(ワード線)11に直交する方向(島6の島の残り
の一対の側面に平行な方向)にビット線12が配置されて
形成されており、このビット線12は絶縁膜8に形成され
ているコンタクトホールを介してト線12が配置されて形
成されており、このビット線12は絶縁膜8に形成されて
いるコンタクトホールを介して島6の上面のn+層9にコ
ンタクトしている。
キャパシタ電極5の上部にはn型シリコン層7があるの
で、このキャパシタ電極5はpn接合によってエピタキシ
ャル層からなる凸状の島6絶縁分離されている。そし
て、キャパシタ電極5とp+型基板1とがキャパシタ絶縁
膜4を介して対向することによってメモリセルキャパシ
タが形成されている。また、島6の上面のn+層9とn型
シリコン層7とは縦型構造の電荷転送トランジスタのド
レインおよびソースとなっており、この島6の一対の側
面がチャネル領域となる。
で、このキャパシタ電極5はpn接合によってエピタキシ
ャル層からなる凸状の島6絶縁分離されている。そし
て、キャパシタ電極5とp+型基板1とがキャパシタ絶縁
膜4を介して対向することによってメモリセルキャパシ
タが形成されている。また、島6の上面のn+層9とn型
シリコン層7とは縦型構造の電荷転送トランジスタのド
レインおよびソースとなっており、この島6の一対の側
面がチャネル領域となる。
上記構造のダイナミック型メモリセルにおいては、ワー
ド線11の電位を上げることによりゲート絶縁膜10に接し
ている基板表面に反転層が形成されることによって、あ
らかじめビット線12に与えられた電位が島6の上面のn+
層9を介してキャパシタ電極5に伝達される、あるい
は、キャパシタ電極5の蓄積電荷が島6の上面のn+層9
を介してビット線12に伝達される。
ド線11の電位を上げることによりゲート絶縁膜10に接し
ている基板表面に反転層が形成されることによって、あ
らかじめビット線12に与えられた電位が島6の上面のn+
層9を介してキャパシタ電極5に伝達される、あるい
は、キャパシタ電極5の蓄積電荷が島6の上面のn+層9
を介してビット線12に伝達される。
次に、上記構造のダイナミック型メモリセルの製造方法
の一例を第2図(a)乃至(d)を参照して説明する。
即ち、先ず、第2図(a)に示すように、p+型半導体基
板1上に素子分離用絶縁膜2を形成し、この素子分離用
絶縁膜2および半導体基板1に選択的にトレンチ3を形
成する。次に、トレンチ3の表面にキャパシタ絶縁膜4
を形成した後、ポリシリコン5を堆積する。この場合、
ポリシリコン5は高濃度のn型(n+)になるようにして
おく。
の一例を第2図(a)乃至(d)を参照して説明する。
即ち、先ず、第2図(a)に示すように、p+型半導体基
板1上に素子分離用絶縁膜2を形成し、この素子分離用
絶縁膜2および半導体基板1に選択的にトレンチ3を形
成する。次に、トレンチ3の表面にキャパシタ絶縁膜4
を形成した後、ポリシリコン5を堆積する。この場合、
ポリシリコン5は高濃度のn型(n+)になるようにして
おく。
次に、第2図(b)に示すように、エッチバックして選
択的にトレンチ3の内部にだけキャパシタ電極5用のn+
ポリシリコンを残し、2個のトレンチ3間の素子分離用
絶縁膜2をエッチング除去する。次に、第2図(c)に
示すように、エピタキシャル成長によりp型エピタキシ
ャル層6を形成する。この場合、キャパシタ電極5の上
部には、熱拡散等によりn型シリコン層7が形成され
る。
択的にトレンチ3の内部にだけキャパシタ電極5用のn+
ポリシリコンを残し、2個のトレンチ3間の素子分離用
絶縁膜2をエッチング除去する。次に、第2図(c)に
示すように、エピタキシャル成長によりp型エピタキシ
ャル層6を形成する。この場合、キャパシタ電極5の上
部には、熱拡散等によりn型シリコン層7が形成され
る。
次に、第2図(d)に示すように、p型エピタキシャル
層6をトレンチ3の付近のみ残すように選択的にエッチ
ングすることによって、2個のトレンチ3の上に跨がる
ように、p型のエピタキシャル層からなる凸状の島6を
形成する。次に、ゲート絶縁膜10を形成し、さらに、ゲ
ート電極材料11を堆積した後、島6の一対の側面にゲー
ト電極11を残すように選択的にエッチングする。このゲ
ート電極11は直線方向にワード線として延長され、延長
方向の他のメモリセル(図示せず)のゲート電極に連な
っている。
層6をトレンチ3の付近のみ残すように選択的にエッチ
ングすることによって、2個のトレンチ3の上に跨がる
ように、p型のエピタキシャル層からなる凸状の島6を
形成する。次に、ゲート絶縁膜10を形成し、さらに、ゲ
ート電極材料11を堆積した後、島6の一対の側面にゲー
ト電極11を残すように選択的にエッチングする。このゲ
ート電極11は直線方向にワード線として延長され、延長
方向の他のメモリセル(図示せず)のゲート電極に連な
っている。
この後、通常の工程により、島6の上面にn+層9を形成
し、島6の上面および側面を絶縁膜8により覆って島6
同士を絶縁分離し、絶縁膜8にコンタクトホールを形成
し、全面にビット線材料12を堆積し、ゲート電極(ワー
ド線)11に直交する方向の配置でビット線12を残すよう
に選択的にエッチングする。これによって、ビット線12
は絶縁膜8に形成されているコンタクトホールを介して
島6の上面のn+層9にコンタクトしている。
し、島6の上面および側面を絶縁膜8により覆って島6
同士を絶縁分離し、絶縁膜8にコンタクトホールを形成
し、全面にビット線材料12を堆積し、ゲート電極(ワー
ド線)11に直交する方向の配置でビット線12を残すよう
に選択的にエッチングする。これによって、ビット線12
は絶縁膜8に形成されているコンタクトホールを介して
島6の上面のn+層9にコンタクトしている。
上記構造のダイナミック型メモリセルは、ビット線12が
島6の上面に配置されており、ビット線12を金属配線で
形成することができるので、その配線抵抗が低いと共に
ビット線容量Cbが小さくなる。従って、このビット線容
量Cbとメモリセル容量Csとの比Cs/Cbが大きくなり、ソ
フトエラーに強くなる。
島6の上面に配置されており、ビット線12を金属配線で
形成することができるので、その配線抵抗が低いと共に
ビット線容量Cbが小さくなる。従って、このビット線容
量Cbとメモリセル容量Csとの比Cs/Cbが大きくなり、ソ
フトエラーに強くなる。
また、エピタキシャル成長によりp型エピタキシャル層
の島6を形成する際に、電荷蓄積用キャパシタ電極5の
上部に熱拡散等によりn型シリコン層7を形成して電荷
転送トランジスタとのコンタクト領域を形成することが
でき、この工程は簡単であり、コンタクトが安定に得ら
れる。
の島6を形成する際に、電荷蓄積用キャパシタ電極5の
上部に熱拡散等によりn型シリコン層7を形成して電荷
転送トランジスタとのコンタクト領域を形成することが
でき、この工程は簡単であり、コンタクトが安定に得ら
れる。
また、2個のトレンチ3の上に跨がるように凸状の島6
が形成され、この島6の一対の側面にそれぞれメモリセ
ル電荷転送トランジスタ用のチャネル領域が形成されて
いるので、メモリセルの微細化が可能になり、微小な面
積に大きなビット数を有するダイナミック型メモリを実
現できる。しかも、ゲート絶縁膜10上に堆積されたゲー
ト電極材料11を選択的にエッチングし、島6の一対の側
面にのみゲート電極材料11が残るように側壁残しにより
ゲート電極11を形成することで、構造的にみて自己整合
性に優れ、メモリセルの微細化に有利なものとなる。
が形成され、この島6の一対の側面にそれぞれメモリセ
ル電荷転送トランジスタ用のチャネル領域が形成されて
いるので、メモリセルの微細化が可能になり、微小な面
積に大きなビット数を有するダイナミック型メモリを実
現できる。しかも、ゲート絶縁膜10上に堆積されたゲー
ト電極材料11を選択的にエッチングし、島6の一対の側
面にのみゲート電極材料11が残るように側壁残しにより
ゲート電極11を形成することで、構造的にみて自己整合
性に優れ、メモリセルの微細化に有利なものとなる。
なお、上記したようなメモリセルを実際に半導体チップ
上に配置するレイアウトは色々考えられる。その1つ
は、第1図(a)に示したような平面パターンを縦方向
および横方向に配列するレイアウトである。このレイア
ウトは、1ビット当たりの面積が最も小さくなるが、フ
ォールデッドビット線構成をとることができず、ビット
線の延長側に1個づつセンスアンプを付けなければなら
ない。上記フォールデッドビット線構成をとることが可
能になるレイアウトの一例を第3図に示す。
上に配置するレイアウトは色々考えられる。その1つ
は、第1図(a)に示したような平面パターンを縦方向
および横方向に配列するレイアウトである。このレイア
ウトは、1ビット当たりの面積が最も小さくなるが、フ
ォールデッドビット線構成をとることができず、ビット
線の延長側に1個づつセンスアンプを付けなければなら
ない。上記フォールデッドビット線構成をとることが可
能になるレイアウトの一例を第3図に示す。
即ち、第3図において、3はトレンチ、6はトレンチ3
の上方のp型のエピタキシャル層からなる凸状の島、8
は島6とほぼ同じ高さを有する絶縁膜である。島6と絶
縁膜8とは、縦方向に交互に配置されると共に横方向の
交互に配置されている。そして、縦方向の各列における
島6の縦方向の一対の側面に沿って直線的にゲート電極
(ワード線)11が形成されており、各列間には絶縁膜8
が形成されている。
の上方のp型のエピタキシャル層からなる凸状の島、8
は島6とほぼ同じ高さを有する絶縁膜である。島6と絶
縁膜8とは、縦方向に交互に配置されると共に横方向の
交互に配置されている。そして、縦方向の各列における
島6の縦方向の一対の側面に沿って直線的にゲート電極
(ワード線)11が形成されており、各列間には絶縁膜8
が形成されている。
また、横方向の各行にはビット線12が形成されており、
このビット線12は島6の上面に接続されている。従っ
て、隣り合う2行のビット線12を一対としてフォールデ
ッドビット線構成をとることが可能になり、2本のビッ
ト線12に対して1個のセンスアンプ(図示せず)を配置
することができるので、この配置のピッチが厳しくなる
ことがない。
このビット線12は島6の上面に接続されている。従っ
て、隣り合う2行のビット線12を一対としてフォールデ
ッドビット線構成をとることが可能になり、2本のビッ
ト線12に対して1個のセンスアンプ(図示せず)を配置
することができるので、この配置のピッチが厳しくなる
ことがない。
なお、本発明は、上記実施例に限らず、第4図に示すよ
うに、キャパシタ電極をトレンチの中に埋込むようにし
てもよい。即ち、トレンチ3の内部にメモリセルキャパ
シタ用の第1のキャパシタ電極41を形成し、この第1の
キャパシタ電極41上にキャパシタ絶縁膜4を形成し、こ
のキャパシタ絶縁膜4上に電荷蓄積用の第2のキャパシ
タ電極5を形成してもよく、その他の部分は第1図
(b)と同じである。
うに、キャパシタ電極をトレンチの中に埋込むようにし
てもよい。即ち、トレンチ3の内部にメモリセルキャパ
シタ用の第1のキャパシタ電極41を形成し、この第1の
キャパシタ電極41上にキャパシタ絶縁膜4を形成し、こ
のキャパシタ絶縁膜4上に電荷蓄積用の第2のキャパシ
タ電極5を形成してもよく、その他の部分は第1図
(b)と同じである。
このような構造にすれば、電荷蓄積用の第2のキャパシ
タ電極5がp+型基板1に接する面積が小さいので、ソフ
トエラーに一層強くなる。また、第1のキャパシタ電極
41の電位を任意に設定できるので、この第1のキャパシ
タ電極41にVcc電源電圧より小さい電圧(例えば1/2Vc
c)を印加すれば、キャパシタ絶縁膜4にかかる静電ス
トレスを小さくすることができる。
タ電極5がp+型基板1に接する面積が小さいので、ソフ
トエラーに一層強くなる。また、第1のキャパシタ電極
41の電位を任意に設定できるので、この第1のキャパシ
タ電極41にVcc電源電圧より小さい電圧(例えば1/2Vc
c)を印加すれば、キャパシタ絶縁膜4にかかる静電ス
トレスを小さくすることができる。
[発明の効果] 上述したように本発明によれば、ビット線容量Cbが小さ
く、ダイナミック型メモリセルのキャパシタ電極と電荷
転送トランジスタとのコンタクトが安定に得られ、メモ
リセルの微細化が可能になり、微小な面積に大きなビッ
ト数を有するダイナミック型メモリを実現することがで
きる。
く、ダイナミック型メモリセルのキャパシタ電極と電荷
転送トランジスタとのコンタクトが安定に得られ、メモ
リセルの微細化が可能になり、微小な面積に大きなビッ
ト数を有するダイナミック型メモリを実現することがで
きる。
第1図(a)は本発明のダイナミック型メモリの一実施
例におけるメモリセル2個分を取出して示す平面図、第
1図(b)は同図(a)のB−B線に沿う断面図、第2
図(a)乃至(d)は第1図のメモリセルの製造方法の
一実施例を示す断面図、第3図は本発明のダイナミック
型メモリにおけるメモリセル配列の一実施例を示す平面
図、第4図は本発明のダイナミック型メモリにおけるメ
モリセルの他の実施例を示す断面図、第5図(a)は従
来のダイナミック型メモリセルを示す平面図、第5図
(b)は同図(a)のB−B線に沿う断面図、第6図
(a)乃至(d)は第5図のメモリセルの製造方法を示
す断面図である。 1……半導体基板、2……素子分離用絶縁膜、3……ト
レンチ、4……キャパイタ絶縁膜、5……電荷蓄積用キ
ャパイタ電極、6……島、7……n型シリコン層、8…
…絶縁膜、9……n+層、10……MOSトランジスタのゲー
ト絶縁膜、11……ゲート電極(ワード線)、12……ビッ
ト線。
例におけるメモリセル2個分を取出して示す平面図、第
1図(b)は同図(a)のB−B線に沿う断面図、第2
図(a)乃至(d)は第1図のメモリセルの製造方法の
一実施例を示す断面図、第3図は本発明のダイナミック
型メモリにおけるメモリセル配列の一実施例を示す平面
図、第4図は本発明のダイナミック型メモリにおけるメ
モリセルの他の実施例を示す断面図、第5図(a)は従
来のダイナミック型メモリセルを示す平面図、第5図
(b)は同図(a)のB−B線に沿う断面図、第6図
(a)乃至(d)は第5図のメモリセルの製造方法を示
す断面図である。 1……半導体基板、2……素子分離用絶縁膜、3……ト
レンチ、4……キャパイタ絶縁膜、5……電荷蓄積用キ
ャパイタ電極、6……島、7……n型シリコン層、8…
…絶縁膜、9……n+層、10……MOSトランジスタのゲー
ト絶縁膜、11……ゲート電極(ワード線)、12……ビッ
ト線。
Claims (2)
- 【請求項1】第1導電型の半導体基板に形成された少な
くとも2個のトレンチと、 このトレンチの内部に形成されたメモリセルキャパシタ
用の絶縁膜と、 この絶縁膜上で前記トレンチ内部に埋込み形成された第
2導電型の半導体と、 前記2個のトレンチの上に跨がるように形成された第1
導電型の半導体層からなる凸状の島と、 この島の一対の側面に形成されたメモリセル電荷転送ト
ランジスタ用のチャネル領域と、 このチャネル領域が形成された前記島の一対の側面に絶
縁膜を介して形成されたワード線と、 前記島の上面に配置されたビット線と を具備することを特徴とするダイナミック型メモリ。 - 【請求項2】前記トレンチの内部にメモリセルキャパシ
タ用の第1の電極が形成され、この第1の電極上に前記
メモリセルキャパシタ用の絶縁膜を介して電荷蓄積用の
第2の電極が形成されていることを特徴とする請求項1
記載のダイナミック型メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63216813A JPH07109875B2 (ja) | 1988-08-31 | 1988-08-31 | ダイナミック型メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63216813A JPH07109875B2 (ja) | 1988-08-31 | 1988-08-31 | ダイナミック型メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0265271A JPH0265271A (ja) | 1990-03-05 |
JPH07109875B2 true JPH07109875B2 (ja) | 1995-11-22 |
Family
ID=16694290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63216813A Expired - Lifetime JPH07109875B2 (ja) | 1988-08-31 | 1988-08-31 | ダイナミック型メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07109875B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
DE19620625C1 (de) * | 1996-05-22 | 1997-10-23 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
DE19907174C1 (de) * | 1999-02-19 | 2000-09-14 | Siemens Ag | Verfahren zum Herstellen einer DRAM-Zelle mit einem Grabenkondensator |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
JPS6336560A (ja) * | 1986-07-31 | 1988-02-17 | Oki Electric Ind Co Ltd | 半導体ram装置及びその製造方法 |
-
1988
- 1988-08-31 JP JP63216813A patent/JPH07109875B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0265271A (ja) | 1990-03-05 |
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