JPH0265271A - ダイナミック型メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特に１トランジスタ・１
キヤパシタ型のメモリセルを有するダイナミック型メモ
リに関する。

（従来の技術） 一般に、ダイナミック型メモリの集積度の向上に伴って
、１トランジスタ・１キヤパシタ型のメモリセルの面積
を縮小するために工夫された種々の形状のものが提案さ
れている。その−例として、メモリセルの電荷転送トラ
ンジスタを縦型構造とし、メモリセルのキャパシタをト
レンチ構造とする方式が発表（１９８５，Ｉｎｔｅｒｎ
ａｔｌｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅ
ｅｔｉｎｇ″Ｔｒｅｎｃｈ　ＴｒａｎｓｉｓｔｏｒＣｒ
ｏｓｓ　Ｐｏ１ｎｔ　ＤＲＡＭＣｅｌ＋”　）されてい
る。

この方式のダイナミック型メモリセルの平面ノくターン
および断面構造を第５図に示している。即ち、ｐ＋型の
半導体基板５１上にｒ〕型のエピタキシャル層５２が形
成され、このエピタキシャル層５２および半導体基板５
１にトレンチ５３が形成されている。このトレンチ５３
の底部には、キャパシタ絶縁膜５４を介してキャパシタ
電極（ｎ＋ポリシリコン）５５が埋込み形成されている
。このキャパシタ電極５５の上端部付近でキャパシタ絶
縁膜５４がとぎれているが、この部分にｎ＋型の埋込み
コンタクト５６が形成されているので、キャパシタ電極
５５はｐ　ｎ接合によってエピタキシャル層５２から絶
縁分離されている。キャパシタ電極５５とｐ十型基板５
〕とがキャパシタ絶縁膜５４を介して対向することによ
ってメモリセルキャパシタが形成されている。トレンチ
５３の上部には、縦型構造の電荷転送トランジスタのゲ
ート絶縁膜５７とビット線（ｎ生鉱散層）５８とワド線
（ｎ＋ポリシリコン）５９が形成されている。

上記構造のダイナミック型メモリセルは、１つのトレン
チ５３で１つのセルが形成され、１本のビット線５８と
１本のワード線５９との交差部に１つのセルが形成され
ており、このことからクロスポイントセルと呼ばれる。

そして、このダイナミック型メモリセルにおいては、ワ
ード線５９の電位を上げることによりゲート絶縁膜５７
に接している基板表面に反転層が形成されることによっ
て、あらかじめビット線５８にうえられた電位が埋込み
コンタクト５６を介してキャパシタ電極５５に伝達され
る、あるいは、キャパシタ電極５５の蓄積電荷が埋込み
コンタクト５６を介してビット線５８に伝達される。

なお、上記構造のダイナミック型メモリセルの製造方法
の一例を第６図（ａ）乃至（ｄ）に示している。即ち、
先ず、第６図（ａ）に示すように、半導体基板５１上に
エピタキシャル層５２を形成し、このエピタキシャル層
５２に選択的に素子分離領域６０を形成し、エピタキシ
ャル層５２および半導体基板５１に選択的にトレンチ５
３を形成し、エピタキシャル層５２の」二面に選択的に
ｎ＋拡散層５８を１１ニ成し、エピタキシャル層５２お
よびトレンチ５３の表面にキャパシタ絶縁膜５４を形成
する。

次に、ｎ＋ポリシリコン５５を坩積し、第６図（ｂ）に
示すように、トレンチ５３の底部にキャパシタ電極５５
を残ずようにエツチングする。次に、トレンチ５３の」
二部のキャパシタ絶縁膜５４をエツチングして奥へ後退
させて隙間を形成する。

次に、この上にポリシリコン５６を堆積した後、第６図
（Ｃ）に示すように、埋込みコンタクト５６を残すよう
に等方向にエツチングすると、キパシタ絶縁膜５４の隙
間に埋込みコンタクト５６用のポリシリコンを埋込むこ
とができる。次に、第６図（ｄ）に示すように、ゲート
絶縁膜５７を形成した後、ｎ＋ポリシリコン５９を堆積
し、所望の形状にバターニングする。

しかし、上記構造のダイナミック型メモリセルは、拡散
層ビット線５８を用いているので、その配線抵抗が高い
と共に基板に対する接合容量が大きく、ビット線容量　
Ｃｂが大きくなるという問題がある。なお、上記配線抵
抗をドげるために金属配線を平行に設けて間欠的にコン
タクトをとるとしても１．」二部したようにビット線容
量Ｃｂが大きいと、このビット線容１ａ　Ｃｂとメモリ
セル容量Ｃｓとの比Ｃｓ　／　Ｃｂが小さくなり、ソフ
トエラ笠に弱くなるという問題もある。

また、第６図（Ｃ）に示したように埋込みコンタクト５
６を形成する際、上程が複雑であり、埋込みコンタクト
５６が安定に得られないという問題もある。例えば、キ
パシタ絶縁膜５４の隙間に埋込んだポリシリコン５６を
エツチングするとき、エツチングを１．過ぎると、コン
タクト５６自体がなくなってしまう。

（発明が解決しようとする課題） 本発明は、上記したように従来のダイナミック型メモリ
は拡散層ビット線を用いていることに起因ｌ−で種々の
問題がある点を解決すべくなされたちので、ビット線容
州Ｃｂが小さく、ダイナミック型メモリセルのキャパシ
タ電極と電荷転送トランジスタとのコンタクトが安定に
得られ、メモリセルの微細化が可能になり、微小な面積
に大きなビット数を有するダイナミック型メモリを提ｊ
ｐＨすることを１］的とする。

［発明の構成］ （課題を解決するための手段） 本発明のダイナミック型メモリは、第１導゛ｒヒ型の半
導体基板に形成されたトレンチの内部にメモリセルキャ
パシタ用の絶縁膜が形成され、この絶縁膜」二で上記ト
レンチ内部に第２導電型の半導体が埋込み形成され、２
個のトレンチの上に跨がるように第１導電型の半導体層
からなる凸状の島が形成され、この半導体層の島の一対
の側面にメモリセル電荷転送トランジスタ用のチャネル
領域が形成され、上記半導体層の島の上面にビット線用
のコンタクト部が形成されてなることを特徴とする。

（作用） ビット線が島の上面に配置されており、ビット線を金属
配線で形成することができるので、その配線抵抗が低い
と共にビット線Ｓ　ｍ　Ｃｂが小さくなる。従って、こ
のビット線容量Ｃｂとメモリセル容量Ｃ８との比Ｃ８／
Ｃｂが大きくなり、ソフトエラー等に強くなる。また、
エピタキシャル成長によりｐ型エピタキシャル層の島を
形成する際に、電荷蓄積用キャパシタ電極の上部に熱拡
散等によりｎ型シリコン層を形成して電荷転送トランジ
スタとのコンタクト領域を形成することができ、この工
程は簡単であり、コンタクトが安定に得られる。また、
２個のトレンチの上に跨がるように凸状の島が形成され
、この島の一対の側面にメモリセル電荷転送トランジス
タ用のチャネル領域が形成されているので、メモリセル
の微細化が可能になり、微小な面積に大きなど・ソト数
を有するダイナミック型メモリを実現できる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（ａ）および（ｂ）は、本発明のダイナミック型
メモリにおける１トランジスタ・１キヤパシタ型のメモ
リセルの２個分を取出して、その平面パターンおよび断
面構造を示している。即ち、ｐ＋型の半導体基板１」二
に選択的に素子−分離用絶縁膜２が形成されており、素
子領域にトレンチ３が形成され、このトレンチ３の内部
には、キャパシタ絶縁膜４を介してキャパシタ電極（ｎ
＋ポリシリコン）５が埋込み形成されている。２個のト
レンチ３の」二に跨がるように、ｐ型のエピタキシャル
層からなる凸状の島６が形成されており、キャパシタ電
極５の−に部には熱拡散′、９によりｎ型シリコン層７
かできている。

島６０周りは絶縁膜８により覆われ、島６同士は絶縁分
離されている。島６の」二面にはｎ＋層９が形成されて
おり、この島６の一対の側面にはゲ−１・絶縁膜１０を
介［２てゲート電極（ワード線）１］か形成されている
。

島６の残りの一対の側面には絶縁膜１０が残されており
、この島６の上面およびゲート電極１１の表面は絶縁膜
８により覆われている。そして、この絶縁膜８上には、
ゲート電極（ワード線）１１に直交する方向（島６の島
の残りの一対の側面に１７行なｈ゛向）にビット線］２
か配置されて形成されており、このビット線１２は絶縁
膜８に形成されているコンタクトホールを介してト線１
２が配置されて形成されており、このビット線１２は絶
縁膜８に形成されているコンタクトホールを介して島６
の」二面のｎ十層９にコンタクトしている。

キャパシタ電極５の上部にはｎ型シリコン層７があるの
で、このキャパシタ電極５はｐｎ接合によってエピタキ
シャル層からなる凸状の島６絶縁分離されている。そし
て、キャパシタ電極５とｐ＋型基板１とがキャパシタ絶
縁膜４を介して対向することによってメモリセルキャパ
シタが形成されている。また、島６の上面のｎ＋層９と
ｎ型シリコン層７とは縦型構造の電荷転送トランジスタ
のド【ツインおよびソースとなっており、この島６の一
対の側面がチャネル領域となる。

上記構造のダイナミック型メモリセルにおいては、ワー
ド線１１の電位を上げることによりゲート絶縁膜１０に
接している基板表面に反転層が形成されることによって
、あらか［７めビット線１２］０ に与えられた電位が島６の上面の０＋層９を介してキャ
パシタ電極５に伝達される、あるいは、キャパシタ電極
５の蓄積電荷が島６の上面のｎ＋層９を介してビット線
１２に伝達される。

次に、上記構造のダイナミック型メモリセルの製造方法
の一例を第２図（ａ）乃至（ｄ）を参照して説明する。

即ち、先ず、第２図（ａ）に示すように、ｐ＋型半導体
基板１上に素子分離用絶縁膜２を形成し、この素子分離
用絶縁膜２および半導体基板１に選択的にトレンチ３を
形成する。次に、トレンチ３の表面にキャパシタ絶縁膜
４を形成した後、ポリシリコン５を堆積する。この場合
、ポリシリコン５は高濃度のｎ型（ｎ＋）になるように
しておく。

次に、第２図（ｂ）に示すように、エッチバックして選
択的にトレンチ３の内部にだけキャパシタ電極５用のｎ
＋ポリシリコンを残し、２個のトレンチ３間の素子分離
用絶縁膜２をエツチング除去する。次に、第２図（Ｃ）
に示すように、エピタキシャル成長によりｐ型エピタキ
シャル層６を形成する。この場合、キャパシタ電極５の
上部には、熱拡散等によりｎ型２９３２層７が形成され
る。

次に、第２図（ｄ）に示すように、ｐ型エピタキシャル
層６をトレンチ３の付近のみ残すように選択的にエツチ
ングすることによって、２個のトレンチ３の上に跨がる
ように、ｐ型のエピタキシャル層からなる凸状の島６を
形成する。次に、ゲート絶縁膜１０を形成し、さらに、
ゲート電極材料１１を堆積した後、島６の一対の側面に
ゲート電極１１を残すように選択的にエツチングする。

このゲート電極１１は直線方向にワード線として延長さ
れ、延長方向の他のメモリセル（図示せず）のゲート電
極に連なっている。

この後、通常の工程により、島６の上面にｎ十層９を形
成し、島６の上面および側面を絶縁膜８により覆って島
６同士を絶縁分離し、絶縁膜８にコンタクトホールを形
成し、全面にビット線材料１２を堆積し、ゲート電極（
ワード線）１１に直交する方向の配置でビット線１２を
残すように選択的にエツチングする。これによって、ビ
ット線１２は絶縁膜８に形成されているコンタクトホー
ルを介して島６の上面のｎ十層９にコンタクトしている
。

上記構造のダイナミック型メモリセルは、ビット線１２
が島６の上面に配置されており、ビット線１２を金属配
線で形成することができるので、その配線抵抗が低いと
共にビット線容量ｃｂが小さくなる。従って、このビッ
ト線容量Ｃｂとメモリセル容量Ｃｓとの比Ｃｓ　／　Ｃ
ｂか大きくなり、ソフトエラーに強くなる。

また、エピタキシャル成長によりｐ型エピタキシャル層
の島６を形成する際に、電荷蓄積用キャパシタ電極５の
上部に熱拡散等によりｎ型２９３２層７を形成して電荷
転送トランジスタとのコンタクト領域を形成することが
でき、この工程は簡単であり、コンタクトが安定に得ら
れる。

また、２個のトレンチ３の上に跨がるように凸状の島６
が形成され、この島６の一対の側面にそれぞれメモリセ
ル電荷転送トランジスタ用のチャネル領域が形成されて
いるので、メモリセルの微細化が可能になり、微小な面
積に大きなビット数を有するダイナミック型メモリを実
現できる。

なお、上記したようなメモリセルを実際に半導体チップ
上に配置するレイアウトは色々考えられる。その１つは
、第１図（ａ）に示したような平面パターンを縦方向お
よび横方向に配列するレイアウトである。このレイアウ
トは、１ビツト当たりの面積が最も小さくなるが、フォ
ールデッドビット線構成をとることができず、ビット線
の延長側に１個づつセンスアンプを付けなければならな
い。上記フォールデッドビット線構成をとることが可能
になるレイアウトの一例を第３図に示す。

即ち、第３図において、３はトレンチ、６はトレンチ３
の上方のｐ型のエピタキシャル層からなる凸状の島、８
は島６とほぼ同じ高さを有する絶縁膜である。島６と絶
縁膜８とは、縦方向に交互に配置されると共に横方向に
交互に配置されている。そして、縦方向の各列における
島６の縦方向の一対の側面に沿って直線的にゲート電極
（ワード線）１１が形成されており、各列間には絶縁膜
８が形成されている。

また、横方向の各行にはビット線１２が形成されており
、このビット線１２は島６の上面に接続されている。従
って、隣り合う２行のビット線１２を一対としてフォー
ルデッドビット線構成をとることが可能になり、２本の
ビット線１２に対して１個のセンスアンプ（図示せず）
を配置することができるので、この配置のピッチが厳し
くなることがない。

なお、本発明は、上記実施例に限らず、第４図に示すよ
うに、キャパシタ電極をトレンチの中に埋込むようにし
てもよい。即ち、トレンチ３の内部にメモリセルキャパ
シタ用の第１のキャパシタ電極４１を形成し、この第１
のキャパシタ電極４１上にキャパシタ絶縁膜４を形成し
、このキャパシタ絶縁膜４上に電荷蓄積用の第２のキャ
パシタ電極５を形成してもよく、その他の部分は第１図
（ｂ）と同じである。

このような構造にすれば、電荷蓄積用の第２のキャパシ
タ電極５がｐ中型基板１に接する面積が小さいので、ソ
フトエラーに一層強くなる。また、第１のキャパシタ電
極４１の電位を任意に設定できるので、この第１のキャ
パシタ電極４１にｖＣＣ電源電圧より小さい電圧（例え
ば１　／　２　Ｖ　ｃｃ）を印加すれば、キャパシタ絶
縁膜４にかかる静電ストレスを小さくすることができる
。

［発明の効果］ 上述したように本発明によれば、ビット線容量Ｃｂが小
さく、ダイナミック型メモリセルのキャパシタ電極と電
荷転送トランジスタとのコンタクトが安定に得られ、メ
モリセルの微細化が可能になり、微小な面積に大きなビ
ット数を有するダイナミック型メモリを実現することが
できる。

【図面の簡単な説明】

第１図（ａ）は本発明のダイナミック型メモリの一実施
例におけるメモリセル２個分を取出して示す平面図、第
１図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第２
図（ａ）乃至（ｄ）は第１図のメモリセルの製造Ｊｊ法
の一実施例を示す断面図、第３図は本発明のダイナミッ
ク型メモリにおけるメモリセル配列の一実施例を示す平
面図、第４図は本発明のダイナミック型メモリにおける
メモリセルの他の実施例を示す断面図、第５図（ａ）は
従来のダイナミック型メモリセルを示す゛１元面図、第
５図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、第６
図（ａ）乃至（ｄ）は第５図のメモリセルの製造方法を
示す断面図である。 １・・・半導体基板、２・・・素子分離用絶縁膜、３・
・・トレンチ、４・・・キャパシタ絶縁膜、５・・・電
荷蓄積用キャパシタ電極、６・・・島、７・・・ｎ型シ
リコン層、８・・・絶縁膜、９・・・ｎ中層、１０・・
・ＭＯＳトランジスタのゲート絶縁膜、１１・・・ゲー
ト電極（ワード線）、１２・・・ビット線。 出願人代理人　弁理士　鈴江政庁 第１図 （ａ） （ｂ） 第 図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に形成された少なくとも
   ２個のトレンチと、 このトレンチの内部に形成されたメモリセルキャパシタ
   用の絶縁膜と、 この絶縁膜上で前記トレンチ内部に埋込み形成された第
   ２導電型の半導体と、 前記２個のトレンチの上に跨がるように形成された第１
   導電型の半導体層からなる凸状の島と、この島の一対の
   側面に形成されたメモリセル電荷転送トランジスタ用の
   チャネル領域と、 前記島の上面に配置されたビット線と を具備することを特徴とするダイナミック型メモリ。
2. （２）前記トレンチの内部にメモリセルキャパシタ用の
   第１の電極が形成され、この第１の電極上に前記メモリ
   セルキャパシタ用の絶縁膜が形成されていることを特徴
   とする請求項１記載のダイナミック型メモリ。