JP3957013B2 - スタティックランダムアクセスメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に高集積度のスタティックランダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】
一般に、スタティックランダムアクセスメモリ（Static Random Acess Memory：以下、SRAMという）は、DRAMに比べて集積度は劣るが、高速で動作するため中型または小型コンピューターの分野で広く使用されている。SRAMセルは、通常２つの伝送トランジスタと、２つの駆動トランジスタと、２つの負荷素子とよりなるフリップフロップ回路で構成される。記憶情報は、フリップフロップの入出力端子間の電圧差、即ちセルのノードに蓄積された電荷による電圧で保持される。この電荷は電源（Vcc）から負荷素子を通して常に補充されているため、SRAMでは、DRAMのようなリフラッシュ機能は不要である。
【０００３】
SRAMセルの構成には、負荷素子として空乏形NMOSトランジスタを使用する場合もあるが、このタイプのSRAMセルは消費電力が非常に大きいため現在はほとんど使用されていない。その代りに、消費電力が低く製作が簡便な高抵抗のポリシリコンを使用する場合が多い。しかし、メモリ容量がさらに増加され、要求される抵抗値が徐々に高くなることにより、低い動作電圧を確保するためバルク形NMOSトランジスタをメモリセルの負荷素子として使用するフルCMOSタイプのSRAMセルが広く使用されている。フルCMOSタイプのSRAMセルは、待機時（stand−by）の電力消耗が極端に低く、α粒子に対する耐性に優れるという利点を有している。
【０００４】
図１は、負荷素子としてPMOSトランジスタを使用したSRAM素子の一般的な回路図である。
【０００５】
図１において、１つのSRAMセルは、電源端子Vccと接地端子Vssとの間に並列に連結された１対のインバータと、各インバータの出力端にそのソース領域（またはドレイン領域）が各々接続された第１伝送トランジスタＴ１及び第２伝送トランジスタＴ２とで構成される。
【０００６】
ここで、第１伝送トランジスタＴ１のドレイン領域（またはソース領域）及び第２伝送トランジスタＴ２のドレイン領域（またはソース領域）は、各々第１ビットラインBL及び第２ビットライン／BLと連結される。
【０００７】
そして、１対のインバータのうち第１インバータは、PMOSトランジスタよりなる第１負荷トランジスタＴ５及びNMOSトランジスタよりなる第１駆動トランジスタT３で構成され、第２インバータはPMOSトランジスタよりなる第２負荷トランジスタＴ６及びNMOSトランジスタよりなる第２駆動トランジスタＴ４で構成される。
【０００８】
また、第１及び第２伝送トランジスタＴ１、Ｔ２は、夫々NMOSトランジスタよりなり、これら第１及び第２伝送トランジスタのゲート電極は、各々第１及び第２ワードラインWL1、WL2に連結される。
【０００９】
また、第１及び第２インバータは、１つのラッチ回路を構成するために、第１インバータの入力端が第２インバータの出力端と連結され、第２インバータの入力端が第１インバータの出力端と連結される。
【００１０】
フルCMOS形タイプのSRAMセルにおいては、６つのトランジスタ、即ち１対の駆動トランジスタ、１対の伝送トランジスタ及び１対の負荷トランジスタ等が全て平面上に配置されるために集積度が著しく劣る。これは、SRAMセルが優秀な動作特性を有するに拘らず、高集積回路（VLSI）において広く採用されない原因の１つである。
【００１１】
バルク形PMOSトランジスタをメモリセルの負荷素子として使用する場合は、メモリセル内にNMOSの駆動トランジスタ及び伝送トランジスタを形成するためのＰウェルと、負荷素子のPMOSを形成するためのＮウェルが同時に存在することになる。よって、メモリセルを構成するＰウェル及びＮウェルに夫々特定のバイアス電圧を印加する必要がある。即ち、Ｐウェルには接地電圧を、ＮウェルにはVccレベルのバイアス電圧を印加するとセルが正常に動作することになる。
【００１２】
このため、従来は、一定の密度のセルアレイを構成した後に、特定の位置にＰウェル及びＮウェルにバイアス電圧を印加するための領域を形成する必要がある。従って、全体のチップサイズは、セルのウェルバイアスのため別途に設けた領域分だけ大きくなるという短所がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、高集積化を実現し得るスタティックランダムアクセスメモリ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するための本発明によるスタティックランダムアクセスメモリ装置は、単位メモリセルがマトリックス形に配列されたセルアレイ領域を具備したスタティックランダムアクセスメモリ装置において、前記単位メモリセルは、第１NMOS駆動トランジスタ及び第１NMOS伝送トランジスタよりなる第１NMOSインバータと、第２NMOS駆動トランジスタ及び第２NMOS伝送トランジスタよりなる第２NMOSインバータと、前記第１NMOS駆動トランジスタ及び第１PMOS負荷素子よりなる第１CMOSインバータと、前記第２NMOS駆動トランジスタ及び第２PMOS負荷素子よりなる第２CMOSインバータとを具備し、前記第１及び第２NMOSインバータと前記第１及び第２CMOSインバータが各々フリップフロップ形に連結され、半導体基板に形成された前記メモリセルアレイ領域に特定のバイアス電圧を印加するためのピックアップ領域が前記メモリセルアレイ領域内に含まれていることを特徴とする。
【００１５】
前記メモリセルアレイ領域内にはNMOSトランジスタを形成するためのＰウェルが形成されており、前記Ｐウェルに接地電圧を印加するためのＰウェルピックアップ領域は前記Ｐウェル内に形成されていることが望ましい。また、前記メモリセルアレイ領域内にはPMOSトランジスタを形成するためのＮウェルが形成されており、前記Ｎウェルに電源電圧を印加するためのＮウェルピックアップ領域は前記Ｎウェル内に形成されていることが望ましい。また、前記メモリセルアレイ領域内にはＰウェル及びＮウェルが相互隣接するように形成されており、前記Ｐウェルピックアップ領域及びＮウェルピックアップ領域は前記Ｐウェル及びＮウェル内に各々形成されていることが望ましい。前記第１及び第２駆動トランジスタのソースと前記Ｐウェルピックアップ領域を連結するように形成された第１導電層を具備することが望ましい。前記Ｎウェルピックアップ領域は、前記PMOSトランジスタのソースと隣接するように形成されているように形成されており、前記Ｎウェルピックアップ領域と前記PMOSトランジスタのソースを同時に露出させるコンタクトホールを具備し、前記コンタクトホールを通して前記Ｎウェルピックアップ領域と前記PMOSトランジスタのソースと同時に接触する第２導電層を具備することが望ましく、前記第１及び第２導電層は同一層の導電層よりなることが望ましい。前記第１CMOSインバータの出力ノードと第２CMOSインバータの入力ノード及び前記第２CMOSインバータの出力ノードと第１CMOSインバータの入力ノードとが１つのコンタクトホールとして連結される。また、前記第１CMOSインバータの出力ノードと第２CMOSインバータの入力ノードとが１つのコンタクトホールとして連結され、前記第２CMOSインバータの出力ノードと第１CMOSインバータの入力ノードとが１つのコンタクトホールとして各々連結され、第１及び第２CMOSインバータの出力端を形成するための駆動トランジスタのドレインとPMOS負荷トランジスタのドレインが１つのコンタクトホールを介して連結されることが望ましい。そして、前記駆動トランジスタのドレインとPMOS負荷トランジスタのドレインとを連結するコンタクトホールを介して相互フリップフロップ形に連結された先方のCMOSインバータのゲートが同時に連結される。
【００１６】
前記目的を達成するため本発明による他のスタティックランダムアクセスメモリ装置は、Ｙ軸方向に隣接したセルはＸ軸に対して線対称であり、Ｘ軸方向に隣接したセルはＹ軸に対して線対称となるように複数の単位セルがマトリックス形で配列されたセルアレイ領域を有するスタティックランダムアクセスメモリ装置において、前記１つの単位セルは、四角形の領域内に、所定間隔に離れた２つのＰウェル及び前記２つのＰウェルの間に配置された１つのNウェルと、前記Ｐウェルに各々位置し、前記四角形の四隅中、相面する１対の角部に各々配置された１対のＰウェルピックアップ領域と、前記Ｐウェル内に各々位置し、前記それぞれのＰウェルピックアップ領域から一定距離を保ちながら前記四角形の中心に対して点対称となるように配置された第１及び第２活性領域と、前記第１活性領域及び第２活性領域の間に形成されたＮウェルに各々配置され、Ｙ軸方向と平行したバー形のパターンを有しながら前記それぞれのバー形のパターンの一端が前記Ｎウェルの縁部まで延長され前記四角形の中心に対して相互点対称である第３及び第４活性領域と、前記第３活性領域の両端部のうち前記Ｎウェルの縁部まで延長された一端部及び前記第４活性領域の両端部のうち前記Ｎウェルの縁部まで延長された一端部が各々接するように配置された第１及び第２Ｎウェルピックアップ領域と、前記第１活性領域及びこれと隣接した第３活性領域を横切しながら、前記第２活性領域と接するように配置された第１ゲート電極と、
前記第２活性領域及びこれと隣接した第４活性領域を横切しながら、前記第１活性領域と接するように配置された第２ゲート電極と、前記第１活性領域及び第２活性領域を横切しながらＹ軸方向に配置された第１ワードライン及び第２ワードラインと、前記第１及び第２ゲート電極と前記第１及び第２活性領域とを各々電気的に連結させるための第１コンタクトと、前記第１及び第２ゲート電極と前記第３及び第４活性領域とを各々電気的に連結させるための第２コンタクトと、前記第１Ｎウェルピックアップ領域とこれと隣接した第３活性領域とを露出させる第１電源コンタクト及び前記第２Ｎウェルピックアップ領域とこれと隣接した第４活性領域とを露出させる第２電源コンタクトと、前記第１及び第２電源コンタクトを覆いながらＹ軸方向に配置された電源ラインと、前記第１ゲート電極と接しながら前記第１Ｎウェルピックアップ領域の縁部に位置した第１活性領域及びこれと隣接したＰウェルピックアップ領域を露出させる第１接地コンタクトと、前記第２ゲート電極と接しながら前記第２Ｎウェルピックアップ領域の縁部に位置した第２活性領域及びこれと隣接したＰウェルピックアップ領域を露出させる第２接地コンタクトと、前記第１接地コンタクトを覆いながらＹ軸方向に配置された第１接地ラインと、前記第２接地コンタクトを覆いながらＹ軸方向に配置された第２接地ラインと、前記第１ワードラインと接しながら前記第１Ｐウェル領域の縁部に位置した第１活性領域を露出させる第１ビットラインコンタクトと、前記第１ビットラインコンタクトを覆いながらＸ軸方向に配置された第１ビットラインと、
前記第２ワードラインと接しながら前記第２Ｐウェル領域の縁部に位置した第２活性領域を露出させる第２ビットラインコンタクトと、前記第２ビットラインコンタクトを覆いながらＸ軸方向に配置された第２ビットラインとを含むことを特徴とする。
【００１７】
前記第１電源コンタクトは前記第１Ｎウェルピックアップ領域と前記第３活性領域を同時に露出させ、前記第２電源コンタクトは前記第２Ｎウェルピックアップ領域と前記第４活性領域を同時に露出させる。
【００１８】
前記目的を達成するため本発明によるさらに他のスタティックランダムアクセスメモリ装置は、半導体基板の非活性領域に形成された素子分離膜と、前記半導体基板の活性領域に交代に形成されたＮウェル及びＰウェルと、前記Ｎウェル及びＰウェルに各々形成されたＮウェルフリップフロップピックアップ領域及びＰウェルピックアップ領域と、前記半導体基板上に形成された第１乃至第４ゲート電極と分離された第５及び第６ゲート電極と、前記Ｎウェル内に形成された第１及び第２ソース／ドレインと、前記Ｐウェル内に形成された第３乃至第６ソース／ドレインと、前記第１及び第２ソース／ドレインと接続された電源ラインと、前記第３及び第４ソース／ドレインと接続された接地ラインと、前記第５及び第６ソース／ドレインと接続された第１及び第２ビットラインとを具備することを特徴とする。
【００１９】
前記素子分離膜は前記半導体基板に形成されたトレンチに埋込まれた酸化膜よりなることが望ましい。
【００２０】
そして、前記Ｎウェルピックアップ領域は前記第１及び第２ソース／ドレインと隣接して形成され、前記第１及び第３ゲート電極は１つの導電層よりなり、前記第２及び第４ゲート電極は１つの導電層よりなることが望ましい。
【００２１】
前記第１及び第３ゲート電極は第１及び第２PMOS負荷トランジスタのゲート電極であり、前記第２及び第４ゲート電極は第１及び第２駆動トランジスタのゲート電極であり、前記第５及び第６ゲート電極は第１及び第２伝送トランジスタのゲート電極であることが望ましい。特に、前記第５及び第６ゲート電極は前記第１乃至第４ゲート電極と直交する。
【００２２】
そして、前記電源ライン及び接地ラインの下部に、前記第５及び第６ゲート電極が形成された結果物を覆う第２層間絶縁膜と、前記第１ゲート電極と第５ソース／ドレイン、前記第２ゲート電極と第６ソース／ドレインを各々同時に露出させるコンタクトホールを覆う２つの第１プラグと、前記第１プラグが形成された結果物を覆う第３層間絶縁膜と、前記第３層間絶縁膜を貫通し、前記第１及び第２ソース／ドレインと前記Ｎウェルピックアップ領域を同時に露出させるコンタクトホールを覆う２つの第２プラグと、前記第３層間絶縁膜を貫通し、前記第３及び第４ソース／ドレインを各々露出させるコンタクトホールを覆う２つの第３プラグと、前記第３層間絶縁膜を貫通し前記Ｐウェルピックアップ領域を露出させるコンタクトホールを覆う第４プラグと、前記第３層間絶縁膜を貫通し、前記第５及び第６ソース／ドレインを各々露出させるコンタクトホールを覆う２つの第５プラグとをさらに具備することが望ましい。
【００２３】
前記第１及び第２ビットラインは前記２つの第５プラグと各々接続された第１及び第２パッドを通して前記第５及び第６ソース／ドレインと各々接続され、前記接地ラインは前記第３及び第４プラグと同時に接続されたことが望ましい。
【００２４】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態に係るSRAMセル及びその製造方法をさらに詳しく説明する。
【００２５】
図２Ａ乃至図２Ｈは本発明によるSRAMセルを詳しく説明するためのレイアウト図であって、１つのブロックを成す４つのメモリセルが示されている。
【００２６】
部材符号ＡはPMOSトランジスタが形成されるＮウェルを示し、ＢはNMOSトランジスタが形成されるＰウェルを示す。１つの単位メモリセルは相互に分離されている２つのＰウェルＢと、該２つのＰウェルＢの間に配置された１つのＮウェルＡよりなる。
【００２７】
図２Ａは、活性領域を形成するためのマスクパターンを示すレイアウト図である。
【００２８】
第１活性領域を形成するためのマスクパターン１１０、１１２は、４つの単位メモリセルが接する領域と、該４つの単位メモリセルよりなるブロックの角部に配置されている。部材番号１１０は、第１駆動トランジスタ（図１のＴ３）及び第１伝送トランジスタ（図１のＴ１）の活性領域を形成するためのマスクパターンである。部材番号１１２は、第２駆動トランジスタ（図１のＴ４）及び第２伝送トランジスタ（図１のＴ２）の活性領域を形成するためのマスクパターンである。
【００２９】
第２活性領域を形成するためのマスクパターン１１４、１１６は、２つの単位メモリセルが接する領域に交互に反復されるように配置されている。部材番号１１４は、第１PMOS負荷トランジスタ（図１のＴ５）の活性領域を形成するためのマスクパターンである。部材番号１１６は、第２PMOS負荷トランジスタ（図１のＴ６）の活性領域を形成するためのマスクパターンである。
【００３０】
第３活性領域を形成するためのマスクパターン１１８は、ＰウェルＢに第１活性領域を形成するためのマスクパターン１１０、１１２に取囲まれるように配置されており、ＰウェルＢにバイアス電圧を印加するためのＰウェルピックアップ領域を形成するためのものである。Ｐウェルピックアップ領域１１８は、４つの隣接するメモリセルにより共有されるように配置されている。
【００３１】
第４活性領域を形成するためのマスクパターン１１９は、ＮウェルＡに第２活性領域を形成するためのマスクパターン１１４、１１６に接触するように配置されており、ＮウェルＡにバイアス電圧を印加するためのＮウェルピックアップ領域を形成するためのものである。
【００３２】
図２Ｂは、第１及び第２駆動トランジスタ、第１及び第２伝送トランジスタ及び第１及び第２PMOS負荷トランジスタのゲートを各々形成するためのマスクパターンを示すレイアウト図である。
【００３３】
マスクパターン１２０は、活性領域１１０と１１４とを横切るように配置され、マスクパターン１２２は、活性領域１１２と１１６とを横切るように配置されている。部材番号１２０は、第１駆動トランジスタ（図１のＴ３）のゲート及び第１PMOS負荷トランジスタ（図１のＴ５）のゲートを形成するためのマスクパターンであり、１２２は、第２駆動トランジスタ（図１のＴ４）のゲート及び第２PMOS負荷トランジスタ（図１のＴ６）のゲートを形成するためのマスクパターンである。
【００３４】
第１及び第２伝送トランジスタのゲートを形成するためのマスクパターン１３０、１３２は、活性領域１１０及び１１２を各々横切るように配置されている。部材番号１３０は、第１ワードラインの役割をする第１伝送トランジスタ（図１のＴ１）のゲートを形成するためのマスクパターンである。部材番号１３２は、第２ワードラインの役割をする第２伝送トランジスタ（図１のＴ２）のゲートを形成するためのマスクパターンである。
【００３５】
駆動トランジスタのゲートと負荷トランジスタのゲートは各々同一の導電層に形成されるように配置されている。そして、駆動トランジスタのゲートと伝送トランジスタのゲートは各々異なる導電層に形成されると共に相互に直交するように配置されている。
【００３６】
図２Ａ及び図２Ｂに示すように、マスクパターン１１０とマスクパターン１２０とが重なった部分は、第１駆動トランジスタ（図１のＴ３）のゲートとなる部分であり、その上側はソース、下側はドレインが形成される部分である。
【００３７】
マスクパターン１１０とマスクパターン１３０とが重なった部分は、第１伝送トランジスタ（図１のＴ１）のゲートとなる部分であり、その左側はソース（またはドレイン）、右側はドレイン（またはソース）が形成される部分である。
【００３８】
マスクパターン１１２とマスクパターン１２２とが重なった部分は、第２駆動トランジスタ（図１のＴ４）のゲートとなる部分であり、その上側はドレイン、下側はソースが形成される部分である。
【００３９】
マスクパターン１１２とマスクパターン１３２とが重なった部分は、第２伝送トランジスタ（図１のＴ２）のゲートとなる部分であり、その左側はソース（またはドレイン）、その右側はドレイン（またはソース）が形成される部分である。
【００４０】
マスクパターン１１４とマスクパターン１２０とが重なった部分は、第１PMOS負荷トランジスタ（図１のＴ５）のゲートとなる部分であり、その上側はソース、その下側はドレインが形成される部分である。
【００４１】
マスクパターン１１６とマスクパターン１２２とが重なった部分は、第２PMOS負荷トランジスタ（図１のＴ６）のゲートとなる部分であり、その上側はドレイン、その下側はソースが形成される部分である。
【００４２】
第１伝送トランジスタのソース（またはドレイン）と第１駆動トランジスタのドレインは同一の活性領域１１０に形成されて連結され、第２伝送トランジスタのソース（またはドレイン）と第２駆動トランジスタのドレインは同一の活性領域１１２に形成されて相互に連結される。
【００４３】
図２Ｃは、駆動トランジスタ、伝送トランジスタ及び負荷トランジスタのソース／及びドレインと、Ｎウェルピックアップ領域及びＰウェルピックアップ領域を形成するためのマスクパターン等を示すレイアウト図である。
【００４４】
部材番号１４０は、PMOS負荷トランジスタのソース／及びドレインを形成するためのマスクパターンである。部材番号１４２は、Ｐウェル（Ｂ）に所定のバイアス電圧、即ち０Ｖを印加するためのＰウェルピックアップ領域を形成するためのマスクパターンである。部材番号１４０及び１４２以外の領域は、駆動トランジスタ及び伝送トランジスタのソース／ドレイン、そしてＮウェルピックアップ領域を形成するためＮ形の不純物が高濃度Ｎ＋で注入される領域である。
【００４５】
図２Ｄは、ノードコンタクトを形成するためのマスクパターンを示すレイアウト図である。
【００４６】
部材番号１５０及び１５２は、第１ノードコンタクト（図１のＮＣ１）を形成するためのマスクパターンを、１５４及び１５６は、第２ノードコンタクト（図１のＮＣ２）を形成するためのマスクパターンを示す。
【００４７】
より詳しくは、部材番号１５０は、第１駆動トランジスタＴ３のドレインと第２PMOS負荷トランジスタＴ６のゲートを接続させるコンタクトホールを形成するためのマスクパターンを示す。部材番号１５２は、第１PMOS負荷トランジスタＴ５のドレインと第２PMOS負荷トランジスタＴ６のゲートを接続させるコンタクトホールを形成するためのマスクパターンを示す。
【００４８】
第２PMOS負荷トランジスタＴ６のゲートは、第２駆動トランジスタＴ４のゲートと同一の導電層に形成されて連結される。従って、第１ノードコンタクト１５０＋１５２（図１のＮＣ１）により第１伝送トランジスタＴ１のソース（またはドレイン）、第１駆動トランジスタＴ３のドレイン（またはソース）、第１PMOS負荷トランジスタＴ５のドレインと、第２駆動トランジスタＴ４及び第２PMOS負荷トランジスタＴ６のゲートが接続される。
【００４９】
部材番号１５４は、第２PMOS負荷トランジスタＴ６のドレインと第１PMOS負荷トランジスタＴ５のゲートを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１５６は、第２伝送トランジスタＴ２のドレイン（またはソース）と第１PMOS負荷トランジスタＴ５のゲートを接続させるコンタクトホールを形成するためのマスクパターンである。
【００５０】
第２駆動トランジスタＴ４のドレインと第２伝送トランジスタＴ２のソース（またはドレイン）は、同一の活性領域１１２に形成されて連結される。第１駆動トランジスタＴ３のゲートと第１PMOS負荷トランジスタＴ５のゲートとは同一の導電層１２０に形成されて連結される。従って、第２ノードコンタクト１５４＋１５６（図１のＮＣ２）により第２伝送トランジスタＴ２のソース（またはドレイン）、第２駆動トランジスタＴ４のドレイン、第２PMOS負荷トランジスタＴ６のドレインと、第１駆動トランジスタＴ３及び第１PMOS負荷トランジスタＴ５のゲートが接続される。
【００５１】
図２Ｅは、メタルコンタクトを形成するためのマスクパターンを示すレイアウト図である。
【００５２】
部材番号１６１は、第１伝送トランジスタのドレインと第１ビットライン（ＢＬ）とを接続させる第１ビットコンタクトホールを形成するためのマスクパターンである。部材番号１６２は、第２伝送トランジスタのドレインと第２ビットライン（／ＢＬ）とを接続させる第２ビットコンタクトホールを形成するためのマスクパターンである。
【００５３】
部材番号１６３は、第１PMOS負荷トランジスタのソース及びＮウェルピックアップ領域を電源ラインVccに接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１６４は、第２PMOS負荷トランジスタのソース及びＮウェルピックアップ領域を電源ラインVccに接続させるコンタクトホールを形成するためのマスクパターンである。第２PMOS負荷トランジスタのソースとＮウェルピックアップ領域は、１つのコンタクトホールを通して電源ラインVccと接続される。
【００５４】
部材番号１６５は、第１駆動トランジスタのソースと接地ラインVssを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１６６は、第２駆動トランジスタのソースと接地ラインVssを接続させるコンタクトホールを形成するためのマスクパターンである。
【００５５】
部材番号１６８は、Ｐウェルピックアップ領域と接地ラインVssとを接続させるコンタクトホールを形成するためのマスクパターンである。
【００５６】
図２Ｆは、電源ライン（Vcc line）、接地ライン（Vss line）及びパッドを形成するためのマスクパターンを示すレイアウト図である。
【００５７】
電源ラインを形成するためのマスクパターン１７０は、コンタクトホール１６３及び１６４の上部を覆うように配置されている。また、電源ラインを形成するためのマスクパターン１７０と平行に接地ラインを形成するためのマスクパターン１７２、１７４が配置されている。電源ラインを形成するためのマスクパターン１７０と接地ラインを形成するためのマスクパターン１７２、１７４は、セルアレイ領域に交代に配置されている。
【００５８】
部材番号１７６は、第１伝送トランジスタのドレイン（またはソース）と第１ビットライン（BL）を中間接続させる第１パッドを形成するためのマスクパターンである。部材番号１７８は、第２伝送トランジスタのドレイン（またはソース）と第２ビットライン（／BL）を中間接続させる第２パッドを形成するためのマスクパターンである。
【００５９】
図２Ｇは、第１及び第２パッドと第１及び第２ビットラインとを各々接続させるコンタクトホールを形成するためのマスクパターンを示すレイアウト図である。
【００６０】
部材番号１８０は、第１パッドと第１ビットラインとを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１８２は、第２パッドと第２ビットラインとを接続させるコンタクトホールを形成するためのマスクパターンである。
【００６１】
第１パッドは、第１伝送トランジスタのドレイン（またはソース）と接続されているため、マスクパターン１８０を用いて形成されたコンタクトホールにより第１伝送トランジスタのドレイン（またはソース）と第１ビットラインとが接続される。そして、第２パッドは、第２伝送トランジスタのドレイン（またはソース）と接続されているため、マスクパターン１８２を用いて形成されたコンタクトホールにより第２伝送トランジスタのドレイン（またはソース）と第２ビットラインとが接続される。
【００６２】
図２Ｈは、第１及び第２ビットラインを形成するためのマスクパターンを示すレイアウト図である。
【００６３】
部材番号１９０は、第１ビットライン（BL）を形成するためのマスクパターンであり、１９２は第２ビットライン（／BL）を形成するためのマスクパターンであって、相互に平行に配置されている。
【００６４】
図２Ａ乃至図２Ｈに示すレイアウトにおいては、NMOSを形成するためのＮ形活性領域１１０、１１２とPMOSを形成するためのＰ形活性領域１１４、１１６がメモリセル内で最適のサイズを有するように適切に配置されている。また、Ｐウェルピックアップ領域１１８は、４つの隣接するメモリセルが相接する領域及び前記４つの隣接するメモリセルよりなる単位ブロックの中心部と角部に配置される。Ｎウェルピックアップ領域１１９は、２つの隣接するメモリセルが接する領域に配置される。従って、メモリセルの外部にＰウェル及びＮウェルピックアップ領域を形成するための領域を別に確保することが不要なため、チップのサイズを著しく小さくすることができる。
【００６５】
次いで、図２Ａ乃至図２Ｈに示すレイアウトに基づいて、本発明の好適な実施の形態に係るSRAMセルの製造方法を詳しく説明する。図３Ａ乃至図３Ｈ、図４Ａ乃至図４Ｈは、本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、夫々図２Ａ乃至図２ＨのIII−III’及びIV−IV’線の断面図である。
【００６６】
図３Ａ乃至図４Ａは、素子分離膜５３、Ｎウェル（Ａ）及びＰウェル（Ｂ）を形成するを示す。
【００６７】
詳しくは、図２Ａの第１乃至第４活性領域を形成するためのマスクパターン１１０乃至１１９を用いた写真工程により、半導体基板５０の活性領域を限定する。先ず、通常の素子分離工程を適用して半導体基板５０の非活性領域に素子分離膜５２を形成する。素子分離膜５２は集積度の向上のためシャロートレンチ素子分離（Shallow Trench Isolation：STI）方法を使用して形成することが望ましい。
【００６８】
次いで、半導体基板５０の活性領域に所定深さのＮウェル（Ａ）を形成した後、このＮウェル形成工程と同一な方法でＰウェル（Ｂ）を形成する。
【００６９】
なお、Ｎウェル（Ａ）とＰウェル（Ｂ）とは逆の順番で形成してもよい。
【００７０】
図３Ｂ及び図４Ｂは、ゲート電極５８、６２ａ、６２ｂを形成する工程を示す。
【００７１】
詳しくは、この工程では、先ず、素子分離膜及びウェルが形成された半導体基板５０上に薄い酸化膜を成長させて、ゲート絶縁膜（図示せず）を形成する。このゲート絶縁膜上に、ドーピングされたポリシリコンを蒸着した後に、図２Ｂの駆動トランジスタ及びPMOS負荷トランジスタのゲートを形成するためのマスクパターン１２０、１２２を用いて該ポリシリコン膜をパタニングすることにより第１ゲート電極５８を形成する。これにより、第２駆動トランジスタと第２PMOS負荷トランジスタの共通ゲートとして使用される第１ゲート電極５８が形成される。この際、第１駆動トランジスタ及び第１PMOS負荷トランジスタの共通ゲートとして使用されるゲートも同時に形成される。
【００７２】
次いで、第１ゲート電極５８が形成された結果物の全面に、薄い絶縁膜６０を形成し、更に、この絶縁膜上に、ドーピングされたポリシリコン膜を形成する。次いで、図２Ｂの伝送トランジスタのゲートを形成するためのマスクパターン１３０、１３２を用いて該ポリシリコン膜をパタニングすることにより、第２及び第３のゲート電極６２ａ、６２ｂを形成する。
【００７３】
図３Ｂ及び図４Ｂに示された第２ゲート電極６２ａは、第１伝送トランジスタのゲート電極として使用され、第３ゲート電極６２ｂは第２伝送トランジスタのゲート電極として使用される。そして、絶縁膜６０は、第２及び第３ゲート電極６２ａ、６２ｂのゲート絶縁膜として使用されると共に第１ゲート電極と、第２及び第３ゲート電極とを絶縁させる役割をする。
【００７４】
図３Ｃ及び図４Ｃは、各トランジスタのソース／及びドレインと、Ｎウェルピックアップ領域及びＰウェルピックアップ領域を形成する工程を示す。
【００７５】
詳しくは、この工程では、先ず、図２Ｃのマスクパターン１４０、１４２を用いた写真工程を適用してＮ＋不純物領域を限定する。すなわち、Ｎ形の不純物イオンを高濃度で注入して第１乃至第３Ｎ＋不純物領域６４ａ、６４ｂ、６４ｃを形成する。次いで、マスクパターン１４０及び１４２の逆マスクパターンを用いた写真工程を行った後に、Ｐ形の不純物イオンを高濃度で注入して第１及び第２Ｐ＋不純物領域６６ａ、６６ｂを形成する。
【００７６】
図３Ｃ及び図４Ｃに示された第１Ｎ＋不純物領域６４ａは、第１伝送トランジスタ及び第１駆動トランジスタのソース／及びドレインとして使用される。第２Ｎ＋不純物領域６４ｂは、第２伝送トランジスタ及び第２駆動トランジスタのソース／ドレインとして使用される。第３Ｎ＋不純物領域６４ｃは、Ｎウェル（Ａ）のバイアス電圧を印加するためのＮウェルピックアップ領域として使用される。
【００７７】
そして、第１Ｐ＋不純物領域６６ａは、第１及び第２PMOS負荷トランジスタのソース／及びドレインとして使用される。第２Ｐ＋不純物領域６６ｂは、Ｐウェル（Ｂ）のバイアス電圧を印加するためのＰウェルピックアップ領域として使用される。
【００７８】
図３Ｄ及び図４Ｄは、第１プラグ７０を形成する工程を示す。
【００７９】
詳しくは、この工程では、先ず、図３Ｃ及び図４Ｃに示す結果物上に、絶縁物質を厚く蒸着した後に、これを平坦化して第１層間絶縁膜６８を形成する。次いで、図２Ｄに示すノードコンタクトを形成するためのマスクパターン１５０、１５２、１５４、１５６を用いて、第１層間絶縁膜６８を部分的に蝕刻することにより、第１ゲート電極５８の一部と第１Ｎ＋不純物領域６４ａの一部の双方を露出させるコンタクトホールを形成する。次いで、該コンタクトホールが形成された結果物上に配線用の金属を蒸着した後に、これをエッチバックすることにより、コンタクトホールを埋込む第１プラグ７０を形成する。
【００８０】
図４Ｄに示された第１プラグ７０は、第１駆動トランジスタのドレイン（またはソース）を第１ゲート５８に接続させる。
【００８１】
図３Ｅ及び図４Ｅは、第２プラグ７４ａ、７４ｂ、７４ｃ、７４ｄを形成する工程を示す。
【００８２】
詳しくは、この工程では、第１プラグ７０が形成された結果物上に絶縁物質を蒸着した後に、これを平坦化して第２層間絶縁膜７２を形成する。次いで、図２Ｅに示すメタルコンタクトを形成するためのマスクパターン（１６１、１６２、１６３、１６４、１６５、１６６及び１６８）を用いて、第２層間絶縁膜７２を部分的に蝕刻することにより、Ｎ＋不純物領域６４ａ、６４ｂ、６４ｃ及びＰ＋不純物領域６６ａ、６６ｂを露出させるコンタクトホールを形成する。次いで、該コンタクトホールが形成された結果物上に金属を蒸着した後に、これをエッチバックすることにより、コンタクトホールを埋込む第２プラグ７４ａ、７４ｂ、７４ｃ、７４ｄを形成する。
【００８３】
部材番号７４ａは、第２PMOS負荷トランジスタのソース６６ａ及びＮウェルピックアップ領域６４ｃと後続工程で形成される電源ラインVccを接続する。部材番号７４ｂは、第２駆動トランジスタのソース６４ｂと接地ラインVssを接続する。部材番号７４ｃは、第１伝送トランジスタのドレイン６４ａとパッドとを接続する。部材番号７４ｄは、Ｐウェルピックアップ領域６６ｂとその接地ラインとを接続する役割をする。
【００８４】
図３Ｆ及び図４Ｆは、パッド７６、接地ライン７８及び電源ライン８０を形成する工程を示す。
【００８５】
詳しくは、この工程では、第２プラグ７４ａ、７４ｂ、７４ｃまで形成された結果物上に金属膜、例えばアルミニウム膜を形成する。図２Ｆの電源ラインを形成するためのマスクパターン１７０、接地ラインを形成するためのマスクパターン１７２、１７４及びパッドを形成するためのマスクパターン１７６、１７８を用いて前記金属膜をパタニングすることによりパッド７６、接地ライン７８及び電源ライン８０を形成する。
【００８６】
パッド７６は、第１伝送トランジスタのドレイン６４ａをビットラインに接続する。接地ライン７８は、第２プラグ７４ｂを通して、第１駆動トランジスタのソース（図示せず）及び第２駆動トランジスタのソース６４ｂと接続される。電源ライン８０は、第２プラグ７４ａを通して、第１PMOS負荷トランジスタのソース／ドレイン（図示せず）、第２PMOS負荷トランジスタのソース／ドレイン（６６ａ）及びＮウェルピックアップ領域６４ｃと接続される。
【００８７】
また、図３Ｆ及び図４Ｆにおいて、PMOS負荷トランジスタのソース６６ａとＮウェルピックアップ領域６４ｃが接するように形成されており、１つのコンタクトホールを通して双方が電源ライン８０に接続されている。そして、接地ライン７８は、駆動トランジスタのソース６４ｂとＰウェルピックアップ領域６６ｂの双方に接続されている。また、接地ライン７８と電源ライン８０は、同一層の導電層よりなる。
【００８８】
図３Ｇ及び図４Ｇは、ビットラインコンタクトを形成する工程を示す。
【００８９】
詳しくは、この工程では、パッド７６、接地ライン７８及び電源ライン８０が形成された結果物上に、例えば酸化膜を蒸着して第３層間絶縁膜８２を形成する。次いで、図２Ｇに示すビットラインコンタクトを形成するためのマスクパターン（１８０、１８２）を用いて、第３層間絶縁膜８２を部分的に蝕刻することにより、パッド７６を露出させるコンタクトホールを形成する。次いで、コンタクトホールが形成された結果物上に金属、例えばアルミニウムを蒸着した後に、これをエッチバックすることによりコンタクトホールを埋込んでパッド７６と接続された第３プラグ８４を形成する。
【００９０】
第３プラグ８４は、以降に形成されるビットラインとパッド７６とを連結させる役割をする。
【００９１】
図３Ｈ及び図４Ｈは、第1及び第2ビットラインBL及び／BLを形成する工程を示す。
【００９２】
詳しくは、この工程では、第３プラグ８４が形成された結果物上に金属膜、例えばアルミニウム膜を形成した後に、図２Ｈに示すビットライン用のマスクパターン（１９０、１９２）を用いた写真蝕刻工程により、該金属膜をパタニングすることによりビットライン８６を形成する。ビットライン８６は、第３プラグ８４、パッド７６及び第２プラグ７４Ｃを通して第１伝送トランジスタのドレイン６４ａと接続される。
【００９３】
ところで、第３プラグ８４を形成せずにパッド７６を露出させるコンタクトホールを形成して、金属膜、例えばアルミニウム膜を蒸着した後に、マスクパターン（１９０、１９２）（図２Ｈ参照）を用いたパタニング工程でビットライン８６を形成しても良い。
【００９４】
上記工程の後、一般的な後続工程を経ることにより本発明の好適な実施の形態に係るSRAMセルを完成させることができる。
【００９５】
図５は、本発明の他の実施の形態に係るスタティックランダムアクセスメモリ装置を製造するためのレイアウト図であって、図２Ｄに対応する部分が示されている。
【００９６】
図５において、第１駆動トランジスタと第１伝送トランジスタよりなる第１NMOSインバータの出力ノードと、第１PMOS負荷トランジスタのドレインノードと、第２駆動トランジスタと第２伝送トランジスタよりなる第２NMOSインバータの入力ノードとが１つのコンタクトホール１５７を通して連結されている。
【００９７】
そして、第２駆動トランジスタと第２伝送トランジスタよりなる第２NMOSインバータの出力ノードと、第２PMOS負荷トランジスタのドレインノードと、第１駆動トランジスタと第１伝送トランジスタよりなる第１NMOSインバータの入力ノードは１つのコンタクトホール１５９を通して連結されている。
【００９８】
従来は、NMOSインバータの出力ノードであるＮ形活性領域とPMOS負荷素子のドレインノードであるＰ形活性領域とを連結させる場合、夫々のノードにコンタクトホールを形成した後に、このコンタクトホールを連結する導電層により該ノードを連結した。従って、ノードの数だけコンタクトホールの数が増加してセルの構成が複雑であった。しかし、図５に示すように、この実施の形態によれば、１つのコンタクトホールを通して３つのノードを同時に連結することができるため、コンタクトホールの数を減少させ、メモリセルの構成を単純化することができる。
【００９９】
図６は、本発明の他の実施の形態に係るスタティックランダムアクセスメモリ装置を説明するためのものであって、図５のVIーVI’線に沿った断面図である。部材番号８０は半導体基板を、８２は素子分離膜を、８４はNウェルを、８６はPウェルを、８８は第１駆動トランジスタ及び第１PMOS負荷トランジスタの共有ゲート電極を、９０は第１伝送トランジスタのソースと第１駆動トランジスタのドレインの共有活性領域を、９２は第１PMOS負荷トランジスタのドレイン（またはソース）を、９４は層間絶縁膜を、そして９６は導電性プラグを各々示す。
【０１００】
図６の断面図によれば、第１駆動トランジスタと第１伝送トランジスタよりなる第１NMOSインバータの出力ノードと第１PMOS負荷トランジスタのドレインノード、第２駆動トランジスタと第２伝送トランジスタよりなる第２NMOSインバータの入力端子とが１つのコンタクトホールにより露出し、このコンタクトホールを埋込む導電層プラグ９６により連結されている。
【０１０１】
以上、本発明は上記の各実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【０１０２】
【発明の効果】
本発明に係るスタティックランダムアクセスメモリ装置によれば、NMOSを形成するための活性領域とPMOSを形成するための活性領域とがメモリセル内で最適のサイズを有するように適切に配置する。従って、Ｐウェルピックアップ領域及びＮウェルピックアップ領域をメモリセル内に形成することができる。よって、メモリセル以外の領域にＰウェル及びＮウェルバイアス用の不純物領域を形成するための領域を別に確保することが不要なため、チップのサイズを著しく減少させることができる。
【０１０３】
また、ウェルバイアス電圧を各メモリセル内で印加することができるため、従来に比べて抵抗による電圧降下を減らすことができ、これにより素子の電圧特性を向上させることができる。
【０１０４】
また、一方のCMOSインバータの出力ノードと他方のCMOSインバータの入力ノードを１つのコンタクトホールで連結することにより、コンタクトホールの数を減少させ、メモリセルの構成を単純化することができる。
【０１０５】
また、コンタクトホールの数が少なくなり、コンタクトホールの形成工程を減らして工程を単純化することができる。
【０１０６】
【図面の簡単な説明】
【図１】 PMOSトランジスタを負荷素子として使用したSRAMセルの一般的な回路図である。
【図２Ａ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｂ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｃ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｄ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｅ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｆ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｇ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｈ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図３Ａ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｂ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｃ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｄ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｅ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｆ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｇ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｈ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図４Ａ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｂ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｃ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｄ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｅ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｆ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｇ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｈ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図５】本発明の他の好適な実施の形態係るSRAMを製造するためのレイアウト図である。
【図６】図５に示すレイアウトパターンを用いて製造されるたSRAMの断面図である。
【符号の説明】
Ｔ１ 第１伝送トランジスタ
Ｔ２ 第２伝送トランジスタ
Ｔ３ 第１駆動トランジスタ
Ｔ４ 第２駆動トランジスタ
Ｔ５ 第１負荷トランジスタ
Ｔ６ 第２負荷トランジスタ
ＢＬ 第１ビットライン
／ＢＬ 第２ビットライン
ＷＬ１ 第１ワードライン
ＷＬ２ 第２ワードライン
ＮＣ１ 第１ノードコンタクト
ＮＣ２ 第２ノードコンタクト
５０ 半導体基板
５２ 素子分離膜
５８ ゲート電極
６０ 絶縁膜
６２ａ 第２ゲート電極
６２ｂ 第３ゲート電極
６４ａ 第１Ｎ＋不純物領域
６４ｂ 第２Ｎ＋不純物領域
６４ｃ 第３Ｎ＋不純物領域
６６ａ 第１Ｐ＋不純物領域
６６ｂ 第２Ｐ＋不純物領域
６８ 第１層間絶縁膜
７０ 第１プラグ
７２ 第２層間絶縁膜
７４ａ 第２プラグ
７４ｂ 第２プラグ
７４ｃ 第２プラグ
７４ｄ 第２プラグ
７６ パッド
７８ 接地ライン
８０ 電源ライン
８２ 第３層間絶縁膜
８４ 第３プラグ
８６ ビットライン
８８ 共有ゲート電極
９０ 共有活性領域
９２ ドレイン（ソース）
９４ 層間絶縁膜
９６ 導電性プラグ
１１０ Ｎ型活性領域
１１２ Ｎ型活性領域
１１４ Ｐ型活性領域
１１６ Ｐ型活性領域
１１８ Ｐウェルピックアップ領域
１１９ Ｎウェルピックアップ領域
Ａ Ｎウェル
Ｂ Ｐウェル
１２０ 第１駆動トランジスタのゲート
１２２ 第２駆動トランジスタのゲート
１３０ 第１伝送トランジスタのゲート（第１ワードライン）
１３２ 第２伝送トランジスタのゲート（第２ワードライン）
１４０ 駆動トランジスタ及び伝送トランジスタのソース／ドレイン
１４２ Ｐウェルピックアップ領域
１５０，１５２ 第１ノードコンタクト
１５４，１５６ 第２ノードコンタクト
１５７，１５９ コンタクトホール
１６１〜１６８ メタルコンタクト
１７０ 電源ライン
１７２，１７４ 接地ライン
１７６，１７８ パッド
１８０，１８２ ビットラインコンタクト
１９０，１９２ ビットライン
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に高集積度のスタティックランダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】
一般に、スタティックランダムアクセスメモリ（Static Random Acess Memory：以下、SRAMという）は、DRAMに比べて集積度は劣るが、高速で動作するため中型または小型コンピューターの分野で広く使用されている。SRAMセルは、通常２つの伝送トランジスタと、２つの駆動トランジスタと、２つの負荷素子とよりなるフリップフロップ回路で構成される。記憶情報は、フリップフロップの入出力端子間の電圧差、即ちセルのノードに蓄積された電荷による電圧で保持される。この電荷は電源（Vcc）から負荷素子を通して常に補充されているため、SRAMでは、DRAMのようなリフラッシュ機能は不要である。
【０００３】
SRAMセルの構成には、負荷素子として空乏形NMOSトランジスタを使用する場合もあるが、このタイプのSRAMセルは消費電力が非常に大きいため現在はほとんど使用されていない。その代りに、消費電力が低く製作が簡便な高抵抗のポリシリコンを使用する場合が多い。しかし、メモリ容量がさらに増加され、要求される抵抗値が徐々に高くなることにより、低い動作電圧を確保するためバルク形NMOSトランジスタをメモリセルの負荷素子として使用するフルCMOSタイプのSRAMセルが広く使用されている。フルCMOSタイプのSRAMセルは、待機時（stand−by）の電力消耗が極端に低く、α粒子に対する耐性に優れるという利点を有している。
【０００４】
図１は、負荷素子としてPMOSトランジスタを使用したSRAM素子の一般的な回路図である。
【０００５】
図１において、１つのSRAMセルは、電源端子Vccと接地端子Vssとの間に並列に連結された１対のインバータと、各インバータの出力端にそのソース領域（またはドレイン領域）が各々接続された第１伝送トランジスタＴ１及び第２伝送トランジスタＴ２とで構成される。
【０００６】
ここで、第１伝送トランジスタＴ１のドレイン領域（またはソース領域）及び第２伝送トランジスタＴ２のドレイン領域（またはソース領域）は、各々第１ビットラインBL及び第２ビットライン／BLと連結される。
【０００７】
そして、１対のインバータのうち第１インバータは、PMOSトランジスタよりなる第１負荷トランジスタＴ５及びNMOSトランジスタよりなる第１駆動トランジスタT３で構成され、第２インバータはPMOSトランジスタよりなる第２負荷トランジスタＴ６及びNMOSトランジスタよりなる第２駆動トランジスタＴ４で構成される。
【０００８】
また、第１及び第２伝送トランジスタＴ１、Ｔ２は、夫々NMOSトランジスタよりなり、これら第１及び第２伝送トランジスタのゲート電極は、各々第１及び第２ワードラインWL1、WL2に連結される。
【０００９】
また、第１及び第２インバータは、１つのラッチ回路を構成するために、第１インバータの入力端が第２インバータの出力端と連結され、第２インバータの入力端が第１インバータの出力端と連結される。
【００１０】
フルCMOS形タイプのSRAMセルにおいては、６つのトランジスタ、即ち１対の駆動トランジスタ、１対の伝送トランジスタ及び１対の負荷トランジスタ等が全て平面上に配置されるために集積度が著しく劣る。これは、SRAMセルが優秀な動作特性を有するに拘らず、高集積回路（VLSI）において広く採用されない原因の１つである。
【００１１】
バルク形PMOSトランジスタをメモリセルの負荷素子として使用する場合は、メモリセル内にNMOSの駆動トランジスタ及び伝送トランジスタを形成するためのＰウェルと、負荷素子のPMOSを形成するためのＮウェルが同時に存在することになる。よって、メモリセルを構成するＰウェル及びＮウェルに夫々特定のバイアス電圧を印加する必要がある。即ち、Ｐウェルには接地電圧を、ＮウェルにはVccレベルのバイアス電圧を印加するとセルが正常に動作することになる。
【００１２】
このため、従来は、一定の密度のセルアレイを構成した後に、特定の位置にＰウェル及びＮウェルにバイアス電圧を印加するための領域を形成する必要がある。従って、全体のチップサイズは、セルのウェルバイアスのため別途に設けた領域分だけ大きくなるという短所がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、高集積化を実現し得るスタティックランダムアクセスメモリ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するための本発明によるスタティックランダムアクセスメモリ装置は、単位メモリセルがマトリックス形に配列されたセルアレイ領域を具備したスタティックランダムアクセスメモリ装置において、前記単位メモリセルは、第１NMOS駆動トランジスタ及び第１NMOS伝送トランジスタよりなる第１NMOSインバータと、第２NMOS駆動トランジスタ及び第２NMOS伝送トランジスタよりなる第２NMOSインバータと、前記第１NMOS駆動トランジスタ及び第１PMOS負荷素子よりなる第１CMOSインバータと、前記第２NMOS駆動トランジスタ及び第２PMOS負荷素子よりなる第２CMOSインバータとを具備し、前記第１及び第２NMOSインバータと前記第１及び第２CMOSインバータが各々フリップフロップ形に連結され、半導体基板に形成された前記メモリセルアレイ領域に特定のバイアス電圧を印加するためのピックアップ領域が前記メモリセルアレイ領域内に含まれていることを特徴とする。
【００１５】
前記メモリセルアレイ領域内にはNMOSトランジスタを形成するためのＰウェルが形成されており、前記Ｐウェルに接地電圧を印加するためのＰウェルピックアップ領域は前記Ｐウェル内に形成されていることが望ましい。また、前記メモリセルアレイ領域内にはPMOSトランジスタを形成するためのＮウェルが形成されており、前記Ｎウェルに電源電圧を印加するためのＮウェルピックアップ領域は前記Ｎウェル内に形成されていることが望ましい。また、前記メモリセルアレイ領域内にはＰウェル及びＮウェルが相互隣接するように形成されており、前記Ｐウェルピックアップ領域及びＮウェルピックアップ領域は前記Ｐウェル及びＮウェル内に各々形成されていることが望ましい。前記第１及び第２駆動トランジスタのソースと前記Ｐウェルピックアップ領域を連結するように形成された第１導電層を具備することが望ましい。前記Ｎウェルピックアップ領域は、前記PMOSトランジスタのソースと隣接するように形成されているように形成されており、前記Ｎウェルピックアップ領域と前記PMOSトランジスタのソースを同時に露出させるコンタクトホールを具備し、前記コンタクトホールを通して前記Ｎウェルピックアップ領域と前記PMOSトランジスタのソースと同時に接触する第２導電層を具備することが望ましく、前記第１及び第２導電層は同一層の導電層よりなることが望ましい。前記第１CMOSインバータの出力ノードと第２CMOSインバータの入力ノード及び前記第２CMOSインバータの出力ノードと第１CMOSインバータの入力ノードとが１つのコンタクトホールとして連結される。また、前記第１CMOSインバータの出力ノードと第２CMOSインバータの入力ノードとが１つのコンタクトホールとして連結され、前記第２CMOSインバータの出力ノードと第１CMOSインバータの入力ノードとが１つのコンタクトホールとして各々連結され、第１及び第２CMOSインバータの出力端を形成するための駆動トランジスタのドレインとPMOS負荷トランジスタのドレインが１つのコンタクトホールを介して連結されることが望ましい。そして、前記駆動トランジスタのドレインとPMOS負荷トランジスタのドレインとを連結するコンタクトホールを介して相互フリップフロップ形に連結された先方のCMOSインバータのゲートが同時に連結される。
【００１６】
前記目的を達成するため本発明による他のスタティックランダムアクセスメモリ装置は、Ｙ軸方向に隣接したセルはＸ軸に対して線対称であり、Ｘ軸方向に隣接したセルはＹ軸に対して線対称となるように複数の単位セルがマトリックス形で配列されたセルアレイ領域を有するスタティックランダムアクセスメモリ装置において、前記１つの単位セルは、四角形の領域内に、所定間隔に離れた２つのＰウェル及び前記２つのＰウェルの間に配置された１つのNウェルと、前記Ｐウェルに各々位置し、前記四角形の四隅中、相面する１対の角部に各々配置された１対のＰウェルピックアップ領域と、前記Ｐウェル内に各々位置し、前記それぞれのＰウェルピックアップ領域から一定距離を保ちながら前記四角形の中心に対して点対称となるように配置された第１及び第２活性領域と、前記第１活性領域及び第２活性領域の間に形成されたＮウェルに各々配置され、Ｙ軸方向と平行したバー形のパターンを有しながら前記それぞれのバー形のパターンの一端が前記Ｎウェルの縁部まで延長され前記四角形の中心に対して相互点対称である第３及び第４活性領域と、前記第３活性領域の両端部のうち前記Ｎウェルの縁部まで延長された一端部及び前記第４活性領域の両端部のうち前記Ｎウェルの縁部まで延長された一端部が各々接するように配置された第１及び第２Ｎウェルピックアップ領域と、前記第１活性領域及びこれと隣接した第３活性領域を横切しながら、前記第２活性領域と接するように配置された第１ゲート電極と、
前記第２活性領域及びこれと隣接した第４活性領域を横切しながら、前記第１活性領域と接するように配置された第２ゲート電極と、前記第１活性領域及び第２活性領域を横切しながらＹ軸方向に配置された第１ワードライン及び第２ワードラインと、前記第１及び第２ゲート電極と前記第１及び第２活性領域とを各々電気的に連結させるための第１コンタクトと、前記第１及び第２ゲート電極と前記第３及び第４活性領域とを各々電気的に連結させるための第２コンタクトと、前記第１Ｎウェルピックアップ領域とこれと隣接した第３活性領域とを露出させる第１電源コンタクト及び前記第２Ｎウェルピックアップ領域とこれと隣接した第４活性領域とを露出させる第２電源コンタクトと、前記第１及び第２電源コンタクトを覆いながらＹ軸方向に配置された電源ラインと、前記第１ゲート電極と接しながら前記第１Ｎウェルピックアップ領域の縁部に位置した第１活性領域及びこれと隣接したＰウェルピックアップ領域を露出させる第１接地コンタクトと、前記第２ゲート電極と接しながら前記第２Ｎウェルピックアップ領域の縁部に位置した第２活性領域及びこれと隣接したＰウェルピックアップ領域を露出させる第２接地コンタクトと、前記第１接地コンタクトを覆いながらＹ軸方向に配置された第１接地ラインと、前記第２接地コンタクトを覆いながらＹ軸方向に配置された第２接地ラインと、前記第１ワードラインと接しながら前記第１Ｐウェル領域の縁部に位置した第１活性領域を露出させる第１ビットラインコンタクトと、前記第１ビットラインコンタクトを覆いながらＸ軸方向に配置された第１ビットラインと、
前記第２ワードラインと接しながら前記第２Ｐウェル領域の縁部に位置した第２活性領域を露出させる第２ビットラインコンタクトと、前記第２ビットラインコンタクトを覆いながらＸ軸方向に配置された第２ビットラインとを含むことを特徴とする。
【００１７】
前記第１電源コンタクトは前記第１Ｎウェルピックアップ領域と前記第３活性領域を同時に露出させ、前記第２電源コンタクトは前記第２Ｎウェルピックアップ領域と前記第４活性領域を同時に露出させる。
【００１８】
前記目的を達成するため本発明によるさらに他のスタティックランダムアクセスメモリ装置は、半導体基板の非活性領域に形成された素子分離膜と、前記半導体基板の活性領域に交代に形成されたＮウェル及びＰウェルと、前記Ｎウェル及びＰウェルに各々形成されたＮウェルフリップフロップピックアップ領域及びＰウェルピックアップ領域と、前記半導体基板上に形成された第１乃至第４ゲート電極と分離された第５及び第６ゲート電極と、前記Ｎウェル内に形成された第１及び第２ソース／ドレインと、前記Ｐウェル内に形成された第３乃至第６ソース／ドレインと、前記第１及び第２ソース／ドレインと接続された電源ラインと、前記第３及び第４ソース／ドレインと接続された接地ラインと、前記第５及び第６ソース／ドレインと接続された第１及び第２ビットラインとを具備することを特徴とする。
【００１９】
前記素子分離膜は前記半導体基板に形成されたトレンチに埋込まれた酸化膜よりなることが望ましい。
【００２０】
そして、前記Ｎウェルピックアップ領域は前記第１及び第２ソース／ドレインと隣接して形成され、前記第１及び第３ゲート電極は１つの導電層よりなり、前記第２及び第４ゲート電極は１つの導電層よりなることが望ましい。
【００２１】
前記第１及び第３ゲート電極は第１及び第２PMOS負荷トランジスタのゲート電極であり、前記第２及び第４ゲート電極は第１及び第２駆動トランジスタのゲート電極であり、前記第５及び第６ゲート電極は第１及び第２伝送トランジスタのゲート電極であることが望ましい。特に、前記第５及び第６ゲート電極は前記第１乃至第４ゲート電極と直交する。
【００２２】
そして、前記電源ライン及び接地ラインの下部に、前記第５及び第６ゲート電極が形成された結果物を覆う第２層間絶縁膜と、前記第１ゲート電極と第５ソース／ドレイン、前記第２ゲート電極と第６ソース／ドレインを各々同時に露出させるコンタクトホールを覆う２つの第１プラグと、前記第１プラグが形成された結果物を覆う第３層間絶縁膜と、前記第３層間絶縁膜を貫通し、前記第１及び第２ソース／ドレインと前記Ｎウェルピックアップ領域を同時に露出させるコンタクトホールを覆う２つの第２プラグと、前記第３層間絶縁膜を貫通し、前記第３及び第４ソース／ドレインを各々露出させるコンタクトホールを覆う２つの第３プラグと、前記第３層間絶縁膜を貫通し前記Ｐウェルピックアップ領域を露出させるコンタクトホールを覆う第４プラグと、前記第３層間絶縁膜を貫通し、前記第５及び第６ソース／ドレインを各々露出させるコンタクトホールを覆う２つの第５プラグとをさらに具備することが望ましい。
【００２３】
前記第１及び第２ビットラインは前記２つの第５プラグと各々接続された第１及び第２パッドを通して前記第５及び第６ソース／ドレインと各々接続され、前記接地ラインは前記第３及び第４プラグと同時に接続されたことが望ましい。
【００２４】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態に係るSRAMセル及びその製造方法をさらに詳しく説明する。
【００２５】
図２Ａ乃至図２Ｈは本発明によるSRAMセルを詳しく説明するためのレイアウト図であって、１つのブロックを成す４つのメモリセルが示されている。
【００２６】
部材符号ＡはPMOSトランジスタが形成されるＮウェルを示し、ＢはNMOSトランジスタが形成されるＰウェルを示す。１つの単位メモリセルは相互に分離されている２つのＰウェルＢと、該２つのＰウェルＢの間に配置された１つのＮウェルＡよりなる。
【００２７】
図２Ａは、活性領域を形成するためのマスクパターンを示すレイアウト図である。
【００２８】
第１活性領域を形成するためのマスクパターン１１０、１１２は、４つの単位メモリセルが接する領域と、該４つの単位メモリセルよりなるブロックの角部に配置されている。部材番号１１０は、第１駆動トランジスタ（図１のＴ３）及び第１伝送トランジスタ（図１のＴ１）の活性領域を形成するためのマスクパターンである。部材番号１１２は、第２駆動トランジスタ（図１のＴ４）及び第２伝送トランジスタ（図１のＴ２）の活性領域を形成するためのマスクパターンである。
【００２９】
第２活性領域を形成するためのマスクパターン１１４、１１６は、２つの単位メモリセルが接する領域に交互に反復されるように配置されている。部材番号１１４は、第１PMOS負荷トランジスタ（図１のＴ５）の活性領域を形成するためのマスクパターンである。部材番号１１６は、第２PMOS負荷トランジスタ（図１のＴ６）の活性領域を形成するためのマスクパターンである。
【００３０】
第３活性領域を形成するためのマスクパターン１１８は、ＰウェルＢに第１活性領域を形成するためのマスクパターン１１０、１１２に取囲まれるように配置されており、ＰウェルＢにバイアス電圧を印加するためのＰウェルピックアップ領域を形成するためのものである。Ｐウェルピックアップ領域１１８は、４つの隣接するメモリセルにより共有されるように配置されている。
【００３１】
第４活性領域を形成するためのマスクパターン１１９は、ＮウェルＡに第２活性領域を形成するためのマスクパターン１１４、１１６に接触するように配置されており、ＮウェルＡにバイアス電圧を印加するためのＮウェルピックアップ領域を形成するためのものである。
【００３２】
図２Ｂは、第１及び第２駆動トランジスタ、第１及び第２伝送トランジスタ及び第１及び第２PMOS負荷トランジスタのゲートを各々形成するためのマスクパターンを示すレイアウト図である。
【００３３】
マスクパターン１２０は、活性領域１１０と１１４とを横切るように配置され、マスクパターン１２２は、活性領域１１２と１１６とを横切るように配置されている。部材番号１２０は、第１駆動トランジスタ（図１のＴ３）のゲート及び第１PMOS負荷トランジスタ（図１のＴ５）のゲートを形成するためのマスクパターンであり、１２２は、第２駆動トランジスタ（図１のＴ４）のゲート及び第２PMOS負荷トランジスタ（図１のＴ６）のゲートを形成するためのマスクパターンである。
【００３４】
第１及び第２伝送トランジスタのゲートを形成するためのマスクパターン１３０、１３２は、活性領域１１０及び１１２を各々横切るように配置されている。部材番号１３０は、第１ワードラインの役割をする第１伝送トランジスタ（図１のＴ１）のゲートを形成するためのマスクパターンである。部材番号１３２は、第２ワードラインの役割をする第２伝送トランジスタ（図１のＴ２）のゲートを形成するためのマスクパターンである。
【００３５】
駆動トランジスタのゲートと負荷トランジスタのゲートは各々同一の導電層に形成されるように配置されている。そして、駆動トランジスタのゲートと伝送トランジスタのゲートは各々異なる導電層に形成されると共に相互に直交するように配置されている。
【００３６】
図２Ａ及び図２Ｂに示すように、マスクパターン１１０とマスクパターン１２０とが重なった部分は、第１駆動トランジスタ（図１のＴ３）のゲートとなる部分であり、その上側はソース、下側はドレインが形成される部分である。
【００３７】
マスクパターン１１０とマスクパターン１３０とが重なった部分は、第１伝送トランジスタ（図１のＴ１）のゲートとなる部分であり、その左側はソース（またはドレイン）、右側はドレイン（またはソース）が形成される部分である。
【００３８】
マスクパターン１１２とマスクパターン１２２とが重なった部分は、第２駆動トランジスタ（図１のＴ４）のゲートとなる部分であり、その上側はドレイン、下側はソースが形成される部分である。
【００３９】
マスクパターン１１２とマスクパターン１３２とが重なった部分は、第２伝送トランジスタ（図１のＴ２）のゲートとなる部分であり、その左側はソース（またはドレイン）、その右側はドレイン（またはソース）が形成される部分である。
【００４０】
マスクパターン１１４とマスクパターン１２０とが重なった部分は、第１PMOS負荷トランジスタ（図１のＴ５）のゲートとなる部分であり、その上側はソース、その下側はドレインが形成される部分である。
【００４１】
マスクパターン１１６とマスクパターン１２２とが重なった部分は、第２PMOS負荷トランジスタ（図１のＴ６）のゲートとなる部分であり、その上側はドレイン、その下側はソースが形成される部分である。
【００４２】
第１伝送トランジスタのソース（またはドレイン）と第１駆動トランジスタのドレインは同一の活性領域１１０に形成されて連結され、第２伝送トランジスタのソース（またはドレイン）と第２駆動トランジスタのドレインは同一の活性領域１１２に形成されて相互に連結される。
【００４３】
図２Ｃは、駆動トランジスタ、伝送トランジスタ及び負荷トランジスタのソース／及びドレインと、Ｎウェルピックアップ領域及びＰウェルピックアップ領域を形成するためのマスクパターン等を示すレイアウト図である。
【００４４】
部材番号１４０は、PMOS負荷トランジスタのソース／及びドレインを形成するためのマスクパターンである。部材番号１４２は、Ｐウェル（Ｂ）に所定のバイアス電圧、即ち０Ｖを印加するためのＰウェルピックアップ領域を形成するためのマスクパターンである。部材番号１４０及び１４２以外の領域は、駆動トランジスタ及び伝送トランジスタのソース／ドレイン、そしてＮウェルピックアップ領域を形成するためＮ形の不純物が高濃度Ｎ＋で注入される領域である。
【００４５】
図２Ｄは、ノードコンタクトを形成するためのマスクパターンを示すレイアウト図である。
【００４６】
部材番号１５０及び１５２は、第１ノードコンタクト（図１のＮＣ１）を形成するためのマスクパターンを、１５４及び１５６は、第２ノードコンタクト（図１のＮＣ２）を形成するためのマスクパターンを示す。
【００４７】
より詳しくは、部材番号１５０は、第１駆動トランジスタＴ３のドレインと第２PMOS負荷トランジスタＴ６のゲートを接続させるコンタクトホールを形成するためのマスクパターンを示す。部材番号１５２は、第１PMOS負荷トランジスタＴ５のドレインと第２PMOS負荷トランジスタＴ６のゲートを接続させるコンタクトホールを形成するためのマスクパターンを示す。
【００４８】
第２PMOS負荷トランジスタＴ６のゲートは、第２駆動トランジスタＴ４のゲートと同一の導電層に形成されて連結される。従って、第１ノードコンタクト１５０＋１５２（図１のＮＣ１）により第１伝送トランジスタＴ１のソース（またはドレイン）、第１駆動トランジスタＴ３のドレイン（またはソース）、第１PMOS負荷トランジスタＴ５のドレインと、第２駆動トランジスタＴ４及び第２PMOS負荷トランジスタＴ６のゲートが接続される。
【００４９】
部材番号１５４は、第２PMOS負荷トランジスタＴ６のドレインと第１PMOS負荷トランジスタＴ５のゲートを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１５６は、第２伝送トランジスタＴ２のドレイン（またはソース）と第１PMOS負荷トランジスタＴ５のゲートを接続させるコンタクトホールを形成するためのマスクパターンである。
【００５０】
第２駆動トランジスタＴ４のドレインと第２伝送トランジスタＴ２のソース（またはドレイン）は、同一の活性領域１１２に形成されて連結される。第１駆動トランジスタＴ３のゲートと第１PMOS負荷トランジスタＴ５のゲートとは同一の導電層１２０に形成されて連結される。従って、第２ノードコンタクト１５４＋１５６（図１のＮＣ２）により第２伝送トランジスタＴ２のソース（またはドレイン）、第２駆動トランジスタＴ４のドレイン、第２PMOS負荷トランジスタＴ６のドレインと、第１駆動トランジスタＴ３及び第１PMOS負荷トランジスタＴ５のゲートが接続される。
【００５１】
図２Ｅは、メタルコンタクトを形成するためのマスクパターンを示すレイアウト図である。
【００５２】
部材番号１６１は、第１伝送トランジスタのドレインと第１ビットライン（ＢＬ）とを接続させる第１ビットコンタクトホールを形成するためのマスクパターンである。部材番号１６２は、第２伝送トランジスタのドレインと第２ビットライン（／ＢＬ）とを接続させる第２ビットコンタクトホールを形成するためのマスクパターンである。
【００５３】
部材番号１６３は、第１PMOS負荷トランジスタのソース及びＮウェルピックアップ領域を電源ラインVccに接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１６４は、第２PMOS負荷トランジスタのソース及びＮウェルピックアップ領域を電源ラインVccに接続させるコンタクトホールを形成するためのマスクパターンである。第２PMOS負荷トランジスタのソースとＮウェルピックアップ領域は、１つのコンタクトホールを通して電源ラインVccと接続される。
【００５４】
部材番号１６５は、第１駆動トランジスタのソースと接地ラインVssを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１６６は、第２駆動トランジスタのソースと接地ラインVssを接続させるコンタクトホールを形成するためのマスクパターンである。
【００５５】
部材番号１６８は、Ｐウェルピックアップ領域と接地ラインVssとを接続させるコンタクトホールを形成するためのマスクパターンである。
【００５６】
図２Ｆは、電源ライン（Vcc line）、接地ライン（Vss line）及びパッドを形成するためのマスクパターンを示すレイアウト図である。
【００５７】
電源ラインを形成するためのマスクパターン１７０は、コンタクトホール１６３及び１６４の上部を覆うように配置されている。また、電源ラインを形成するためのマスクパターン１７０と平行に接地ラインを形成するためのマスクパターン１７２、１７４が配置されている。電源ラインを形成するためのマスクパターン１７０と接地ラインを形成するためのマスクパターン１７２、１７４は、セルアレイ領域に交代に配置されている。
【００５８】
部材番号１７６は、第１伝送トランジスタのドレイン（またはソース）と第１ビットライン（BL）を中間接続させる第１パッドを形成するためのマスクパターンである。部材番号１７８は、第２伝送トランジスタのドレイン（またはソース）と第２ビットライン（／BL）を中間接続させる第２パッドを形成するためのマスクパターンである。
【００５９】
図２Ｇは、第１及び第２パッドと第１及び第２ビットラインとを各々接続させるコンタクトホールを形成するためのマスクパターンを示すレイアウト図である。
【００６０】
部材番号１８０は、第１パッドと第１ビットラインとを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号１８２は、第２パッドと第２ビットラインとを接続させるコンタクトホールを形成するためのマスクパターンである。
【００６１】
第１パッドは、第１伝送トランジスタのドレイン（またはソース）と接続されているため、マスクパターン１８０を用いて形成されたコンタクトホールにより第１伝送トランジスタのドレイン（またはソース）と第１ビットラインとが接続される。そして、第２パッドは、第２伝送トランジスタのドレイン（またはソース）と接続されているため、マスクパターン１８２を用いて形成されたコンタクトホールにより第２伝送トランジスタのドレイン（またはソース）と第２ビットラインとが接続される。
【００６２】
図２Ｈは、第１及び第２ビットラインを形成するためのマスクパターンを示すレイアウト図である。
【００６３】
部材番号１９０は、第１ビットライン（BL）を形成するためのマスクパターンであり、１９２は第２ビットライン（／BL）を形成するためのマスクパターンであって、相互に平行に配置されている。
【００６４】
図２Ａ乃至図２Ｈに示すレイアウトにおいては、NMOSを形成するためのＮ形活性領域１１０、１１２とPMOSを形成するためのＰ形活性領域１１４、１１６がメモリセル内で最適のサイズを有するように適切に配置されている。また、Ｐウェルピックアップ領域１１８は、４つの隣接するメモリセルが相接する領域及び前記４つの隣接するメモリセルよりなる単位ブロックの中心部と角部に配置される。Ｎウェルピックアップ領域１１９は、２つの隣接するメモリセルが接する領域に配置される。従って、メモリセルの外部にＰウェル及びＮウェルピックアップ領域を形成するための領域を別に確保することが不要なため、チップのサイズを著しく小さくすることができる。
【００６５】
次いで、図２Ａ乃至図２Ｈに示すレイアウトに基づいて、本発明の好適な実施の形態に係るSRAMセルの製造方法を詳しく説明する。図３Ａ乃至図３Ｈ、図４Ａ乃至図４Ｈは、本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、夫々図２Ａ乃至図２ＨのIII−III’及びIV−IV’線の断面図である。
【００６６】
図３Ａ乃至図４Ａは、素子分離膜５３、Ｎウェル（Ａ）及びＰウェル（Ｂ）を形成するを示す。
【００６７】
詳しくは、図２Ａの第１乃至第４活性領域を形成するためのマスクパターン１１０乃至１１９を用いた写真工程により、半導体基板５０の活性領域を限定する。先ず、通常の素子分離工程を適用して半導体基板５０の非活性領域に素子分離膜５２を形成する。素子分離膜５２は集積度の向上のためシャロートレンチ素子分離（Shallow Trench Isolation：STI）方法を使用して形成することが望ましい。
【００６８】
次いで、半導体基板５０の活性領域に所定深さのＮウェル（Ａ）を形成した後、このＮウェル形成工程と同一な方法でＰウェル（Ｂ）を形成する。
【００６９】
なお、Ｎウェル（Ａ）とＰウェル（Ｂ）とは逆の順番で形成してもよい。
【００７０】
図３Ｂ及び図４Ｂは、ゲート電極５８、６２ａ、６２ｂを形成する工程を示す。
【００７１】
詳しくは、この工程では、先ず、素子分離膜及びウェルが形成された半導体基板５０上に薄い酸化膜を成長させて、ゲート絶縁膜（図示せず）を形成する。このゲート絶縁膜上に、ドーピングされたポリシリコンを蒸着した後に、図２Ｂの駆動トランジスタ及びPMOS負荷トランジスタのゲートを形成するためのマスクパターン１２０、１２２を用いて該ポリシリコン膜をパタニングすることにより第１ゲート電極５８を形成する。これにより、第２駆動トランジスタと第２PMOS負荷トランジスタの共通ゲートとして使用される第１ゲート電極５８が形成される。この際、第１駆動トランジスタ及び第１PMOS負荷トランジスタの共通ゲートとして使用されるゲートも同時に形成される。
【００７２】
次いで、第１ゲート電極５８が形成された結果物の全面に、薄い絶縁膜６０を形成し、更に、この絶縁膜上に、ドーピングされたポリシリコン膜を形成する。次いで、図２Ｂの伝送トランジスタのゲートを形成するためのマスクパターン１３０、１３２を用いて該ポリシリコン膜をパタニングすることにより、第２及び第３のゲート電極６２ａ、６２ｂを形成する。
【００７３】
図３Ｂ及び図４Ｂに示された第２ゲート電極６２ａは、第１伝送トランジスタのゲート電極として使用され、第３ゲート電極６２ｂは第２伝送トランジスタのゲート電極として使用される。そして、絶縁膜６０は、第２及び第３ゲート電極６２ａ、６２ｂのゲート絶縁膜として使用されると共に第１ゲート電極と、第２及び第３ゲート電極とを絶縁させる役割をする。
【００７４】
図３Ｃ及び図４Ｃは、各トランジスタのソース／及びドレインと、Ｎウェルピックアップ領域及びＰウェルピックアップ領域を形成する工程を示す。
【００７５】
詳しくは、この工程では、先ず、図２Ｃのマスクパターン１４０、１４２を用いた写真工程を適用してＮ＋不純物領域を限定する。すなわち、Ｎ形の不純物イオンを高濃度で注入して第１乃至第３Ｎ＋不純物領域６４ａ、６４ｂ、６４ｃを形成する。次いで、マスクパターン１４０及び１４２の逆マスクパターンを用いた写真工程を行った後に、Ｐ形の不純物イオンを高濃度で注入して第１及び第２Ｐ＋不純物領域６６ａ、６６ｂを形成する。
【００７６】
図３Ｃ及び図４Ｃに示された第１Ｎ＋不純物領域６４ａは、第１伝送トランジスタ及び第１駆動トランジスタのソース／及びドレインとして使用される。第２Ｎ＋不純物領域６４ｂは、第２伝送トランジスタ及び第２駆動トランジスタのソース／ドレインとして使用される。第３Ｎ＋不純物領域６４ｃは、Ｎウェル（Ａ）のバイアス電圧を印加するためのＮウェルピックアップ領域として使用される。
【００７７】
そして、第１Ｐ＋不純物領域６６ａは、第１及び第２PMOS負荷トランジスタのソース／及びドレインとして使用される。第２Ｐ＋不純物領域６６ｂは、Ｐウェル（Ｂ）のバイアス電圧を印加するためのＰウェルピックアップ領域として使用される。
【００７８】
図３Ｄ及び図４Ｄは、第１プラグ７０を形成する工程を示す。
【００７９】
詳しくは、この工程では、先ず、図３Ｃ及び図４Ｃに示す結果物上に、絶縁物質を厚く蒸着した後に、これを平坦化して第１層間絶縁膜６８を形成する。次いで、図２Ｄに示すノードコンタクトを形成するためのマスクパターン１５０、１５２、１５４、１５６を用いて、第１層間絶縁膜６８を部分的に蝕刻することにより、第１ゲート電極５８の一部と第１Ｎ＋不純物領域６４ａの一部の双方を露出させるコンタクトホールを形成する。次いで、該コンタクトホールが形成された結果物上に配線用の金属を蒸着した後に、これをエッチバックすることにより、コンタクトホールを埋込む第１プラグ７０を形成する。
【００８０】
図４Ｄに示された第１プラグ７０は、第１駆動トランジスタのドレイン（またはソース）を第１ゲート５８に接続させる。
【００８１】
図３Ｅ及び図４Ｅは、第２プラグ７４ａ、７４ｂ、７４ｃ、７４ｄを形成する工程を示す。
【００８２】
詳しくは、この工程では、第１プラグ７０が形成された結果物上に絶縁物質を蒸着した後に、これを平坦化して第２層間絶縁膜７２を形成する。次いで、図２Ｅに示すメタルコンタクトを形成するためのマスクパターン（１６１、１６２、１６３、１６４、１６５、１６６及び１６８）を用いて、第２層間絶縁膜７２を部分的に蝕刻することにより、Ｎ＋不純物領域６４ａ、６４ｂ、６４ｃ及びＰ＋不純物領域６６ａ、６６ｂを露出させるコンタクトホールを形成する。次いで、該コンタクトホールが形成された結果物上に金属を蒸着した後に、これをエッチバックすることにより、コンタクトホールを埋込む第２プラグ７４ａ、７４ｂ、７４ｃ、７４ｄを形成する。
【００８３】
部材番号７４ａは、第２PMOS負荷トランジスタのソース６６ａ及びＮウェルピックアップ領域６４ｃと後続工程で形成される電源ラインVccを接続する。部材番号７４ｂは、第２駆動トランジスタのソース６４ｂと接地ラインVssを接続する。部材番号７４ｃは、第１伝送トランジスタのドレイン６４ａとパッドとを接続する。部材番号７４ｄは、Ｐウェルピックアップ領域６６ｂとその接地ラインとを接続する役割をする。
【００８４】
図３Ｆ及び図４Ｆは、パッド７６、接地ライン７８及び電源ライン８０を形成する工程を示す。
【００８５】
詳しくは、この工程では、第２プラグ７４ａ、７４ｂ、７４ｃまで形成された結果物上に金属膜、例えばアルミニウム膜を形成する。図２Ｆの電源ラインを形成するためのマスクパターン１７０、接地ラインを形成するためのマスクパターン１７２、１７４及びパッドを形成するためのマスクパターン１７６、１７８を用いて前記金属膜をパタニングすることによりパッド７６、接地ライン７８及び電源ライン８０を形成する。
【００８６】
パッド７６は、第１伝送トランジスタのドレイン６４ａをビットラインに接続する。接地ライン７８は、第２プラグ７４ｂを通して、第１駆動トランジスタのソース（図示せず）及び第２駆動トランジスタのソース６４ｂと接続される。電源ライン８０は、第２プラグ７４ａを通して、第１PMOS負荷トランジスタのソース／ドレイン（図示せず）、第２PMOS負荷トランジスタのソース／ドレイン（６６ａ）及びＮウェルピックアップ領域６４ｃと接続される。
【００８７】
また、図３Ｆ及び図４Ｆにおいて、PMOS負荷トランジスタのソース６６ａとＮウェルピックアップ領域６４ｃが接するように形成されており、１つのコンタクトホールを通して双方が電源ライン８０に接続されている。そして、接地ライン７８は、駆動トランジスタのソース６４ｂとＰウェルピックアップ領域６６ｂの双方に接続されている。また、接地ライン７８と電源ライン８０は、同一層の導電層よりなる。
【００８８】
図３Ｇ及び図４Ｇは、ビットラインコンタクトを形成する工程を示す。
【００８９】
詳しくは、この工程では、パッド７６、接地ライン７８及び電源ライン８０が形成された結果物上に、例えば酸化膜を蒸着して第３層間絶縁膜８２を形成する。次いで、図２Ｇに示すビットラインコンタクトを形成するためのマスクパターン（１８０、１８２）を用いて、第３層間絶縁膜８２を部分的に蝕刻することにより、パッド７６を露出させるコンタクトホールを形成する。次いで、コンタクトホールが形成された結果物上に金属、例えばアルミニウムを蒸着した後に、これをエッチバックすることによりコンタクトホールを埋込んでパッド７６と接続された第３プラグ８４を形成する。
【００９０】
第３プラグ８４は、以降に形成されるビットラインとパッド７６とを連結させる役割をする。
【００９１】
図３Ｈ及び図４Ｈは、第1及び第2ビットラインBL及び／BLを形成する工程を示す。
【００９２】
詳しくは、この工程では、第３プラグ８４が形成された結果物上に金属膜、例えばアルミニウム膜を形成した後に、図２Ｈに示すビットライン用のマスクパターン（１９０、１９２）を用いた写真蝕刻工程により、該金属膜をパタニングすることによりビットライン８６を形成する。ビットライン８６は、第３プラグ８４、パッド７６及び第２プラグ７４Ｃを通して第１伝送トランジスタのドレイン６４ａと接続される。
【００９３】
ところで、第３プラグ８４を形成せずにパッド７６を露出させるコンタクトホールを形成して、金属膜、例えばアルミニウム膜を蒸着した後に、マスクパターン（１９０、１９２）（図２Ｈ参照）を用いたパタニング工程でビットライン８６を形成しても良い。
【００９４】
上記工程の後、一般的な後続工程を経ることにより本発明の好適な実施の形態に係るSRAMセルを完成させることができる。
【００９５】
図５は、本発明の他の実施の形態に係るスタティックランダムアクセスメモリ装置を製造するためのレイアウト図であって、図２Ｄに対応する部分が示されている。
【００９６】
図５において、第１駆動トランジスタと第１伝送トランジスタよりなる第１NMOSインバータの出力ノードと、第１PMOS負荷トランジスタのドレインノードと、第２駆動トランジスタと第２伝送トランジスタよりなる第２NMOSインバータの入力ノードとが１つのコンタクトホール１５７を通して連結されている。
【００９７】
そして、第２駆動トランジスタと第２伝送トランジスタよりなる第２NMOSインバータの出力ノードと、第２PMOS負荷トランジスタのドレインノードと、第１駆動トランジスタと第１伝送トランジスタよりなる第１NMOSインバータの入力ノードは１つのコンタクトホール１５９を通して連結されている。
【００９８】
従来は、NMOSインバータの出力ノードであるＮ形活性領域とPMOS負荷素子のドレインノードであるＰ形活性領域とを連結させる場合、夫々のノードにコンタクトホールを形成した後に、このコンタクトホールを連結する導電層により該ノードを連結した。従って、ノードの数だけコンタクトホールの数が増加してセルの構成が複雑であった。しかし、図５に示すように、この実施の形態によれば、１つのコンタクトホールを通して３つのノードを同時に連結することができるため、コンタクトホールの数を減少させ、メモリセルの構成を単純化することができる。
【００９９】
図６は、本発明の他の実施の形態に係るスタティックランダムアクセスメモリ装置を説明するためのものであって、図５のVIーVI’線に沿った断面図である。部材番号８０は半導体基板を、８２は素子分離膜を、８４はNウェルを、８６はPウェルを、８８は第１駆動トランジスタ及び第１PMOS負荷トランジスタの共有ゲート電極を、９０は第１伝送トランジスタのソースと第１駆動トランジスタのドレインの共有活性領域を、９２は第１PMOS負荷トランジスタのドレイン（またはソース）を、９４は層間絶縁膜を、そして９６は導電性プラグを各々示す。
【０１００】
図６の断面図によれば、第１駆動トランジスタと第１伝送トランジスタよりなる第１NMOSインバータの出力ノードと第１PMOS負荷トランジスタのドレインノード、第２駆動トランジスタと第２伝送トランジスタよりなる第２NMOSインバータの入力端子とが１つのコンタクトホールにより露出し、このコンタクトホールを埋込む導電層プラグ９６により連結されている。
【０１０１】
以上、本発明は上記の各実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【０１０２】
【発明の効果】
本発明に係るスタティックランダムアクセスメモリ装置によれば、NMOSを形成するための活性領域とPMOSを形成するための活性領域とがメモリセル内で最適のサイズを有するように適切に配置する。従って、Ｐウェルピックアップ領域及びＮウェルピックアップ領域をメモリセル内に形成することができる。よって、メモリセル以外の領域にＰウェル及びＮウェルバイアス用の不純物領域を形成するための領域を別に確保することが不要なため、チップのサイズを著しく減少させることができる。
【０１０３】
また、ウェルバイアス電圧を各メモリセル内で印加することができるため、従来に比べて抵抗による電圧降下を減らすことができ、これにより素子の電圧特性を向上させることができる。
【０１０４】
また、一方のCMOSインバータの出力ノードと他方のCMOSインバータの入力ノードを１つのコンタクトホールで連結することにより、コンタクトホールの数を減少させ、メモリセルの構成を単純化することができる。
【０１０５】
また、コンタクトホールの数が少なくなり、コンタクトホールの形成工程を減らして工程を単純化することができる。
【０１０６】
【図面の簡単な説明】
【図１】 PMOSトランジスタを負荷素子として使用したSRAMセルの一般的な回路図である。
【図２Ａ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｂ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｃ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｄ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｅ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｆ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｇ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図２Ｈ】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図３Ａ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｂ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｃ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｄ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｅ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｆ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｇ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図３Ｈ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図４Ａ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｂ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｃ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｄ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｅ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｆ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｇ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図４Ｈ】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図５】本発明の他の好適な実施の形態係るSRAMを製造するためのレイアウト図である。
【図６】図５に示すレイアウトパターンを用いて製造されるたSRAMの断面図である。
【符号の説明】
Ｔ１ 第１伝送トランジスタ
Ｔ２ 第２伝送トランジスタ
Ｔ３ 第１駆動トランジスタ
Ｔ４ 第２駆動トランジスタ
Ｔ５ 第１負荷トランジスタ
Ｔ６ 第２負荷トランジスタ
ＢＬ 第１ビットライン
／ＢＬ 第２ビットライン
ＷＬ１ 第１ワードライン
ＷＬ２ 第２ワードライン
ＮＣ１ 第１ノードコンタクト
ＮＣ２ 第２ノードコンタクト
５０ 半導体基板
５２ 素子分離膜
５８ ゲート電極
６０ 絶縁膜
６２ａ 第２ゲート電極
６２ｂ 第３ゲート電極
６４ａ 第１Ｎ＋不純物領域
６４ｂ 第２Ｎ＋不純物領域
６４ｃ 第３Ｎ＋不純物領域
６６ａ 第１Ｐ＋不純物領域
６６ｂ 第２Ｐ＋不純物領域
６８ 第１層間絶縁膜
７０ 第１プラグ
７２ 第２層間絶縁膜
７４ａ 第２プラグ
７４ｂ 第２プラグ
７４ｃ 第２プラグ
７４ｄ 第２プラグ
７６ パッド
７８ 接地ライン
８０ 電源ライン
８２ 第３層間絶縁膜
８４ 第３プラグ
８６ ビットライン
８８ 共有ゲート電極
９０ 共有活性領域
９２ ドレイン（ソース）
９４ 層間絶縁膜
９６ 導電性プラグ
１１０ Ｎ型活性領域
１１２ Ｎ型活性領域
１１４ Ｐ型活性領域
１１６ Ｐ型活性領域
１１８ Ｐウェルピックアップ領域
１１９ Ｎウェルピックアップ領域
Ａ Ｎウェル
Ｂ Ｐウェル
１２０ 第１駆動トランジスタのゲート
１２２ 第２駆動トランジスタのゲート
１３０ 第１伝送トランジスタのゲート（第１ワードライン）
１３２ 第２伝送トランジスタのゲート（第２ワードライン）
１４０ 駆動トランジスタ及び伝送トランジスタのソース／ドレイン
１４２ Ｐウェルピックアップ領域
１５０，１５２ 第１ノードコンタクト
１５４，１５６ 第２ノードコンタクト
１５７，１５９ コンタクトホール
１６１〜１６８ メタルコンタクト
１７０ 電源ライン
１７２，１７４ 接地ライン
１７６，１７８ パッド
１８０，１８２ ビットラインコンタクト
１９０，１９２ ビットライン
Claims (4)
- Ｙ軸方向に隣接したセルはＸ軸に対して線対称であり、Ｘ軸方向に隣接したセルはＹ軸に対して線対称となるように複数の単位セルがマトリックス形で配列されたセルアレイ領域を有するスタティックランダムアクセスメモリ装置において、前記単位セルは、
四角形の領域内に、所定間隔に離れた第１及び第２Ｐウェル及び前記第１及び第２Ｐウェルの間に配置された１つのＮウェルと、
前記第１及び第２Ｐウェルに各々位置し、前記四角形の領域の四隅のうち対角をなす第１及び第２角部に各々配置された第１及び第２Ｐウェルピックアップ領域と、
前記第１及び第２Ｐウェル内に各々位置し、前記第１及び第２Ｐウェルピックアップ領域から距離を隔てて、かつ、前記四角形の領域の中心に対して点対称となるように配置された第１及び第２活性領域と、
前記第１活性領域及び第２活性領域の間に形成されたＮウェルに各々配置され、Ｙ軸方向と平行したバー形のパターンを有しながら前記それぞれのバー形のパターンの一端が前記四角形の縁部まで延長され前記四角形の中心に対して相互に点対称である第３及び第４活性領域と、
前記第３活性領域の両端部のうち前記四角形の縁部まで延長された一端部及び前記第４活性領域の両端部のうち前記四角形の縁部まで延長された一端部に各々接するように配置された第１及び第２Ｎウェルピックアップ領域と、を備え、
前記単位セルの第１Ｐウェルピックアップ領域は、前記第１Ｐウェルピックアップ領域に隣接する３つの単位セルのそれぞれの第１ウェルピックアップ領域と結合されて１つのウェルピックアップ領域を構成し、
前記単位セルの第２Ｐウェルピックアップ領域は、前記第２Ｐウェルピックアップ領域に隣接する３つの単位セルのそれぞれの第２ウェルピックアップ領域と結合されて１つのウェルピックアップ領域を構成する、
ことを特徴とするスタティックランダムアクセスメモリ装置。 - 前記単位セルが、
前記第１活性領域及びこれと隣接した第３活性領域を横切りながら、前記第２活性領域と接するように配置された第１ゲート電極と、
前記第２活性領域及びこれと隣接した第４活性領域を横切りながら、前記第１活性領域と接するように配置された第２ゲート電極と、
前記第１活性領域を横切りながらＹ軸方向に配置された第１ワードライン及び前記第２活性領域を横切りながらＹ軸方向に配置された第２ワードラインと、
前記第１ゲート電極と前記第２活性領域及び前記第２ゲート電極と前記第１活性領域を各々電気的に連結させるための第１コンタクトと、
前記第１ゲート電極と前記第４活性領域及び前記第２ゲート電極と前記第３活性領域を各々電気的に連結させるための第２コンタクトと、
前記第１Ｎウェルピックアップ領域とこれと隣接した第３活性領域とを露出させる第１電源コンタクト及び前記第２Ｎウェルピックアップ領域とこれと隣接した第４活性領域とを露出させる第２電源コンタクトと、
前記第１及び第２電源コンタクトを覆いながらＹ軸方向に配置された電源ラインと、
前記第１活性領域及び前記第１Ｐウェルピックアップ領域を露出させる第１接地コンタクトと、
前記第２活性領域及び前記第２Ｐウェルピックアップ領域を露出させる第２接地コンタクトと、
前記第１接地コンタクトを覆いながらＹ軸方向に配置された第１接地ラインと、
前記第２接地コンタクトを覆いながらＹ軸方向に配置された第２接地ラインと、
前記第１活性領域を露出させる第１ビットラインコンタクトと、
前記第１ビットラインコンタクトを覆いながらＸ軸方向に配置された第１ビットラインと、
前記第２活性領域を露出させる第２ビットラインコンタクトと、
前記第２ビットラインコンタクトを覆いながらＸ軸方向に配置された第２ビットラインとを含むことを特徴とする請求項１に記載のスタティックランダムアクセスメモリ装置。 - 前記第１電源コンタクトは１つの開口内に前記第１Ｎウェルピックアップ領域と前記第３活性領域との双方を露出させることを特徴とする請求項２に記載のスタティックランダムアクセスメモリ装置。
- 前記第２電源コンタクトは１つの開口内に前記第２Ｎウェルピックアップ領域と前記第４活性領域との双方を露出させることを特徴とする請求項２に記載のスタティックランダムアクセスメモリ装置。
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