JP3144406B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、誤動作しない半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置では、セルブロ
ックに隣接してグランド配線（以下、ＧＮＤ配線とす
る）を設ける。これは全てのセルでＧＮＤレベルを安定
にするためである。このＧＮＤ配線にはセルやＶｃｃ配
線が隣接している。
【０００３】図３は、従来の半導体記憶装置のセルブロ
ック端を示す断面図である。ＧＮＤ配線１２と、第１お
よび第２のＶｃｃ配線２３，２４とが、セルブロックに
隣接している。一般的に、温度約８５℃、湿度約７０％
の環境で半導体装置を使用すると、極微量の水分の影響
で陽イオンが発生し、ＧＮＤ配線に引きつけられる。Ｇ
ＮＤ配線にひきつけられた陽イオンは、ＧＮＤ配線また
はＧＮＤ配線に隣接したセルへ拡散していき、ＧＮＤ配
線またはセルの拡散層にチャージがたまり、その結果、
ＧＮＤ配線とセルとの間に電流が流れて誤動作をする。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置では、ＧＮＤ配線とセルとの間に電流
が流れて誤動作するという問題があった。
【０００５】そこで、本発明の目的は、上記問題を解決
するために、ＧＮＤ配線とセルとの間に電流が流れて誤
動作することがない半導体記憶装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、グランド配線がセルブ
ロックに隣接して配置されている半導体記憶装置におい
て、グランド配線に隣接してかつ対向して配置された第
１および第２の配線層と、第１および第２の配線層の下
方にそれぞれ設けられた第１および第２の拡散層とを備
えたことを特徴とする。
【０００７】また、第１および第２の配線層の電位と、
第１および第２の拡散層の電位とは、グランド配線より
高いのが好ましい。
【０００８】さらに、第１および第２の配線層と、第１
および第２の拡散層とは、同一の電位レベルであるのが
好ましい。
【０００９】またさらに、第１および第２の配線層と、
第１および第２の拡散層とは、異なる電位レベルである
のが好ましい。
【００１０】また、グランド配線を挟むセルブロックの
セル拡散層として配置された第３および第４の拡散層を
備えるのが好ましい。
【００１１】さらに、第１および第２の配線層と、第１
および第２の拡散層とは、グランド配線と第３および第
４の拡散層との間に配置されるのが好ましい。
【００１２】
【発明の実施の形態】次に、図面を参照して、本発明の
実施例について詳細に説明する。
【００１３】図１は、本発明の半導体記憶装置の実施例
のセルブロック端を示す平面図である。第１のグランド
（ＧＮＤ）配線１１，第１のＶｃｃ配線２１，第２のＶ
ｃｃ配線２２は、セルブロックに隣接している。
【００１４】また、図２は、図１のＡ−Ａ’における断
面図である。第１のＶｃｃ配線２１，第２のＶｃｃ配線
２２に対応して、第１および第２のＶｃｃ配線２１，２
２と同一または異なる正の電位の拡散層である第１の拡
散層３１，第２の拡散層３２が配置されている。また、
第１の拡散層３１，第２の拡散層３２に対応してセルブ
ロック端のセルの拡散層である第３の拡散層４１，第４
の拡散層４２が配置されている。第１および第２の拡散
層３１，３２は、第１および第２のＶｃｃ配線２１，２
２の下方にあり、第１および第２のＶｃｃ配線２１，２
２と第１および第２の拡散層３１，３２とは、第１のＧ
ＮＤ配線１１とセルブロック内拡散層である第３および
第４の拡散層４１，４２との間に配置する。このよう
に、ＧＮＤ配線とＶｃｃ配線と正の電位の拡散層とを配
置することにより、発生した陽イオンがＧＮＤ配線にひ
きつけらても、Ｖｃｃまたは正の電界によりセル部へ拡
散していくことがなく不良が発生しない。また、Ｖｃｃ
または正の電界により、ＧＮＤ配線へ陽イオンがひきつ
けられにくくなる。
【００１５】以上説明したように、本発明は、半導体記
憶装置において、チップ内に発生する陽イオンがセル部
に達しないような導電層のレイアウトに関し、セルブロ
ック間に素子分離酸化膜を挟んでセルブロック毎にＶｃ
ｃ以下の正電位を有する拡散層を配置し、拡散層上方に
はＶｃｃ配線２１，２２を走らせ、その間にＧＮＤ配線
１１を配置する。このレイアウトにより陽イオンの外部
からの侵入を防ぎ、ＧＮＤに引かれた陽イオンがあって
もそのイオンは拡散層によりセル部への侵入を防ぐこと
ができる。
【００１６】
【発明の効果】本発明では、ＧＮＤ配線とＶｃｃ配線と
正の電位の拡散層とを配置することにより、発生した陽
イオンがＧＮＤ配線にひきつけらても、Ｖｃｃまたは正
の電界によりセル部へ拡散していくことがなく不良が発
生しないという効果を奏する。
【００１７】また、Ｖｃｃまたは正の電界により、ＧＮ
Ｄ配線へ陽イオンがひきつけられにくくなるという効果
を奏する。
【図面の簡単な説明】
【図１】本発明の半導体装置のセルブロック端を示す平
面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】従来の半導体記憶装置のセルブロック端を示す
断面図である。
【符号の説明】
１１ ＧＮＤ配線 １２ ＧＮＤ配線（従来例） ２１ 第１のＶｃｃ配線 ２２ 第２のＶｃｃ配線 ２３ 第１のＶｃｃ配線（従来例） ２４ 第２のＶｃｃ配線（従来例） ３１ 第１の拡散層 ３２ 第２の拡散層 ４１ 第３の拡散層 ４２ 第４の拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/3205 H01L 21/768 H01L 21/82

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】グランド配線がセルブロックに隣接して配
    置されている半導体記憶装置において、 前記グランド配線に隣接してかつ対向して配置された第
    １および第２の配線層と、 前記第１および第２の配線層の下方にそれぞれ設けられ
    た第１および第２の拡散層と、 を備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】前記第１および第２の配線層の電位と、前
    記第１および第２の拡散層の電位とは、前記グランド配
    線より高いことを特徴とする、請求項１に記載の半導体
    記憶装置。
  3. 【請求項３】前記第１および第２の配線層と、前記第１
    および第２の拡散層とは、同一の電位レベルであること
    を特徴とする、請求項２に記載の半導体記憶装置。
  4. 【請求項４】前記第１および第２の配線層と、前記第１
    および第２の拡散層とは、異なる電位レベルであること
    を特徴とする、請求項２に記載の半導体記憶装置。
  5. 【請求項５】前記グランド配線を挟むセルブロックのセ
    ル拡散層として配置された第３および第４の拡散層を備
    えたことを特徴とする、請求項２〜４のいずれかに記載
    の半導体記憶装置。
  6. 【請求項６】前記第１および第２の配線層と、前記第１
    および第２の拡散層とは、前記グランド配線と前記第３
    および第４の拡散層との間に配置されたことを特徴とす
    る、請求項５に記載の半導体記憶装置。
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