JPS62245661A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62245661A JPS62245661A JP61088283A JP8828386A JPS62245661A JP S62245661 A JPS62245661 A JP S62245661A JP 61088283 A JP61088283 A JP 61088283A JP 8828386 A JP8828386 A JP 8828386A JP S62245661 A JPS62245661 A JP S62245661A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置係り、特に、２つの転送ＭＯＳ
トランジスタと２つの駆動ＭＯＳトランジスタを基本構
成素子とするメモリセルの多数個を同一半導体基板上に
形成してなる半導体記憶装置に関するもので、メモリセ
ルの面積縮小化を図ったものである。
トランジスタと２つの駆動ＭＯＳトランジスタを基本構
成素子とするメモリセルの多数個を同一半導体基板上に
形成してなる半導体記憶装置に関するもので、メモリセ
ルの面積縮小化を図ったものである。
従来より、ＭＯＳトランジスタ（以下ＭＯ８Ｔと略す）
で構成されるスタティック型のランダムアクセスメモリ
（以下ＳＲＡＭと略す）のメモリセルとして、特開昭５
７−１１７１８１で記載された２つのＭＯ８Ｔと２つの
駆動ＭＯ８Ｔおよび２つの高抵抗ポリシリコンより成る
ものが知られている。
で構成されるスタティック型のランダムアクセスメモリ
（以下ＳＲＡＭと略す）のメモリセルとして、特開昭５
７−１１７１８１で記載された２つのＭＯ８Ｔと２つの
駆動ＭＯ８Ｔおよび２つの高抵抗ポリシリコンより成る
ものが知られている。
第８図にＳＲＡＭメモリセルの回路を示す。図において
、１〜４はｎチャネルＭＯ８Ｔで、１．２が転送ＭＯ８
Ｔ、３．４が駆動ＭＯ８Ｔである。
、１〜４はｎチャネルＭＯ８Ｔで、１．２が転送ＭＯ８
Ｔ、３．４が駆動ＭＯ８Ｔである。
５．６は駆動ＭＯ８Ｔのソース端子で所定電位（例えば
接地電位）に固定されている。１０．１１はデータ線、
９はワード線、７．８は電流供給用の負荷抵抗で、節点
（ノード）８１．８２に蓄えられた情報を、電源電位ｖ
ｃｃから電流を供給することによって保持する。負荷抵
抗７．８は、一般に高抵抗のポリシリコン層で形成され
る。このメモリセルへの情報の書込み、あるいは読出し
は、ワード線９を低レベルから高レベル電位にすること
によってデータ線１０．１１を介して行なわれる。この
メモリセルが多数、同一半導体基板上に形成されてＳＲ
ＡＭを構成している。
接地電位）に固定されている。１０．１１はデータ線、
９はワード線、７．８は電流供給用の負荷抵抗で、節点
（ノード）８１．８２に蓄えられた情報を、電源電位ｖ
ｃｃから電流を供給することによって保持する。負荷抵
抗７．８は、一般に高抵抗のポリシリコン層で形成され
る。このメモリセルへの情報の書込み、あるいは読出し
は、ワード線９を低レベルから高レベル電位にすること
によってデータ線１０．１１を介して行なわれる。この
メモリセルが多数、同一半導体基板上に形成されてＳＲ
ＡＭを構成している。
第９図は従来のＳＲＡＭメモリセルのレイアウトを示す
図である。同図では高抵抗ポリシリコン層は書かれてい
ない。また、一つのメモリセルと、その周辺のセルの一
部が含まれている。１８Ａ、１９Ａが駆動ＭＯ８Ｔのゲ
ート電極、１２が転送ＭＯ８Ｔのゲート、１３〜１６が
データ線拡散層である。２６は駆動ＭＯ８Ｔのソースと
なる拡散層であるが、これはまた隣接したセルの駆動Ｍ
Ｏ８ＴＩＢＢ、１９Ｄ、１９Ｅ、１８Ｅ、１８Ｆ、１９
Ｇのソース拡散層ともなっている。ソース拡散層２６は
接地されており、各駆動ＭＯ８Ｔのソースに接地電位を
与えている。この場合、ゲート電極１８Ａ、＋９Ａと、
図示下方に隣接する駆動ＭＯ８Ｔのゲート電極１９Ｅ、
１８Ｅとの間に拡散層２６を形成するための領域を必要
とする。
図である。同図では高抵抗ポリシリコン層は書かれてい
ない。また、一つのメモリセルと、その周辺のセルの一
部が含まれている。１８Ａ、１９Ａが駆動ＭＯ８Ｔのゲ
ート電極、１２が転送ＭＯ８Ｔのゲート、１３〜１６が
データ線拡散層である。２６は駆動ＭＯ８Ｔのソースと
なる拡散層であるが、これはまた隣接したセルの駆動Ｍ
Ｏ８ＴＩＢＢ、１９Ｄ、１９Ｅ、１８Ｅ、１８Ｆ、１９
Ｇのソース拡散層ともなっている。ソース拡散層２６は
接地されており、各駆動ＭＯ８Ｔのソースに接地電位を
与えている。この場合、ゲート電極１８Ａ、＋９Ａと、
図示下方に隣接する駆動ＭＯ８Ｔのゲート電極１９Ｅ、
１８Ｅとの間に拡散層２６を形成するための領域を必要
とする。
なお、第９図において、２１〜２５はノード、２７〜３
１はそれぞれ接続部である。第９図の要部の断面図を第
１０図に示した。
１はそれぞれ接続部である。第９図の要部の断面図を第
１０図に示した。
上記従来技術は、拡散層を接地配線として使用しており
、そのための領域を必要とし、結果として、セル面積が
大きくなってしまうという問題があった。一方、転送Ｍ
Ｏ８Ｔが導通状態の際に、データ拡散層１３．１４．１
５．１６から転送ＭＯ８Ｔおよび駆動ＭＯ８Ｔを通して
ソース拡散層２６に電流が流れる。この際、拡散層２６
はシート抵抗が大きいことから、かなり大きな電圧降下
を伴なう。そのため、メモリセルの数個光りに１本の割
合でアルミニウム（Ａａ）配線により接地電位を取る必
要があり、このＡｆｌ配線のためにＳＲＡＭメモリチッ
プ全体の面積が大きくなってしまうという問題があった
。
、そのための領域を必要とし、結果として、セル面積が
大きくなってしまうという問題があった。一方、転送Ｍ
Ｏ８Ｔが導通状態の際に、データ拡散層１３．１４．１
５．１６から転送ＭＯ８Ｔおよび駆動ＭＯ８Ｔを通して
ソース拡散層２６に電流が流れる。この際、拡散層２６
はシート抵抗が大きいことから、かなり大きな電圧降下
を伴なう。そのため、メモリセルの数個光りに１本の割
合でアルミニウム（Ａａ）配線により接地電位を取る必
要があり、このＡｆｌ配線のためにＳＲＡＭメモリチッ
プ全体の面積が大きくなってしまうという問題があった
。
本発明の目的は、従来技術での上記した問題を解決し、
ＳＲＡＭセルおよびＳ ＲＡ Ｍメモリチップの面積を
縮小化し、これにより高密度集積化を可能とする半導体
記憶装置を提供することにある。
ＳＲＡＭセルおよびＳ ＲＡ Ｍメモリチップの面積を
縮小化し、これにより高密度集積化を可能とする半導体
記憶装置を提供することにある。
上記目的は、各駆動ＭＯ８Ｔのソースとなる拡散層を、
転送ＭＯ８Ｔおよび駆動ＭＯ８Ｔのゲートを形成する導
電層とは別個の導電層に接続し、この別個の導電層によ
り接地配線を形成する構造とすることにより、達成され
る。
転送ＭＯ８Ｔおよび駆動ＭＯ８Ｔのゲートを形成する導
電層とは別個の導電層に接続し、この別個の導電層によ
り接地配線を形成する構造とすることにより、達成され
る。
上記ソース拡散層と上記接地配線導電層との接続構造と
しては、（１）ソース拡散層と接地配線導電層とをコン
タクトホールを介して接続する、（２）ソース拡散層上
にその一部を覆い、かつソース拡散層と電気的に接触す
る第２の導電層を形成し、この第２の導電層と接地配線
導電層とをコンタクトホールを介して接続する、（３）
上記第２の導電層そのものを接地配線導電層として使用
する、などの構造が考えられる。
しては、（１）ソース拡散層と接地配線導電層とをコン
タクトホールを介して接続する、（２）ソース拡散層上
にその一部を覆い、かつソース拡散層と電気的に接触す
る第２の導電層を形成し、この第２の導電層と接地配線
導電層とをコンタクトホールを介して接続する、（３）
上記第２の導電層そのものを接地配線導電層として使用
する、などの構造が考えられる。
以下、本発明の実施例を図面により説明する。
第１の実施例のレイアウトを第１図に、その要部断面図
を第２図に示す、これは、ソース拡散層と接地配線導電
層とをコンタクトホールを介して接続した例で、第９図
従来例の場合と同じ部品には同じ符号を用いている。図
において、３１はゲート電極１８Ａ、１８Ｂ、１９０．
１９Ｅの共通ソース拡散層であり、３２はゲート電極１
９Ａ、１９Ｇ、１８Ｅ、１８Ｆの共通ソース拡散層であ
る。この共通ソース拡散層の部分を除いては第９図従来
例と同様なレイアウトとなっている。これらのソース拡
散層３１．３２はそれぞれコンタクトホール３３．３４
を介して新たに設けられたポリシリコン層３５と接線し
ており、このポリシリコン層３５により接地配線を行う
。本実施例では、ソース拡散層３１．３２にコンタクト
ホール３３．３４を取るためにゲート電極１８Ａ、１８
Ｂ、１９Ｄ、１９Ｅ、１９Ａ、１９Ｇ、１８Ｅ、１８Ｆ
は途中で折り曲げた構造をしている。本実施例によれば
、第９図従来構造で示したような拡散層２６をゲート電
極１８Ａ、１８Ｂとゲート電極１９Ｅ、１９Ｄとの間に
設ける必要がないため、ゲート電極１８Ａ、１８Ｂとゲ
ート電極１９Ｅ、１９Ｄとの間隔を加工寸法限界までせ
まくすることができる。また、ポリシリコン層３５に用
いたシリコン系の導電層と、同じ層を用いてメモリセル
内の他の配線、例えばメインワード線としての配線６２
として使用することもできる利点がある。本実施例によ
れば、メモリセル面積を１０％以上縮小できる効果があ
る。
を第２図に示す、これは、ソース拡散層と接地配線導電
層とをコンタクトホールを介して接続した例で、第９図
従来例の場合と同じ部品には同じ符号を用いている。図
において、３１はゲート電極１８Ａ、１８Ｂ、１９０．
１９Ｅの共通ソース拡散層であり、３２はゲート電極１
９Ａ、１９Ｇ、１８Ｅ、１８Ｆの共通ソース拡散層であ
る。この共通ソース拡散層の部分を除いては第９図従来
例と同様なレイアウトとなっている。これらのソース拡
散層３１．３２はそれぞれコンタクトホール３３．３４
を介して新たに設けられたポリシリコン層３５と接線し
ており、このポリシリコン層３５により接地配線を行う
。本実施例では、ソース拡散層３１．３２にコンタクト
ホール３３．３４を取るためにゲート電極１８Ａ、１８
Ｂ、１９Ｄ、１９Ｅ、１９Ａ、１９Ｇ、１８Ｅ、１８Ｆ
は途中で折り曲げた構造をしている。本実施例によれば
、第９図従来構造で示したような拡散層２６をゲート電
極１８Ａ、１８Ｂとゲート電極１９Ｅ、１９Ｄとの間に
設ける必要がないため、ゲート電極１８Ａ、１８Ｂとゲ
ート電極１９Ｅ、１９Ｄとの間隔を加工寸法限界までせ
まくすることができる。また、ポリシリコン層３５に用
いたシリコン系の導電層と、同じ層を用いてメモリセル
内の他の配線、例えばメインワード線としての配線６２
として使用することもできる利点がある。本実施例によ
れば、メモリセル面積を１０％以上縮小できる効果があ
る。
第２の実施例のレイアウトを第３図に、その要部断面図
を第４図に示す。これは、駆動ＭＯ８Ｔのソース拡散層
と接地配線導電層との接続を、ソース拡散層上にその一
部を覆うように、かつ電気的に接触して形成される第２
の導電層と接地配線導電層とをコンタクトホール髪介し
て接続することにより、行う例である。図において、３
６はゲート電極１８Ａ、１８Ｂ、＋９Ｄ、１９Ｅの共通
ソース拡散層であり、３７はゲート電極１９Ａ、１９Ｇ
、１８Ｅ、１８Ｆの共通ソース拡散層である。３８．３
９はそれぞれの拡散層３６．３７の上に新たに設けられ
たポリシリコン層である。本実施例では、ポリシリコン
層３８．３９をコンタクトホール４０，４］を介してポ
リシリコン層４２に接続し、このポリシリコン層４２に
より接地配線を行う。本実施例においても、第９図従来
例で示した拡散層２６を使用する必要がないため、ゲー
ト電極１８Ａ、１８Ｂとゲート電極１９Ｅ、１９Ｄとの
間隔をせまくすることができる。さらに、第１図実施例
の場合と異なり、ゲート電極を折り曲げるレイアウトと
しなくても良く、ＭＯ８Ｔの特性上好ましいレイアウト
となる利点がある。
を第４図に示す。これは、駆動ＭＯ８Ｔのソース拡散層
と接地配線導電層との接続を、ソース拡散層上にその一
部を覆うように、かつ電気的に接触して形成される第２
の導電層と接地配線導電層とをコンタクトホール髪介し
て接続することにより、行う例である。図において、３
６はゲート電極１８Ａ、１８Ｂ、＋９Ｄ、１９Ｅの共通
ソース拡散層であり、３７はゲート電極１９Ａ、１９Ｇ
、１８Ｅ、１８Ｆの共通ソース拡散層である。３８．３
９はそれぞれの拡散層３６．３７の上に新たに設けられ
たポリシリコン層である。本実施例では、ポリシリコン
層３８．３９をコンタクトホール４０，４］を介してポ
リシリコン層４２に接続し、このポリシリコン層４２に
より接地配線を行う。本実施例においても、第９図従来
例で示した拡散層２６を使用する必要がないため、ゲー
ト電極１８Ａ、１８Ｂとゲート電極１９Ｅ、１９Ｄとの
間隔をせまくすることができる。さらに、第１図実施例
の場合と異なり、ゲート電極を折り曲げるレイアウトと
しなくても良く、ＭＯ８Ｔの特性上好ましいレイアウト
となる利点がある。
また、接地配線用のポリシリコン層４２と同じ層を用い
て、メモリセル内の他の配線例えばメインワード線の配
線６３として使用することもできる利点がある。
て、メモリセル内の他の配線例えばメインワード線の配
線６３として使用することもできる利点がある。
第４同断面図において、ゲート電極１８Ａ、ＩＩＩＢは
それぞれ絶縁層４６．４９に覆われている。また、拡散
層３６にはポリシリコン層３８が設けられている。
それぞれ絶縁層４６．４９に覆われている。また、拡散
層３６にはポリシリコン層３８が設けられている。
絶縁膜４４には４０の部分にコンタクトホールがあり、
このコンタクトホール４０を介してポリシリコン層４２
がポリシリコン層３８と接続し、ポリシリコン層４２に
より接地配線を行うものである。本実施例によれば、コ
ンタクトホール４０を設けたことにより、ゲート電極１
８Ａ、１８Ｂ相互間にコンタクトホールのための余裕を
取る必要がなく、ゲート電極１８Ａ、１８Ｂ間の間隔を
せばめることができる。したがって第３図に示すように
ゲート電極同志が接近したレイアウトを取ることができ
るため、メモリセルの面積の縮小化に対して効果がある
。この第２の実施例によれば、第１図、第２図で示した
第１の実施例による１０％と合わせて全体で約２０％の
面積縮小化が可能である。
このコンタクトホール４０を介してポリシリコン層４２
がポリシリコン層３８と接続し、ポリシリコン層４２に
より接地配線を行うものである。本実施例によれば、コ
ンタクトホール４０を設けたことにより、ゲート電極１
８Ａ、１８Ｂ相互間にコンタクトホールのための余裕を
取る必要がなく、ゲート電極１８Ａ、１８Ｂ間の間隔を
せばめることができる。したがって第３図に示すように
ゲート電極同志が接近したレイアウトを取ることができ
るため、メモリセルの面積の縮小化に対して効果がある
。この第２の実施例によれば、第１図、第２図で示した
第１の実施例による１０％と合わせて全体で約２０％の
面積縮小化が可能である。
第３の実施例のレイアウトを第５図に、その要部断面図
を第６図に示す。これは、共通ソース拡散層−ヒにその
一部を覆うように、かつ電気的に接触して形成される導
電層そのものを接地配線導電層として使用する例である
。図において、５８はゲート電極１８Ｂ、１８Ａの、５
９はゲート電極１９Ａ、１９Ｇの、６０はゲート電極１
９Ｄ、１９Ｅの、６１はゲート電極１８Ｅ、１８Ｆのそ
れぞれ共通ソース拡散層である。本実施例では、共通ソ
ース拡散層５８．５９、６０．６１上に、少なくともそ
の一部を覆うように、かつ、電気的に接触するポリシリ
コン層５７を積層し、このポリシリコン層５７を接地配
線として使用するものである。本実施例の利点は、第１
図、第２図に示した第１の実施例、および第３図、第４
図に示した第２の実施例と異なり、コンタクトホールを
使わず、またポリシリコン層も一層でよいことから、よ
り簡単なプロセスで実施例構造を製作できるところにあ
る。
を第６図に示す。これは、共通ソース拡散層−ヒにその
一部を覆うように、かつ電気的に接触して形成される導
電層そのものを接地配線導電層として使用する例である
。図において、５８はゲート電極１８Ｂ、１８Ａの、５
９はゲート電極１９Ａ、１９Ｇの、６０はゲート電極１
９Ｄ、１９Ｅの、６１はゲート電極１８Ｅ、１８Ｆのそ
れぞれ共通ソース拡散層である。本実施例では、共通ソ
ース拡散層５８．５９、６０．６１上に、少なくともそ
の一部を覆うように、かつ、電気的に接触するポリシリ
コン層５７を積層し、このポリシリコン層５７を接地配
線として使用するものである。本実施例の利点は、第１
図、第２図に示した第１の実施例、および第３図、第４
図に示した第２の実施例と異なり、コンタクトホールを
使わず、またポリシリコン層も一層でよいことから、よ
り簡単なプロセスで実施例構造を製作できるところにあ
る。
また、前記２つの実施例と同様、接地配線用のポリシリ
コン層５７と同じ層を用いて、メモリセル内の他の配線
例えばメインワード線の配線６４を行うこともできる。
コン層５７と同じ層を用いて、メモリセル内の他の配線
例えばメインワード線の配線６４を行うこともできる。
これまで述べてきた第１−１第２、第３の実施例では、
接地電位を与える配線層としてポリシリコン層３５．４
２．５７を使用すると説明したが、これは、ポリシリコ
ンとシリサイドの積層構造あるいはシリサイド層あるい
はタングステンなどの純金属層など、ポリシリコンより
シート抵抗の小さい層を使用できることはいうまでもな
い。しかも、従来構造では、メモリセルのデータ線から
流れ込んでくる電流による電圧降下を小さくするために
、一定間隔ごとに拡散層２６（第９図）を耐層により接
地電位に接続していたが、上記のように低シート抵抗材
料を接地配線層に使うことにより従来構造でのＡａ層を
減らすことができ、メモリチップ全体として見た場合の
面積を縮小できる効果がある。
接地電位を与える配線層としてポリシリコン層３５．４
２．５７を使用すると説明したが、これは、ポリシリコ
ンとシリサイドの積層構造あるいはシリサイド層あるい
はタングステンなどの純金属層など、ポリシリコンより
シート抵抗の小さい層を使用できることはいうまでもな
い。しかも、従来構造では、メモリセルのデータ線から
流れ込んでくる電流による電圧降下を小さくするために
、一定間隔ごとに拡散層２６（第９図）を耐層により接
地電位に接続していたが、上記のように低シート抵抗材
料を接地配線層に使うことにより従来構造でのＡａ層を
減らすことができ、メモリチップ全体として見た場合の
面積を縮小できる効果がある。
次に、本発明による記憶装置の製造工程を、第２の実施
例（第３図、第４図）セルの場合を例に採って、第７図
（ａ）、（ｂ）、（Ｑ）、（ｄ）、（、）、（ｆ）によ
り工程順に説明する。第７図（ａ）において、１００は
半導体基板であり、その上に５ｊＯ２膜１０１を熱酸化
により形成し、その後、シリコン系導電層１０２、絶縁
膜１０３を順に形成する。
例（第３図、第４図）セルの場合を例に採って、第７図
（ａ）、（ｂ）、（Ｑ）、（ｄ）、（、）、（ｆ）によ
り工程順に説明する。第７図（ａ）において、１００は
半導体基板であり、その上に５ｊＯ２膜１０１を熱酸化
により形成し、その後、シリコン系導電層１０２、絶縁
膜１０３を順に形成する。
次に第７図（ｂ）において、１０１ａ、１０２ ａ、１
０３ａ ； １０１ｂ 、１０２ｂ、１０３ｂ；・・・
・・・等の構造を選択エツチングし、これをマスクとし
てイオン注入を行い、拡散層１０４ａ、１０４ｂ、１０
４ｃを形成する。
０３ａ ； １０１ｂ 、１０２ｂ、１０３ｂ；・・・
・・・等の構造を選択エツチングし、これをマスクとし
てイオン注入を行い、拡散層１０４ａ、１０４ｂ、１０
４ｃを形成する。
次の第７図（ｃ）において、１０５ａ、１０５ｂ、１０
６ａ、１０６ｂなる絶縁物を形成し、これをマスクとし
てイオン注入を行って拡散層１０７．１０８．１０９を
形成する。次に第７図（ｄ）において、多結晶シリコン
を堆積し選択的にエツチングすることにより導電層１１
０を形成する。次に第７図（ｅ）に示すように絶縁膜１
１１ａ、１１１ｂを設はコンタクトホールを開ける。最
後に第７図（ｆ）に示すように、Ａｌ系の導電層１１２
を作ることにより第２の実施例セルの構造が得られる。
６ａ、１０６ｂなる絶縁物を形成し、これをマスクとし
てイオン注入を行って拡散層１０７．１０８．１０９を
形成する。次に第７図（ｄ）において、多結晶シリコン
を堆積し選択的にエツチングすることにより導電層１１
０を形成する。次に第７図（ｅ）に示すように絶縁膜１
１１ａ、１１１ｂを設はコンタクトホールを開ける。最
後に第７図（ｆ）に示すように、Ａｌ系の導電層１１２
を作ることにより第２の実施例セルの構造が得られる。
この第２の実施例セルによれば、前述したように、コン
タクトホールを設ける構造であることから、ゲート電極
１０２ ａ、１０２ｂの距離を大きくする必要がない。
タクトホールを設ける構造であることから、ゲート電極
１０２ ａ、１０２ｂの距離を大きくする必要がない。
本発明によれば、接地配線として拡散層を使う必要がな
いので、メモリセルの面積を約１０％縮小することがで
き、また、従来構造では一定間隔ごとに設けなければな
らなかった八塁による接地配線の数を減らすことが可能
となったことにより、メモリチップの面積をさらに５％
縮小することができる。さらに、接地配線としてシート
抵抗の小さいシリサイド層を使用すれば、データ線から
転送ＭＯＳトランジスタおよび駆動ＭＯＳトランジスタ
を通して拡散層に流れる電流による電圧降下の影響を、
従来の拡散層を使用した場合の１／１ｏ程度にすること
ができる。
いので、メモリセルの面積を約１０％縮小することがで
き、また、従来構造では一定間隔ごとに設けなければな
らなかった八塁による接地配線の数を減らすことが可能
となったことにより、メモリチップの面積をさらに５％
縮小することができる。さらに、接地配線としてシート
抵抗の小さいシリサイド層を使用すれば、データ線から
転送ＭＯＳトランジスタおよび駆動ＭＯＳトランジスタ
を通して拡散層に流れる電流による電圧降下の影響を、
従来の拡散層を使用した場合の１／１ｏ程度にすること
ができる。
第１図は本発明の第１の実施例のレイアウト図、第２図
はその要部の断面図、第３図は本発明の第２の実施例の
レイアウト図、第４図はその要部の断面図、第５図は本
発明の第３の実施例のレイアウト図、第６図はその要部
の断面図、第７図は本発明の上記第２の実施例について
その製造工程を（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ
）、（ｆ）の順に説明する図、第８図は従来の一般のＳ
ＲＡＭの回路図、第９図は従来のＳＲＡＭメモリセルの
レイアウト図、第１０図はその要部の断面図である。 〈符号の説明〉 １．２・・・転送ＭＯ８Ｔ ３．４・・・駆動ＭＯ８
Ｔ１０．１１．１１３．１１４・・・データ線１８Ａ、
１８Ｂ、１８Ｅ、１８Ｆ、１９Ａ、１９Ｄ、１９Ｅ。 １９Ｇ・・・ゲート電極 １３．１４．１５．１６．２６．３１．３２．３６．３
７．５８．５９．６０．６１・・・拡散層
はその要部の断面図、第３図は本発明の第２の実施例の
レイアウト図、第４図はその要部の断面図、第５図は本
発明の第３の実施例のレイアウト図、第６図はその要部
の断面図、第７図は本発明の上記第２の実施例について
その製造工程を（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ
）、（ｆ）の順に説明する図、第８図は従来の一般のＳ
ＲＡＭの回路図、第９図は従来のＳＲＡＭメモリセルの
レイアウト図、第１０図はその要部の断面図である。 〈符号の説明〉 １．２・・・転送ＭＯ８Ｔ ３．４・・・駆動ＭＯ８
Ｔ１０．１１．１１３．１１４・・・データ線１８Ａ、
１８Ｂ、１８Ｅ、１８Ｆ、１９Ａ、１９Ｄ、１９Ｅ。 １９Ｇ・・・ゲート電極 １３．１４．１５．１６．２６．３１．３２．３６．３
７．５８．５９．６０．６１・・・拡散層
Claims (1)
- 【特許請求の範囲】 １、２つの転送ＭＯＳトランジスタと２つの駆動ＭＯＳ
トランジスタを基本構成素子とするメモリセルの多数個
を同一半導体基板上に形成してなる半導体記憶装置にお
いて、２つの駆動ＭＯＳトランジスタのソースとなる拡
散層が、上記転送ＭＯＳトランジスタおよび駆動ＭＯＳ
トランジスタのゲートを形成するシリコン系導電層とは
別個のシリコン系導電層に接続され、この別個の導電層
により接地配線が形成されていることを特徴とする半導
体記憶装置。 ２、前記２つの駆動ＭＯＳトランジスタのソースとなる
拡散層と前記接地配線を形成する導電層とがコンタクト
ホールを介して接続されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 ３、前記２つの駆動ＭＯＳトランジスタのソースとなる
拡散層と前記接地配線を形成する導電層との接続が、上
記ソース拡散層と電気的に接触し、かつ少なくともその
一部を覆うように形成される第２の導電層と上記接地配
線導電層とをコンタクトホールを介して接続することに
より、行なわれていることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 ４、前記接地配線を形成する導電層が、前記２つの駆動
ＭＯＳトランジスタのソースとなる拡散層と電気的に接
触し、かつ少なくともその一部を覆うように形成される
導電層であることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 ５、前記接地配線を形成する導電層は、前記メモリセル
のワード線を駆動する配線に使用する導電材と同一の導
電材が使用されることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088283A JP2523488B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体記憶装置 |
| KR1019870003628A KR950009896B1 (ko) | 1986-04-18 | 1987-04-16 | 반도체 기억 장치 |
| US07/039,291 US4797717A (en) | 1986-04-18 | 1987-04-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088283A JP2523488B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245661A true JPS62245661A (ja) | 1987-10-26 |
| JP2523488B2 JP2523488B2 (ja) | 1996-08-07 |
Family
ID=13938574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088283A Expired - Lifetime JP2523488B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4797717A (ja) |
| JP (1) | JP2523488B2 (ja) |
| KR (1) | KR950009896B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596212A (en) * | 1992-09-04 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a manufacturing method of the same |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| JPS63293966A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| US4997783A (en) * | 1987-07-02 | 1991-03-05 | Integrated Device Technology, Inc. | Static ram cell with trench pull-down transistors and buried-layer ground plate |
| US4876215A (en) * | 1987-07-02 | 1989-10-24 | Integrated Device Technology, Inc. | Method of making a static ram cell with trench pull-down transistors and buried-layer ground plate |
| US4987090A (en) * | 1987-07-02 | 1991-01-22 | Integrated Device Technology, Inc. | Static ram cell with trench pull-down transistors and buried-layer ground plate |
| JPH0714013B2 (ja) * | 1989-02-02 | 1995-02-15 | 株式会社東芝 | 半導体装置 |
| US5410173A (en) * | 1991-01-28 | 1995-04-25 | Kikushima; Ken'ichi | Semiconductor integrated circuit device |
| EP0550177B1 (en) * | 1991-12-30 | 2002-04-10 | AT&T Corp. | Static RAM memory integrated circuit with balanced resistance |
| US5330930A (en) * | 1992-12-31 | 1994-07-19 | Chartered Semiconductor Manufacturing Pte Ltd. | Formation of vertical polysilicon resistor having a nitride sidewall for small static RAM cell |
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| US5366918A (en) * | 1994-02-07 | 1994-11-22 | United Microelectronics Corporation | Method for fabricating a split polysilicon SRAM cell |
| US5559052A (en) * | 1994-12-29 | 1996-09-24 | Lucent Technologies Inc. | Integrated circuit fabrication with interlevel dielectric |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209716A (en) * | 1977-05-31 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in second-level polycrystalline silicon layer |
| DE2947311C2 (de) * | 1978-11-24 | 1982-04-01 | Hitachi, Ltd., Tokyo | Integrierte Halbleiterschaltung |
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| JPS6046545B2 (ja) * | 1980-05-16 | 1985-10-16 | 日本電気株式会社 | 相補型ｍｏｓ記憶回路装置 |
| EP0087979B1 (en) * | 1982-03-03 | 1989-09-06 | Fujitsu Limited | A semiconductor memory device |
| JPS5916370A (ja) * | 1982-07-19 | 1984-01-27 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-04-18 JP JP61088283A patent/JP2523488B2/ja not_active Expired - Lifetime
-
1987
- 1987-04-16 KR KR1019870003628A patent/KR950009896B1/ko not_active IP Right Cessation
- 1987-04-17 US US07/039,291 patent/US4797717A/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2523488B2 (ja) | 1996-08-07 |
| KR870010545A (ko) | 1987-11-30 |
| KR950009896B1 (ko) | 1995-09-01 |
| US4797717A (en) | 1989-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |