JPS6046545B2 - 相補型ｍｏｓ記憶回路装置 - Google Patents

相補型ｍｏｓ記憶回路装置

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JPS6046545B2
JPS6046545B2 JP55064752A JP6475280A JPS6046545B2 JP S6046545 B2 JPS6046545 B2 JP S6046545B2 JP 55064752 A JP55064752 A JP 55064752A JP 6475280 A JP6475280 A JP 6475280A JP S6046545 B2 JPS6046545 B2 JP S6046545B2
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Description

【発明の詳細な説明】 本発明は相補型ＭＯＳ記憶回路装置に係り、特にその
ウェル領域又は基体の電位の採り方に関するものである
。
一般に、相補型ＭＯＳ記憶回路装置は、ＰＮＮ両チャ
ンネルのトランジスタを同一チップ上に配置するため、
基体とは逆導電型のウェル領域を形成する必要があり、
更に上記基体及びウェル領域は、電源電位（Ｖｃｃ電位
及びＶｓｓ電位）にオーミックなコンタクトをとらなけ
ればならない。
しかし、既に知られているように外来雑音電圧等がトリ
ガ−源となつて上記基体又はウェル領域に電流が流れ、
この電流により生じる電圧降下量が相補型ＭＯＳ構造て
起こる寄生サイリスタ効果、いわゆるラッチアップ現象
の発生の程度を左右する大きな要因となつている。この
ような理由から、ウェル領域及び基体の一部不純物濃度
を高めて、低抵抗層にしたり、ウェル領域及び基体への
電源電 位の採り方をレイアウト上、可能な限り広い領
域にわたつて層抵抗の小さいアルミニウム等で接続し、
上記ラッチアップ現象の発生を起きにくくしている、し
かし、近年、半導体記憶回路装置の大容量、高密度化に
伴い、マスクのファインパターン化や二層ポリシリ構造
等による対処が必要となつてきており、相補型ＭＯＳ記
憶回路装置においても同様で、特に、記憶素子群のレイ
アウト次第では、チップサイズに大きな変化を生じる。
即’ち、回路を形成するパターンは、ファインパターン
化が成されるが、ウェル領域又は、基体への電源線との
コンタクト面積は、上記ラッチアップ現象との兼ね合い
により考慮しなければならないので単に減小することが
出来ない。又、二層ポリシリ構造、例えばＮ型不純物を
含んだ第二層目のポリシリコンをＶｓｓ電源配線として
使用しているときは、Ｐ型ウェル又はＰ型基体への直接
の接続が不可能であるため、Ｎ型ポリシリコンとアルミ
ニウム等の金属に、一端接続し、その後、金属と、Ｐ型
ウェル又はＰ型基体へと接続しなければならない。この
ことは、高密度化を目的に行つた二層ポリシリ構造が、
上述したように電源線のウェル領域又は基体への間接接
続することによつて特定のパターン例えば記憶素子群内
等では、予想された高密度化が成されなくなつてしまう
ことになる。 本発明の目的は二層ポリシリ構造におけ
る第二層目ポリシリを記憶素子群内に限定し、電源配線
として使用した場合において、上述したラッチアップ現
象を起こさず、しかも高密度化が可能である相補型ＭＯ
Ｓ記憶回路装置を提供することである。
本発明によれば、記憶素子群内では比較的ラッチアップ
現象が起こりにくいことに着目して、電源配線として使
用しているポリシリコンとそのポリシリコン中に含む不
純物とは逆導電型の不純物を含むウェル領域又は基体と
を接合状態で接続した相補型ＭＯＳ記憶回路装置が得ら
れる。
以下本発明について、Ｎ型不純物をドープしたポリシリ
コンをＶｓｓ電源配線とし、基体はＮ型、従つてウェル
領域はＰ型とした場合を例にとつて従来の方法と比較し
ながら図面を用いて説明する。
第１図は、従来から用いられてきた隣り合う二個の記憶
素子Ａ，Ｂのレイアウトを示す。
ここで１０１，１０２は記憶素子Ａの、又１０３，１０
４は記憶素子Ｂ（：Ｉ）Ｎチャンネルトランジスタで構
成されるトランスファゲートトランジスタである。Ｐ及
びＮチャンネルトランジスタで構成されるフリップフロ
ップ回路のレイアウトは各々１０５，１０６て代表させ
る。１０７，１０８は各々、記憶素子Ａ，Ｂのポリシリ
によるアドレスライン更に、１０９，１１０はアルミニ
ウムによ−るディジットラインを示す。
次に１１１はＶｓｓ電源でアルミニウム配線で出来てい
る。１１２はＰ型ウェルの電位をＶｓｓ電源につなぐた
めのＰ型高不純物の拡散層であり、この上に開孔してＶ
ｓｓ配線であるアルミニウム１１１とオーミツクコンタ
．クトをとつている。
このような従来の方法では、Ｖｓｓ電源のアルミ配線１
１１とディジット線１０９，１１０とのアルミ配線リミ
ットから記憶素子のパターンサイズが小さくできなかつ
た。この為、解決法として、二層目ポリシリをＶｓｓ電
源配！線として使用した二層ポリシリ構造を採用する方
法（図面省略）があるが、従来Ｐ型ウェル表面のＰ型拡
散層に対する接続はラッチアップ現象の抑制という機能
上アルミニウム等の金属又はＰ型不純物を含んだポリシ
リコンでしか接続できないと（考えられていた。そこで
本発明では、従来の考え方を一掃し、記憶素子群内では
ラッチアップ現象が比較的起きにくいことに着目して上
記Ｐ型拡散層に対してＶｓｓ電源配線とするポリシリコ
ンを接合状態で接続することにより、ラッチアップ現象
に強くしかもアルミニウムでの配線リミットがなくなり
、記憶素子の占有する面積を小さくでき、よつて高密度
化を可能にしたものである。第２図ａは本発明の実施例
、又第２図ｂは第２図ａ（７）ａ−ａ″での断面図を示
す。これらの図において、Ｖｓｓ電源配線用ポリシリコ
ン２１１は、Ｐ型拡散層２１２と接続するため、記憶素
子群内の始点から終点迄連続して配線することができ、
又、Ｐ型）拡散層とのオーミックコンタクト用アルミ配
線が不要な為、アルミニウムによる配線リミットがなく
なり、１個の記憶素子の占有するパターン面積が小さく
て済むことになる。この場合、Ｐ型ウェルとＶｓｓ電源
又はＮチャンネルトランジスタのソーース領域との間に
はＰ型ウェル側からみて、等価的に順方向にダトオード
２１３が挿入したことになる。しかし、このダトオード
は比較的ラッチアップ現象の発生しにくい記憶素子群内
のみで使用し、又、このダイオードは割合リーキーな電
流特性を持つており、しかも、このようなダトオードが
記憶素子群内において、多数個並列に接続されている為
に実使用状態ではほとんど問題とはならない。以上述べ
たように本発明の方法によれば相補型ＭＯＳ記憶回路装
置、特にその記憶素子群内に使用することによつて高密
度集積化が実現できる。
尚、本実施例ではＶｓｓ電源配線にＮ型不純物をドープ
化たポリシリコン及びＮ型基体、Ｐ型ウェルを使用した
場合について説明したが、逆に、Ｖｓｓ電源配線として
Ｐ型不純物をドープしたポリシリコン及びＰ型基体、Ｎ
型ウェルを使用した場合についても同様に、Ｐ型ポリシ
リコンをＮ型ウェル中の一部のＮ型拡散層に接続するこ
とによつて行うことができる。
【図面の簡単な説明】
第１図は、Ｖｓｓ電源配線にアルミニウムを使用した、
従来から用いられている隣り合つた二個の記憶素子Ａ，
Ｂのレイアウトを示す平面図である。 第２図ａは、本発明による実施例を示す平面図で、第２
図ｂは第２図ａ（７）ａ−ａ″での断面図を示す。第１
図において、１０１〜１０４・・・Ｎチャンネルトラン
ジスタ、１０５〜１０６・・・Ｐ及びＮチャンネルトラ
ンジスタによるフリップフロップ部分、１０７〜１０８
・・・アドレスライン、１０９〜１１０・・・ディジッ
トライン、１１１・・・アルミニウム配線、１１２・・
・Ｐ型拡散層、第２図ａ第２図ｂにおいて、２１１・・
・Ｎ型不純物をドープしたポリシリコン、２１２・・・
Ｐ型拡散層、２１３・・・Ｐ＋拡散層とＮ型ポリシリコ
ン間にできるダイオード。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型不純物をドープしたポリシリコンと、逆導
    電型ウェル又は逆導電型基体とを記憶素子群内において
    接続したことを特徴とする相補型ＭＯＳ記憶回路装置。 ２ 前記ウェル又は前記基体には前記ポリシリコンとの
    接続部において該ウェル又は該基体と同一導電型の高不
    純物層を設けたことを特徴とする特許請求の範囲第１項
    記載の相補型ＭＯＳ記憶回路装置。
JP55064752A 1980-05-16 1980-05-16 相補型ｍｏｓ記憶回路装置 Expired JPS6046545B2 (ja)

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