JPS58130557A - Ｃｍｏｓ装置 - Google Patents
Ｃｍｏｓ装置Info
- Publication number
- JPS58130557A JPS58130557A JP58001835A JP183583A JPS58130557A JP S58130557 A JPS58130557 A JP S58130557A JP 58001835 A JP58001835 A JP 58001835A JP 183583 A JP183583 A JP 183583A JP S58130557 A JPS58130557 A JP S58130557A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- voltage drop
- terminal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 3
- 210000001747 pupil Anatomy 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 31
- 108091006146 Channels Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 241000206607 Porphyra umbilicalis Species 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002496 gastric effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関するものであって、更に詳細に
は、ラッチアップを起こすことのない０ＭＯ８装置に関
するものである。
は、ラッチアップを起こすことのない０ＭＯ８装置に関
するものである。
従来の典型的な相補型金属酸化物シリコン（０ＭＯ８）
＠置を第１ａ図に示しである。ＣＭＯ８顎置１０はＮ型
１１１ａ内に形成されている。
＠置を第１ａ図に示しである。ＣＭＯ８顎置１０はＮ型
１１１ａ内に形成されている。
Ｐ型ソース１３ａと、Ｐ型ドレイン１７ａとゲート電極
１６ａとでＰチャンネルＩｉ＠が形成されている。ゲー
ト１６ａへ十分な負電圧を印加する事によってＮ型基板
１１ａ内に於いてソース１３ａとドレイン１７ａとの閤
にＰ型チャンネルが形成される。Ｐウェル１８ａ内に形
成されたＮ型ソース１９ａとＮ型ドレイン２１Ｍと、ゲ
ート電極２ＯａとでＮチャンネルトランジスタが構成さ
れている。ゲート電極２０ａへ十分な正電圧を印加させ
ることによりてＰウェル１８ａ内に於いてソース１９ａ
とドレイン２１ａとの園にＮチャンネルが形成される。
１６ａとでＰチャンネルＩｉ＠が形成されている。ゲー
ト１６ａへ十分な負電圧を印加する事によってＮ型基板
１１ａ内に於いてソース１３ａとドレイン１７ａとの閤
にＰ型チャンネルが形成される。Ｐウェル１８ａ内に形
成されたＮ型ソース１９ａとＮ型ドレイン２１Ｍと、ゲ
ート電極２ＯａとでＮチャンネルトランジスタが構成さ
れている。ゲート電極２０ａへ十分な正電圧を印加させ
ることによりてＰウェル１８ａ内に於いてソース１９ａ
とドレイン２１ａとの園にＮチャンネルが形成される。
ＣＭＯ８Ｉ置１０は、Ｎ型基板コンタクト１２ａを有し
ており、コンタクト１２ａは基板１１ａに対する電気的
接続を与えている。
ており、コンタクト１２ａは基板１１ａに対する電気的
接続を与えている。
又、ＣＭＯ８ｌｉ置１０はＰ型コンタクト２２ａを有し
ており、コンタクト２２ａはＰウェル１８ａに対する電
気的接続を与えている。基板抵抗は抵抗１５ａとして示
してあり、又、Ｐウェル抵抗は抵抗２３ａとして示しで
ある。
ており、コンタクト２２ａはＰウェル１８ａに対する電
気的接続を与えている。基板抵抗は抵抗１５ａとして示
してあり、又、Ｐウェル抵抗は抵抗２３ａとして示しで
ある。
ＣＭＯ８＠置１０を形成する上述したＮチャンネルトラ
ンジスタ及びＰチャンネルトランジスタの他に、ＣＭＯ
８Ｉ置１０〈第１０図）の基板１１ａ内に合致でない“
寄生″ＰＮＰトランジスタ及びＮＰＮｔ−ランジスタが
形成されている。ＣＭＯ８＠置１０の寄生ＰＮＰトラン
ジスタ及びＮＰＮトランジスタをＩｌｂ図に示しである
。Ｐ型ソース１３ａと、Ｎ型基板１１ａと、Ｐウェル１
８ａとで寄生ＰＮＰトランジスタ２９ａを形成している
。一方、Ｎ型基板１１ａと、Ｐウェル１８ａと、Ｎ型ド
レイン２１ａとで寄生ＮＰＮトランジスタ３０ａを形成
している。ＰＮＰトランジスタ２９ａのベースとＮＰＮ
トランジスタ３０ａのコレクタの両方が基板１１ａを有
しているので、第１ｂ図の回路図は、ＰＮＰトランジス
タ２９ａのベースとＮＰＮトランジスタ３０ａの藺が電
気的に接続されている状態を示している。同様に、ＰＮ
Ｐトランジスタ２９ａのコレクタとＮＰＮトランジスタ
３０ａのベースとの間に電気的相互接続状態が存在する
ことを示しており、これはこれら両１１１が共通にＰウ
ェル１８ａを有するからである。基板抵抗１５ａ （抵
抗値Ｒ１を有する）をＰＮＰトランジスタ２９ａのエミ
ッタ（Ｐ型ソース１３ａによりて形成されている）とＰ
ＮＰ）−ランジスタ２９ａのベース（基板１１ａによっ
て形成されている）との藺に接続して示されている。何
故ならば、Ｐ型ソース１３ａは基板コンタクト１２ａを
介して基板抵抗１５ａに接続されているからである。同
様に、ＮＰＮトランジスタ３０ａのエミッタがノード２
４ａに接続して示されており、且つＰウェル抵抗２３ａ
（抵抗値Ｒ２を有している）がノード２４ａとＮＰＮ
トランジスタ３０ａのベース（Ｐウェル１８ａに対応）
の藺に接続して示されている。通常、寄生トランジスタ
２９ａ及び３０ａは非導通状態にバイアスされているが
、基板１１ａ及びＰウェル１８ａ内に於いて横方向に電
流が流れる場合には抵抗１５ａ及び２３ａの両端部間に
電位差を形成し、その結果寄生トランジスタ２９ａ及び
３０ａがオンされる。
ンジスタ及びＰチャンネルトランジスタの他に、ＣＭＯ
８Ｉ置１０〈第１０図）の基板１１ａ内に合致でない“
寄生″ＰＮＰトランジスタ及びＮＰＮｔ−ランジスタが
形成されている。ＣＭＯ８＠置１０の寄生ＰＮＰトラン
ジスタ及びＮＰＮトランジスタをＩｌｂ図に示しである
。Ｐ型ソース１３ａと、Ｎ型基板１１ａと、Ｐウェル１
８ａとで寄生ＰＮＰトランジスタ２９ａを形成している
。一方、Ｎ型基板１１ａと、Ｐウェル１８ａと、Ｎ型ド
レイン２１ａとで寄生ＮＰＮトランジスタ３０ａを形成
している。ＰＮＰトランジスタ２９ａのベースとＮＰＮ
トランジスタ３０ａのコレクタの両方が基板１１ａを有
しているので、第１ｂ図の回路図は、ＰＮＰトランジス
タ２９ａのベースとＮＰＮトランジスタ３０ａの藺が電
気的に接続されている状態を示している。同様に、ＰＮ
Ｐトランジスタ２９ａのコレクタとＮＰＮトランジスタ
３０ａのベースとの間に電気的相互接続状態が存在する
ことを示しており、これはこれら両１１１が共通にＰウ
ェル１８ａを有するからである。基板抵抗１５ａ （抵
抗値Ｒ１を有する）をＰＮＰトランジスタ２９ａのエミ
ッタ（Ｐ型ソース１３ａによりて形成されている）とＰ
ＮＰ）−ランジスタ２９ａのベース（基板１１ａによっ
て形成されている）との藺に接続して示されている。何
故ならば、Ｐ型ソース１３ａは基板コンタクト１２ａを
介して基板抵抗１５ａに接続されているからである。同
様に、ＮＰＮトランジスタ３０ａのエミッタがノード２
４ａに接続して示されており、且つＰウェル抵抗２３ａ
（抵抗値Ｒ２を有している）がノード２４ａとＮＰＮ
トランジスタ３０ａのベース（Ｐウェル１８ａに対応）
の藺に接続して示されている。通常、寄生トランジスタ
２９ａ及び３０ａは非導通状態にバイアスされているが
、基板１１ａ及びＰウェル１８ａ内に於いて横方向に電
流が流れる場合には抵抗１５ａ及び２３ａの両端部間に
電位差を形成し、その結果寄生トランジスタ２９ａ及び
３０ａがオンされる。
第１ｂ図に示した回路の動作について説明すると、ノー
ド２４ａが接地接続されており、端子１４ａが正の供給
電圧ＶＣＣ（典型的に５ボルト）にＭ続されている。抵
抗・１５ａはＰＮＰトランジスタ２９ａのエミッタ１３
ａとベース１１ａとの間に接続されているので、ベース
１１ａはエミッタ１３ａよりも常に一層低い電位状態に
ある。従って、ＰＮＰトランジスタ２９ａがオンすると
、正電圧がＮＰＮトランジスタ３０ａのベースｉｓａへ
印加される。トランジスタ３０ａのエミッタ２１ａが接
地されているので、トランジスタ３０ａはオンされ、従
って端子１４ａに印加された正の供給電圧Ｖｃｃから抵
抗１５ａを介して接地２４ａへ電流が流される。その結
果、抵抗１５ａの両端部に於ける電圧降下が増加され、
従ってＰＮＰトランジスタ２９ａのエミッターベース接
合を介しての電圧が上興し、従ってトランジスタ２９ａ
は一層強くオン状態とされる。従って、ＮＰＮトランジ
スタ３０ａのベースへは一層高い電圧が印加され、従っ
てトランジスタ３０ａは一層強くオン状態とされる。こ
の様にして、奇生トランジスタ２９ａ及び３０ａを介し
て端子１４に印加された正の供給電圧Ｖｃｃから接地へ
電流が流される。この様な動作は“ラッチアップ”と呼
ばれ、ＣＭ Ｏ８＠置に於いて著しい電力消費を発生さ
せる原因となるものである。実際上、ラッチアップの発
生が酷い場合には、これらの寄生トランジスタを介して
発生される電力散逸によって発生される過度の熱によっ
て０ＭＯ８装置が破壊されることがある。
ド２４ａが接地接続されており、端子１４ａが正の供給
電圧ＶＣＣ（典型的に５ボルト）にＭ続されている。抵
抗・１５ａはＰＮＰトランジスタ２９ａのエミッタ１３
ａとベース１１ａとの間に接続されているので、ベース
１１ａはエミッタ１３ａよりも常に一層低い電位状態に
ある。従って、ＰＮＰトランジスタ２９ａがオンすると
、正電圧がＮＰＮトランジスタ３０ａのベースｉｓａへ
印加される。トランジスタ３０ａのエミッタ２１ａが接
地されているので、トランジスタ３０ａはオンされ、従
って端子１４ａに印加された正の供給電圧Ｖｃｃから抵
抗１５ａを介して接地２４ａへ電流が流される。その結
果、抵抗１５ａの両端部に於ける電圧降下が増加され、
従ってＰＮＰトランジスタ２９ａのエミッターベース接
合を介しての電圧が上興し、従ってトランジスタ２９ａ
は一層強くオン状態とされる。従って、ＮＰＮトランジ
スタ３０ａのベースへは一層高い電圧が印加され、従っ
てトランジスタ３０ａは一層強くオン状態とされる。こ
の様にして、奇生トランジスタ２９ａ及び３０ａを介し
て端子１４に印加された正の供給電圧Ｖｃｃから接地へ
電流が流される。この様な動作は“ラッチアップ”と呼
ばれ、ＣＭ Ｏ８＠置に於いて著しい電力消費を発生さ
せる原因となるものである。実際上、ラッチアップの発
生が酷い場合には、これらの寄生トランジスタを介して
発生される電力散逸によって発生される過度の熱によっ
て０ＭＯ８装置が破壊されることがある。
この様なラッチアップの開題を防止するか又は最少とす
る為の従来の１方法は、Ｐチャンネル装置とＮチャンネ
ル装置との間に極めて広いフィールド領域を与えるもの
である。ラッチアップを最少とするこの従来技術に於い
ては、第１ａ図に示したフィールド領域の最少幅ｄは１
０乃至１５ａである。この様な大きなフィールド領域を
使用することによって、これら寄生バイポーラトランジ
スタの電流利得（β値）を減少させ、その結果これら寄
生トランジスタを介して流れる電流を最少とさせること
が可能であるが、この様な大きなフィールド領域を使用
する場合には、与えられたシリコンの上に製造する０Ｍ
Ｏ８装置の数をも減少させることとなる。従って、ラッ
チアップを押える為に大きなフィールド領域を使用する
ということは、装置の集積度を低下させる原因となる。
る為の従来の１方法は、Ｐチャンネル装置とＮチャンネ
ル装置との間に極めて広いフィールド領域を与えるもの
である。ラッチアップを最少とするこの従来技術に於い
ては、第１ａ図に示したフィールド領域の最少幅ｄは１
０乃至１５ａである。この様な大きなフィールド領域を
使用することによって、これら寄生バイポーラトランジ
スタの電流利得（β値）を減少させ、その結果これら寄
生トランジスタを介して流れる電流を最少とさせること
が可能であるが、この様な大きなフィールド領域を使用
する場合には、与えられたシリコンの上に製造する０Ｍ
Ｏ８装置の数をも減少させることとなる。従って、ラッ
チアップを押える為に大きなフィールド領域を使用する
ということは、装置の集積度を低下させる原因となる。
０ＭＯ８Ｍ置に於いてラッチアップを押える別の方法と
しては、Ｒｕｎｏ等によって寄稿された“高密度化０Ｍ
Ｏ８用の逆行Ｐウェル（Ａ Ｒｅｔｒｏｇｒａｄｅ
Ｐ−ｗｅｌｌ Ｆｏｒ Ｈｉａｈｅｒ ｏｅｎ
ｓ＋ｔｙＣＭＯ８）″、ＩＥＥＥ電子デバイスに関する
トランズアクション、ＥＤ−２８轡、 ＮＯ，１０，１
９８１年１０月、 １１５−１１９頁、という文献に
記載されている。この文献によれば、Ｐウェルを極めて
浅い深さに形成することによって、横方向拡散を最少と
する技術を開示している。この文献に記載されたＰウェ
ルに於いては、従来のＰウェル（約２×１０ 原子数／
ｃｍ”のＰウェルド−バント濃度を使用）よりも一層
高濃度のＰ型ドーパント濃度（約２乃至５Ｘ１０ 原子
数／（ｉｌ” ）を使用している。従って、この様な構
成とすることによりＰウェルのシート抵抗を押えること
によってラッチアップを押えることを可能としている。
しては、Ｒｕｎｏ等によって寄稿された“高密度化０Ｍ
Ｏ８用の逆行Ｐウェル（Ａ Ｒｅｔｒｏｇｒａｄｅ
Ｐ−ｗｅｌｌ Ｆｏｒ Ｈｉａｈｅｒ ｏｅｎ
ｓ＋ｔｙＣＭＯ８）″、ＩＥＥＥ電子デバイスに関する
トランズアクション、ＥＤ−２８轡、 ＮＯ，１０，１
９８１年１０月、 １１５−１１９頁、という文献に
記載されている。この文献によれば、Ｐウェルを極めて
浅い深さに形成することによって、横方向拡散を最少と
する技術を開示している。この文献に記載されたＰウェ
ルに於いては、従来のＰウェル（約２×１０ 原子数／
ｃｍ”のＰウェルド−バント濃度を使用）よりも一層
高濃度のＰ型ドーパント濃度（約２乃至５Ｘ１０ 原子
数／（ｉｌ” ）を使用している。従って、この様な構
成とすることによりＰウェルのシート抵抗を押えること
によってラッチアップを押えることを可能としている。
しかしながら、Ｐウェルのドーパント濃度を増加させる
と、Ｐウェル１８ａとＮ型ソース１９ａとの間の容量が
増加されると共に、Ｐウェル１８ａとＮ型ドレイン２１
ａとの間の容量が増加され、その結果′＠−の動作速度
が劣化される。
と、Ｐウェル１８ａとＮ型ソース１９ａとの間の容量が
増加されると共に、Ｐウェル１８ａとＮ型ドレイン２１
ａとの間の容量が増加され、その結果′＠−の動作速度
が劣化される。
ＣＭＯ８Ｉｉ置に於けるラッチアップを押える為の更に
別′の方法は、Ｅ ５ｔｒｅｌＣｈ等の寄稿による“エ
ピタキシャル埋設層プロセスを使用した０ＭＯ８ＩＣに
於けるラッチアップ防止の分析（Ａｎ Ａ ｎａｌｙ
ｓｌｓ ｏｆ Ｌ ａｔｃｈ −ｕｐ Ｐ ｒｅ
ｖｅｎｔｉｏｎＩｎ ０ＭＯ８ＩＣ’ｓ Ｕｓｌｎ
ｏ ａｎ Ｅｐｌｔａｘｌａｌ−Ｂ ｕｒｌｅｄ
Ｌ ａｖｅｒ Ｐ ｒｏｃｅｓｓ）、ＩＥＤＭ’７
８ Ｐａｐｅｒ ９，７． １２月４−６．１９
７８年。
別′の方法は、Ｅ ５ｔｒｅｌＣｈ等の寄稿による“エ
ピタキシャル埋設層プロセスを使用した０ＭＯ８ＩＣに
於けるラッチアップ防止の分析（Ａｎ Ａ ｎａｌｙ
ｓｌｓ ｏｆ Ｌ ａｔｃｈ −ｕｐ Ｐ ｒｅ
ｖｅｎｔｉｏｎＩｎ ０ＭＯ８ＩＣ’ｓ Ｕｓｌｎ
ｏ ａｎ Ｅｐｌｔａｘｌａｌ−Ｂ ｕｒｌｅｄ
Ｌ ａｖｅｒ Ｐ ｒｏｃｅｓｓ）、ＩＥＤＭ’７
８ Ｐａｐｅｒ ９，７． １２月４−６．１９
７８年。
ワシントン Ｄ、Ｃ，の文献、及びＰ ａｙｎｅ等の寄
稿による“バルク０ＭＯ８内に於けるラッチアップの除
去（Ｅ １ｌｓｉｎａｔｉｏｎ ｏｆ Ｌ ａｔｃ
ｈ−ｕｐ １ｎＢｕｌｋ ０ＭＯ８）″、 ＩＥ
ＤＭ ”８０ Ｐａｐｅｒｌｏ、２．１２月８−１０
．１９８０年、ワシントンＤ、Ｃ，の文献に記載されて
いる。これら両方の文献に記載されている技術に於いて
は、基板の上にエピタキシャルシリコンを形成して第１
ａ図の抵抗１５ａのシート抵抗を最少とさせている。Ｅ
ｓｔｒｅｉｃｈ等の文献に於いては、更に、埋設層を使
用してｌｌａ図の抵抗２３ａの抵抗を最少とさせている
。しかしながら、この様にシート抵抗を最少とする為に
エピタキシャルシリコン■や埋設層を使用することは、
更に付加的な処理工程を必要とし、従ってＣＭＯ８ｉ！
置を製造するコストを増加させることとなる。更に、こ
の様に付加的な処理工程が必要である場合には、欠陥が
発生し、従って歩留を低下させることとなる。
稿による“バルク０ＭＯ８内に於けるラッチアップの除
去（Ｅ １ｌｓｉｎａｔｉｏｎ ｏｆ Ｌ ａｔｃ
ｈ−ｕｐ １ｎＢｕｌｋ ０ＭＯ８）″、 ＩＥ
ＤＭ ”８０ Ｐａｐｅｒｌｏ、２．１２月８−１０
．１９８０年、ワシントンＤ、Ｃ，の文献に記載されて
いる。これら両方の文献に記載されている技術に於いて
は、基板の上にエピタキシャルシリコンを形成して第１
ａ図の抵抗１５ａのシート抵抗を最少とさせている。Ｅ
ｓｔｒｅｉｃｈ等の文献に於いては、更に、埋設層を使
用してｌｌａ図の抵抗２３ａの抵抗を最少とさせている
。しかしながら、この様にシート抵抗を最少とする為に
エピタキシャルシリコン■や埋設層を使用することは、
更に付加的な処理工程を必要とし、従ってＣＭＯ８ｉ！
置を製造するコストを増加させることとなる。更に、こ
の様に付加的な処理工程が必要である場合には、欠陥が
発生し、従って歩留を低下させることとなる。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、寄生トランジスタが
導通状態となることを防止することによって０ＭＯ８装
置内に於けるラッチアップの発生を防止することを可能
とした０ＭＯ８装置を提供することを目的とする。本発
明によれば、電力供給電圧■匡と０ＭＯ８装置−の正電
圧供給源との闇に１ＷＡ又はそれ以上のダイオードから
構成される電圧降下手段を設けである。この様にして、
０ＭＯ８Ｍ置の電圧供給■を電力供給電圧Ｖｃｃよりも
少なくとも１個の順゛方向バイアスされたダイオードの
電圧−下分だけ低くすることにより、冑生トランジスタ
が導通状態とされることを防止することが可能となる。
した如き従来技術の欠点を解消し、寄生トランジスタが
導通状態となることを防止することによって０ＭＯ８装
置内に於けるラッチアップの発生を防止することを可能
とした０ＭＯ８装置を提供することを目的とする。本発
明によれば、電力供給電圧■匡と０ＭＯ８装置−の正電
圧供給源との闇に１ＷＡ又はそれ以上のダイオードから
構成される電圧降下手段を設けである。この様にして、
０ＭＯ８Ｍ置の電圧供給■を電力供給電圧Ｖｃｃよりも
少なくとも１個の順゛方向バイアスされたダイオードの
電圧−下分だけ低くすることにより、冑生トランジスタ
が導通状態とされることを防止することが可能となる。
本発明の別の形態に於いては、寄生ＮＰＮトランジスタ
のベースと接地との間に於ける電圧降下を増加させるこ
とによって寄生ＮＰＮトランジスタが導通状態となるこ
とを防止し、その結果本発明に基づいて構成されたＣＭ
Ｏ８Ｉｉｌｌに於いてラッチアップが発生することを防
止し且つラッチアップに関連する問題を解消している。
のベースと接地との間に於ける電圧降下を増加させるこ
とによって寄生ＮＰＮトランジスタが導通状態となるこ
とを防止し、その結果本発明に基づいて構成されたＣＭ
Ｏ８Ｉｉｌｌに於いてラッチアップが発生することを防
止し且つラッチアップに関連する問題を解消している。
以下、添付の図面を参考に本発明の具体的実施の態様に
ついて詳細に説明する。本発明の１実施例を回路図で第
１Ｃ図に示しである。第１ｃ図に於いても、第１ｂ図と
同様に、寄生トランジスタ２９Ｃ及び３００を示しであ
る。しかしながら、第１０図に於いては１本発明に基づ
いてダイオード３１０が付加されており、これにより寄
生トランジスタが存在することによってラッチアップが
発生することを押えることを可能としている。第１Ｃ図
に示した如く、ダイオード３１ｃは、ベースとコレクタ
とを相互接続させたＮＰＮトランジスタで構成すること
が可能である。一方、ダイオード３１ｃは、単一のＰＮ
接合で構成するものであっても良い。装置への電力供給
電圧Ｖｃｃ （ＩＩＩ型的には５ボルト）が端子１４０
へ印加される。ダイオード３１Ｃが存在しているので、
本装置へ供給される実際の電圧は、供給電圧■匡から順
方向バイアスされたダイオードを横切っての電圧降下分
■０を差引いたものである。この実際の電圧がノード９
６Ｃへ印加される。ダイオード３１ｃを付加しているの
で、寄生トランジスタ２９Ｃをオンさせるためには、抵
抗１５ｃ両端部に於ける電圧降下は２Ｖｏよりも大きく
なければならない。
ついて詳細に説明する。本発明の１実施例を回路図で第
１Ｃ図に示しである。第１ｃ図に於いても、第１ｂ図と
同様に、寄生トランジスタ２９Ｃ及び３００を示しであ
る。しかしながら、第１０図に於いては１本発明に基づ
いてダイオード３１０が付加されており、これにより寄
生トランジスタが存在することによってラッチアップが
発生することを押えることを可能としている。第１Ｃ図
に示した如く、ダイオード３１ｃは、ベースとコレクタ
とを相互接続させたＮＰＮトランジスタで構成すること
が可能である。一方、ダイオード３１ｃは、単一のＰＮ
接合で構成するものであっても良い。装置への電力供給
電圧Ｖｃｃ （ＩＩＩ型的には５ボルト）が端子１４０
へ印加される。ダイオード３１Ｃが存在しているので、
本装置へ供給される実際の電圧は、供給電圧■匡から順
方向バイアスされたダイオードを横切っての電圧降下分
■０を差引いたものである。この実際の電圧がノード９
６Ｃへ印加される。ダイオード３１ｃを付加しているの
で、寄生トランジスタ２９Ｃをオンさせるためには、抵
抗１５ｃ両端部に於ける電圧降下は２Ｖｏよりも大きく
なければならない。
尚、Ｖｏは順方向バイアスされたＰＮ接合を横切っての
電圧降下分である。従って、トランジスタ２９Ｃをオン
させる為には、電力供給電圧Ｖｃｃは、ダイオード３１
Ｇ及び寄生トランジスタ２９ｃのエミッターベース接合
の両方を順方向バイアスせねばならない。半導体ＩＩＭ
に於いて使用される多くの基板に於いては、基板抵抗１
５ｃ （Ｒ＋ ）は十分に低い値であり（例えば、約
１ 、０００Ω）、電力供給電圧Ｖαと寄生ＰＮＰトラ
ンジスタ２９ｃのベースとの間に於いて２Ｖｏ以上の電
圧降下が発生することを防止する。この様に、寄生トラ
ンジスタ２９０はオンされることから防止される。
電圧降下分である。従って、トランジスタ２９Ｃをオン
させる為には、電力供給電圧Ｖｃｃは、ダイオード３１
Ｇ及び寄生トランジスタ２９ｃのエミッターベース接合
の両方を順方向バイアスせねばならない。半導体ＩＩＭ
に於いて使用される多くの基板に於いては、基板抵抗１
５ｃ （Ｒ＋ ）は十分に低い値であり（例えば、約
１ 、０００Ω）、電力供給電圧Ｖαと寄生ＰＮＰトラ
ンジスタ２９ｃのベースとの間に於いて２Ｖｏ以上の電
圧降下が発生することを防止する。この様に、寄生トラ
ンジスタ２９０はオンされることから防止される。
トランジスタ２９０がオンされないので、トランジスタ
３００のベースへは正電圧が印加されず、従ってトラン
ジスタ３０Ｃはオフ状態を維持し、その結果ラッチアッ
プの発生が防止される。
３００のベースへは正電圧が印加されず、従ってトラン
ジスタ３０Ｃはオフ状態を維持し、その結果ラッチアッ
プの発生が防止される。
第１Ｃ図の回路に対応する装置の断面を第１ｄ図に示し
である。尚、従来装置に関して説明した各要素に対応す
るものと同一の要素には同一の参照番号を付しである。
である。尚、従来装置に関して説明した各要素に対応す
るものと同一の要素には同一の参照番号を付しである。
本発明に基づいて構成された＠胃に於いては、トランジ
スタ３１ｃのベースを形成する付加的なＰ領域４１ｃと
、Ｐ領域４１Ｃにコンタクトするコンタクト領域５７ｃ
及び５８Ｃと、ベース４１ｃ内に形成されたＮ型エミッ
タ５１０とを有している。トランジスタ３１ｃのコレク
タはＮ型基板１１Ｃを有してい番。
スタ３１ｃのベースを形成する付加的なＰ領域４１ｃと
、Ｐ領域４１Ｃにコンタクトするコンタクト領域５７ｃ
及び５８Ｃと、ベース４１ｃ内に形成されたＮ型エミッ
タ５１０とを有している。トランジスタ３１ｃのコレク
タはＮ型基板１１Ｃを有してい番。
本発明の別の実施例に於いては（不図示）、ダイオード
３１０の代りにＮ個の直列接続したダイオード（Ｎは正
整数）を使用している。この実施例に於いては、トラン
ジスタ２９Ｃをオンさせる為には、抵抗１５０が（Ｎ＋
１）Ｖｏよりも大きな電圧降下を与えるものでなければ
ならない。従って、（Ｎ＋１）Ｖｏの電圧降下を与える
のに必要なものよりも抵抗１５ｃの抵抗値が小さい場合
には、寄生ＰＮＰトランジスタ２９Ｃはオンされず、従
って寄生ＮＰＮトランジスタ３０Ｃがオンされることが
防止され、その結果ラッチアップの発生が回避される。
３１０の代りにＮ個の直列接続したダイオード（Ｎは正
整数）を使用している。この実施例に於いては、トラン
ジスタ２９Ｃをオンさせる為には、抵抗１５０が（Ｎ＋
１）Ｖｏよりも大きな電圧降下を与えるものでなければ
ならない。従って、（Ｎ＋１）Ｖｏの電圧降下を与える
のに必要なものよりも抵抗１５ｃの抵抗値が小さい場合
には、寄生ＰＮＰトランジスタ２９Ｃはオンされず、従
って寄生ＮＰＮトランジスタ３０Ｃがオンされることが
防止され、その結果ラッチアップの発生が回避される。
１個以上のＣＭＯ８＠置を使用する集積回路に於いては
、全集積回路装置を駆動するのに十分な電流を供給する
ことが可能な単一のダイオード３１ｃ （又は、１組
の直列接続したＮ個のダイオード）を使用する。約５０
０ミリワツトの電力散逸を有し且つ供給電圧Ｖｃｃが５
ボルトである典型的なＣＭＯ８集積回路に於いては、ダ
イオード３１０は、本集積回路に対し１００ミリアンペ
アの電流を併給可能なものでなければならない。約２×
１０原子数／Ｃ−３の標準のＰウェルド−パント濃度を
使用する場合には、１００ミリアンペアの電流を供給可
能なダイオード３１ｃを約１００平方ミルの表面積内に
形成する。一層裏度のドーパント濃度を使用するか、ま
たはダイオード３１Ｃを一１ｍ高度のドーパント濃度を
有する（第１ｄ図に断面で示した如く）別のＰウェル内
に形成する場合には、ダイオード３１ｃを形成するのに
必要な表面積を減少させることが可能である。例えば、
Ｐ領域４１Ｃが約２×１０ 原子数／ Ｃ１”のＰ型ド
ーパント濃度を有している場合には、熱を過剰に蓄積す
ることなしに１００ミリアンペアの電流を供給すること
が可能なダイオード３１ｃを約５平方ミルの表面積内に
製造することが可能である。この高度にドープしたＰ型
領域４１Ｃは、ラッチアップの発生を防止する目的以外
に高電流担持能力を有する付加的なバイポーラトランジ
スタを形成する為に使用することが可能である。
、全集積回路装置を駆動するのに十分な電流を供給する
ことが可能な単一のダイオード３１ｃ （又は、１組
の直列接続したＮ個のダイオード）を使用する。約５０
０ミリワツトの電力散逸を有し且つ供給電圧Ｖｃｃが５
ボルトである典型的なＣＭＯ８集積回路に於いては、ダ
イオード３１０は、本集積回路に対し１００ミリアンペ
アの電流を併給可能なものでなければならない。約２×
１０原子数／Ｃ−３の標準のＰウェルド−パント濃度を
使用する場合には、１００ミリアンペアの電流を供給可
能なダイオード３１ｃを約１００平方ミルの表面積内に
形成する。一層裏度のドーパント濃度を使用するか、ま
たはダイオード３１Ｃを一１ｍ高度のドーパント濃度を
有する（第１ｄ図に断面で示した如く）別のＰウェル内
に形成する場合には、ダイオード３１ｃを形成するのに
必要な表面積を減少させることが可能である。例えば、
Ｐ領域４１Ｃが約２×１０ 原子数／ Ｃ１”のＰ型ド
ーパント濃度を有している場合には、熱を過剰に蓄積す
ることなしに１００ミリアンペアの電流を供給すること
が可能なダイオード３１ｃを約５平方ミルの表面積内に
製造することが可能である。この高度にドープしたＰ型
領域４１Ｃは、ラッチアップの発生を防止する目的以外
に高電流担持能力を有する付加的なバイポーラトランジ
スタを形成する為に使用することが可能である。
本発明の特徴を利用することにより、ＣＭＯ８＠置に於
いてラッチアップが発生することを防止しており、且つ
ＣＭＯ８′＠置のフィールド領域の幅を減少させること
を可能としている。例えば、１１ａ図に於いてｄで示し
た如〈従来のｃｖｏｓ装置に於けるフィールド領域の幅
は、ラッチアップの発生を押える為には１乃至１゜５Ｐ
ｍの程度の寸法を必要としていたが、本発明に於いては
、Ｐチャンネル装置とＮチャンネル装置との闇のフィー
ルド領域の幅を約０．４ＪＩＩｌ程度に減少させること
を可能としている。
いてラッチアップが発生することを防止しており、且つ
ＣＭＯ８′＠置のフィールド領域の幅を減少させること
を可能としている。例えば、１１ａ図に於いてｄで示し
た如〈従来のｃｖｏｓ装置に於けるフィールド領域の幅
は、ラッチアップの発生を押える為には１乃至１゜５Ｐ
ｍの程度の寸法を必要としていたが、本発明に於いては
、Ｐチャンネル装置とＮチャンネル装置との闇のフィー
ルド領域の幅を約０．４ＪＩＩｌ程度に減少させること
を可能としている。
ラッチアップの発生を極力回避することを可能とすると
いうことに加えて、本発明に基づいて構成された０Ｍ０
８回路に於いては、電源電圧■匡と同一の５ボルトを使
用する従来のＣＭＯ８ｉｍｌと比べて動作速度が向上さ
れている。第２図に示した如く、小寸法ＭＯ８装置に於
いては、電源電圧〈電力供給電圧）が減少すると共にＭ
ＯＳ Ｈ胃のゲート遅れは一般的に減少する。しかし
ながら、多くのＣＭ ＯＳ ＠璽は、他の回路と適合性
を有するものとする為に電源電圧Ｖｃｃ−５ボルトで駆
動される構成となっている。本発明に於いては、ＣＭＯ
８！置を外部的に電源電圧Ｖｏｃ−５ボルトによって駆
動することが可能であり、従って他の回路と適合性を維
持することが可能である。一方、内部的には５ボルトよ
りも１個又はそれ以上のダイオード降下分（Ｖｏ）だけ
低い電圧Ｖ−ｃｃによって駆動することが可能であるの
で、従来のＣＭＯ８装置と比較して動作速度が向上され
ている。
いうことに加えて、本発明に基づいて構成された０Ｍ０
８回路に於いては、電源電圧■匡と同一の５ボルトを使
用する従来のＣＭＯ８ｉｍｌと比べて動作速度が向上さ
れている。第２図に示した如く、小寸法ＭＯ８装置に於
いては、電源電圧〈電力供給電圧）が減少すると共にＭ
ＯＳ Ｈ胃のゲート遅れは一般的に減少する。しかし
ながら、多くのＣＭ ＯＳ ＠璽は、他の回路と適合性
を有するものとする為に電源電圧Ｖｃｃ−５ボルトで駆
動される構成となっている。本発明に於いては、ＣＭＯ
８！置を外部的に電源電圧Ｖｏｃ−５ボルトによって駆
動することが可能であり、従って他の回路と適合性を維
持することが可能である。一方、内部的には５ボルトよ
りも１個又はそれ以上のダイオード降下分（Ｖｏ）だけ
低い電圧Ｖ−ｃｃによって駆動することが可能であるの
で、従来のＣＭＯ８装置と比較して動作速度が向上され
ている。
更に、本発明に基づいて構成された０ＭＯ８装置に於け
る利点としては、同等の従来のＰチヤンネル装置よりも
一層短いチャンネル長を有するＰチャンネル装置を構成
することが可能であるということである。第１ｄ図に示
した如く、ソース１３Ｃは電圧Ｖ′匡へ接続されており
、電圧Ｖ−ＣＣは電源電圧Ｖｃｃへ接続されている基板
１１ｃよりも一層負電位である。従って、Ｐチャンネル
ソース１３ｃと基板１１ｃとによって形成されるベース
−エミッタ接合は逆バイアスされ、その結ＲＰ型ソース
１３ｃ （エミッタを形成）と、Ｎ型基板１１Ｃ（ベー
スを形成）と、Ｐ型ドレイン１７ｃ（コレクタを形成）
とによって形成されているこれまで説明しなかった寄生
ＰＮＰトランジスタがオンされることを防止している。
る利点としては、同等の従来のＰチヤンネル装置よりも
一層短いチャンネル長を有するＰチャンネル装置を構成
することが可能であるということである。第１ｄ図に示
した如く、ソース１３Ｃは電圧Ｖ′匡へ接続されており
、電圧Ｖ−ＣＣは電源電圧Ｖｃｃへ接続されている基板
１１ｃよりも一層負電位である。従って、Ｐチャンネル
ソース１３ｃと基板１１ｃとによって形成されるベース
−エミッタ接合は逆バイアスされ、その結ＲＰ型ソース
１３ｃ （エミッタを形成）と、Ｎ型基板１１Ｃ（ベー
スを形成）と、Ｐ型ドレイン１７ｃ（コレクタを形成）
とによって形成されているこれまで説明しなかった寄生
ＰＮＰトランジスタがオンされることを防止している。
従って、本発明に基づいて構成されたＣＭＯ８＠置に於
いてはバンチスルーが発生する危険性なしにＰチャンネ
ルソース１３ＣとＰチャンネルドレイン１７ｃとの閣の
チャンネル長さを一層短くすることを可能としている。
いてはバンチスルーが発生する危険性なしにＰチャンネ
ルソース１３ＣとＰチャンネルドレイン１７ｃとの閣の
チャンネル長さを一層短くすることを可能としている。
尚、バンチスルーとは、この場合には、ソース１３ｃと
、基板１１ｃと、ドレイン１７ｃとによって形成されて
いる寄生バイポーラトランジスタの動作に基づいてソー
スからドレインへ電流が流れることを意味する。
、基板１１ｃと、ドレイン１７ｃとによって形成されて
いる寄生バイポーラトランジスタの動作に基づいてソー
スからドレインへ電流が流れることを意味する。
ＭＯ８装置に於ける電流駆動能力はチャンネル長さに逆
比例する。従って、本発明に基づいて構成されたＰチャ
ンネル装置は従来のＰチャンネルＩＩＩと比較してチャ
ンネル長が減少されているので、本発明に基づいて構成
された０ＭＯ８装置は従来のＣＭＯ８＠置と比較してそ
の性能が一層向上されると共に動作速度が増加されてい
る。
比例する。従って、本発明に基づいて構成されたＰチャ
ンネル装置は従来のＰチャンネルＩＩＩと比較してチャ
ンネル長が減少されているので、本発明に基づいて構成
された０ＭＯ８装置は従来のＣＭＯ８＠置と比較してそ
の性能が一層向上されると共に動作速度が増加されてい
る。
本発明の更に別の実施例を第１ｅ図に示しである。この
実施例は第１０図に示した実施例と類似しており、ＮＰ
Ｎ寄生トランジスタ３０ｄのベース１８ｄと接地２４ｄ
との間に介挿させて電圧降下手段ｖ×を設けである。こ
の電圧降下手段Ｖ×は、寄生ＮＰＮトランジスタ３０ｄ
のベース−エミッタ接合を逆バイアスする傾向にあり、
従ってＮＰＮトランジスタ３０ｄがオン動作されること
を防止する。即ち、電圧降下手段ｖ×に打勝って寄生Ｎ
ＰＮトランジスタ３０ｄのベース−エミッタ接合を順方
向バイアスさせるためには、抵抗２３ｄを介して接地へ
向は著しく大きな電流が流れねばならない。勿論、電圧
降下手段Ｖ×はダイオード３１０によって与えられる電
圧降下と共に使用することも可能であるが、この様な電
圧降下手段ｖ×をそれだけで使用することも可能である
。
実施例は第１０図に示した実施例と類似しており、ＮＰ
Ｎ寄生トランジスタ３０ｄのベース１８ｄと接地２４ｄ
との間に介挿させて電圧降下手段ｖ×を設けである。こ
の電圧降下手段Ｖ×は、寄生ＮＰＮトランジスタ３０ｄ
のベース−エミッタ接合を逆バイアスする傾向にあり、
従ってＮＰＮトランジスタ３０ｄがオン動作されること
を防止する。即ち、電圧降下手段ｖ×に打勝って寄生Ｎ
ＰＮトランジスタ３０ｄのベース−エミッタ接合を順方
向バイアスさせるためには、抵抗２３ｄを介して接地へ
向は著しく大きな電流が流れねばならない。勿論、電圧
降下手段Ｖ×はダイオード３１０によって与えられる電
圧降下と共に使用することも可能であるが、この様な電
圧降下手段ｖ×をそれだけで使用することも可能である
。
どちらの場合に於いても、従来の０ＭＯ８装置の場合と
比較して、０ＭＯ８装置に於けるラッチアップの発生の
可能性を著しく減少させることを可能とする。
比較して、０ＭＯ８装置に於けるラッチアップの発生の
可能性を著しく減少させることを可能とする。
電圧降下手段Ｖｘはその他の多くの方法によって構成す
ることが可能である。その１例として、ノード２２ｄを
本ＣＭＯ８装置を有する半導体パッケージの外部ビンに
接続させる。半導体装置の外部に於いて、電圧降下手段
Ｖ×をノード２２ｄに接続されたビンと接地との藺に接
続する。
ることが可能である。その１例として、ノード２２ｄを
本ＣＭＯ８装置を有する半導体パッケージの外部ビンに
接続させる。半導体装置の外部に於いて、電圧降下手段
Ｖ×をノード２２ｄに接続されたビンと接地との藺に接
続する。
一方、ノード２２ｄを外部ビンに接続し、且つ１個又は
それ以上のＰＮ接合をノード２２ｄ （システム接地）
に接続したビンとノード２４ｄ （ＣＭＯ８＠置の接
地）との間に直列接続させる。この様にして、所要の電
圧降下Ｖ×をベース１８ｄと接地との闇に与えることが
可能である。
それ以上のＰＮ接合をノード２２ｄ （システム接地）
に接続したビンとノード２４ｄ （ＣＭＯ８＠置の接
地）との間に直列接続させる。この様にして、所要の電
圧降下Ｖ×をベース１８ｄと接地との闇に与えることが
可能である。
奇生ＮＰＮトランジスタ３０ｄのベース１８ｄと接地と
の闇に電圧降下Ｖｘを与える為の更に別の技術としては
、ＣＭＯ８＠冒を具備した半導体チップ上に逆バイアス
発生器を設けることである。
の闇に電圧降下Ｖｘを与える為の更に別の技術としては
、ＣＭＯ８＠冒を具備した半導体チップ上に逆バイアス
発生器を設けることである。
この様な逆バイアス発生器は、ＭａｒｔｌｎＯ等の寄稿
による“ＭＯＳダイナミックメモリ用のオンダッシュチ
ップ逆バイアス発生器（Ａｎ Ｏｎ −Ｄａｓｈ
Ｃｈｉｐ Ｂａｃｋ −Ｂｉａｓ Ｇｅｎｅｒａｔ
ｏｒ ｆｏｒＭＯ８ＤＶｎａ＊ｌｃ Ｍｅｓｏｒｙ
）”、 ＩＥＥＥジャーナル俸オプ・ソリッドステ
イト・サーキツツ。
による“ＭＯＳダイナミックメモリ用のオンダッシュチ
ップ逆バイアス発生器（Ａｎ Ｏｎ −Ｄａｓｈ
Ｃｈｉｐ Ｂａｃｋ −Ｂｉａｓ Ｇｅｎｅｒａｔ
ｏｒ ｆｏｒＭＯ８ＤＶｎａ＊ｌｃ Ｍｅｓｏｒｙ
）”、 ＩＥＥＥジャーナル俸オプ・ソリッドステ
イト・サーキツツ。
Ｖｏｌ、 ＳＧ−１５，Ｎｏ、５．１９８ｏ年１０月
、 ａ２０−８２５頁に掲載されている文献に記載さ
れている。
、 ａ２０−８２５頁に掲載されている文献に記載さ
れている。
この文献に於いてはＭＯＳメモリ装置と共に使用する逆
バイアス発生器として記載されているが、この逆バイア
ス発生器を使用して本発明に基づいて構成されたＣＭＯ
Ｓデバイスの残部を有する同一のシリコンチップ上に電
圧降下ｖ×を与える為に使用することが可能である。こ
の様な逆バイアス発生器の構成及び動作については上記
した文献に記載されているので本明細書に於いてはその
説明を割愛する。チップ上に逆バイアス発生器を設けて
所要電圧降下■×を与える構成とすることにより、ノー
ド２２ｄへ接続する為の外部ビンを使用する必要性を取
除いている。
バイアス発生器として記載されているが、この逆バイア
ス発生器を使用して本発明に基づいて構成されたＣＭＯ
Ｓデバイスの残部を有する同一のシリコンチップ上に電
圧降下ｖ×を与える為に使用することが可能である。こ
の様な逆バイアス発生器の構成及び動作については上記
した文献に記載されているので本明細書に於いてはその
説明を割愛する。チップ上に逆バイアス発生器を設けて
所要電圧降下■×を与える構成とすることにより、ノー
ド２２ｄへ接続する為の外部ビンを使用する必要性を取
除いている。
この様な電圧降下手段ｖ×を使用した場合には、本発明
のＰチャンネル装置が従来のＰチャンネルｍｍと比較し
て改善されている様に、Ｎチャンネル装置についても従
来のＮチャンネル装置と比較して同様の改良点を得るこ
とが可能である。従って、本発明によれば、電圧降下手
段ｖ×を使用することにより、０ＭＯ８装置のラッチア
ップの問題を最少銀のものとすると共に、Ｎチャンネル
装置のスイッチング速度を増加させており、従ってＣＭ
Ｏ８ＩＩＩに印加される電源電圧を減少させたことによ
って従来の０ＭＯ８装置と比較して本発明に基づいて構
成されたＣＭＯ８回路全体としてのスイッチング速度が
向上されている。更に、Ｎ型ソース１９Ｃ（エミッタを
形成）と、Ｐウェル１８Ｃ（ベースを形成）と、Ｎ型ド
レイン２１Ｃ（コレクタを形成）とによって形成されて
いる寄生ＮＰＮバイポーラトランジスタ（第１ｄ図参照
）のベース−エミッタ接合を逆バイアスさせることによ
って、パンチスルーの発生の危険性を増加させることな
しに、従来のＣＭＯ８ｉｉ置に於いて使用されていたＮ
チャンネル装置よりも一１％ｉいチャンネル長を有する
Ｎチャンネル装置を使用したＣＭＯ８＠置を製造するこ
とが可能である。従うて、本発明によれば、Ｎチャンネ
ルトランジスタの電流処理能力及びＮチャンネルトラン
ジスタの動作速度は従来のＮチャンネルトランジスタよ
りも向上されており、従って本発明に基づいて構成され
たＣＭＯＳデバイスそれ自体の電流処理能力及び動作速
度も向上されている。
のＰチャンネル装置が従来のＰチャンネルｍｍと比較し
て改善されている様に、Ｎチャンネル装置についても従
来のＮチャンネル装置と比較して同様の改良点を得るこ
とが可能である。従って、本発明によれば、電圧降下手
段ｖ×を使用することにより、０ＭＯ８装置のラッチア
ップの問題を最少銀のものとすると共に、Ｎチャンネル
装置のスイッチング速度を増加させており、従ってＣＭ
Ｏ８ＩＩＩに印加される電源電圧を減少させたことによ
って従来の０ＭＯ８装置と比較して本発明に基づいて構
成されたＣＭＯ８回路全体としてのスイッチング速度が
向上されている。更に、Ｎ型ソース１９Ｃ（エミッタを
形成）と、Ｐウェル１８Ｃ（ベースを形成）と、Ｎ型ド
レイン２１Ｃ（コレクタを形成）とによって形成されて
いる寄生ＮＰＮバイポーラトランジスタ（第１ｄ図参照
）のベース−エミッタ接合を逆バイアスさせることによ
って、パンチスルーの発生の危険性を増加させることな
しに、従来のＣＭＯ８ｉｉ置に於いて使用されていたＮ
チャンネル装置よりも一１％ｉいチャンネル長を有する
Ｎチャンネル装置を使用したＣＭＯ８＠置を製造するこ
とが可能である。従うて、本発明によれば、Ｎチャンネ
ルトランジスタの電流処理能力及びＮチャンネルトラン
ジスタの動作速度は従来のＮチャンネルトランジスタよ
りも向上されており、従って本発明に基づいて構成され
たＣＭＯＳデバイスそれ自体の電流処理能力及び動作速
度も向上されている。
以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
（、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。例えば上述した本発
明の実施例に於いてはＮ型基板及びＮ型基板内に形成し
たＰウェルを有する０ＭＯ８装置に於けるラッチアップ
の発生を防止するのに有用なものとして説明したが、本
発明はこの様な特定例にのみ限られるものではなく、Ｐ
型基板とＰ型基板内に形成したＮウェルとを有するＣＭ
ＯＳデバイスに於いてラッチアップを防止する為に適用
することも可能なものである。
本発明はこれら具体例にのみ限定されるべきものではな
（、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。例えば上述した本発
明の実施例に於いてはＮ型基板及びＮ型基板内に形成し
たＰウェルを有する０ＭＯ８装置に於けるラッチアップ
の発生を防止するのに有用なものとして説明したが、本
発明はこの様な特定例にのみ限られるものではなく、Ｐ
型基板とＰ型基板内に形成したＮウェルとを有するＣＭ
ＯＳデバイスに於いてラッチアップを防止する為に適用
することも可能なものである。
１１１１ａ図は従来の０ＭＯ８装置の構成を示した概略
図、第１ｂ図は第１ａ図に示したＣＭＯ８装１内に形成
される寄生トランジスタを示した回路図、第１Ｃ図は本
発明の１実施例を示した回路図、第１ｄ図は本発明に基
づいて構成されたＣＭＯ８ｔＡＨの１例を示した断面図
、第１ｅ図は本発明の別の実施例を示した回路図、１１
２図は種々の半導体技術に対する電力供給電圧とゲート
遅れとの関係を表わしたグラフ図、である。 （符号の説明） １０： ＣＭＯ８＠置 １１： 基板 １８： ウェル １４ａ： 端子 ２２．２４ ： ノード ２９ａ： 寄生ＰＮＰトランジスタ ３０ａ： 寄生ＮＰＮトランジスタ ３１： ダイオード ■×＝ 電圧降下手段
図、第１ｂ図は第１ａ図に示したＣＭＯ８装１内に形成
される寄生トランジスタを示した回路図、第１Ｃ図は本
発明の１実施例を示した回路図、第１ｄ図は本発明に基
づいて構成されたＣＭＯ８ｔＡＨの１例を示した断面図
、第１ｅ図は本発明の別の実施例を示した回路図、１１
２図は種々の半導体技術に対する電力供給電圧とゲート
遅れとの関係を表わしたグラフ図、である。 （符号の説明） １０： ＣＭＯ８＠置 １１： 基板 １８： ウェル １４ａ： 端子 ２２．２４ ： ノード ２９ａ： 寄生ＰＮＰトランジスタ ３０ａ： 寄生ＮＰＮトランジスタ ３１： ダイオード ■×＝ 電圧降下手段
Claims (1)
- 【特許請求の範囲】 １、電力源へ接続する為の第１端子と、接地へ接続する
為の第２端子と、前記第１端子へ接続されＭ］導電型を
有する半導体基板と、前記基板内に形成され前記第１導
電型とは反対の１２導電型を有するウェル領域と、前記
基板内に形成され各々が前記第２導電型を有する第１ソ
ース領域及び第１ドレイン領域と、前記ウェル領域内に
形成され各々が前記第１導電型を有する第２ソース領域
及びｊｌ！２ドレイン領域と、前記第１ソース領域及び
第１トレイン領域の閣の前記基板の部分の上方に位置さ
れ且つ前記基板から絶縁された第１ゲート電極と、前記
第２ソース領域及び第２ドレイン領域の闇の前記ウェル
領域の部分の上方に位置され前記ウェル領域から絶縁さ
れた第２ゲート電極と、前記第１ｍ子及び前記第１ソー
ス領域との間に接続して設けられた電圧降下手段とを有
し、電力が前記ＣＭＯＳデバイスへ印加された場合に前
記電圧降下手段が前記第１ソース領域を前記第１端子よ
りも一層正の状態とさせることを特徴とする装置。 ２、上記第１項の０Ｍ０８＠置に於いて、前記第２端子
と前記ウェル領域との間に直列接続して第２電圧降下手
段を有しており、前記第２電圧降下手段が前記ウェル領
域を接地電位に関して角にさせることを特徴とする装置
。 ３、上記第１項又は第２項のＣＭＯ８ｉｉｌに於いて、
前記電圧降下手段が少なくとも１個のＰＮ接合ダイオー
ドを有しており、従プて前記相補型ＭＯ８装置のラッチ
アップの危険性を実質的に減少させたことを特徴とする
装置。 ４、上記１１項又は第２項のＣＭＯ８ＩＩＩに於いて、
前記第１端子に接続されている前記電圧降下手段が、複
数個のダイオードを有しており、前記ＣＭＯ８装毅に電
力が印加された場合に前記ダイオードは順方向バイアス
されることを特徴とする特許 ５、上記第２項のＣＭＯ８＠置に於いて、前記第２端子
に接続されている前記電圧降下手段が、直列接続された
複数個のダイオードを有することをＷＩＷｉとする装置
。 ６、上記第５項のＣＭＯ８＠雪に於いて、前記ダイオー
ドの１個又はそれ以上がコレクタとベースとを相互接続
したバイポーラトランジスタを有することを特徴とする
装置。 ７、上記第１項乃至第６項の内の何れか１項の０ＭＯ８
装置に於いて、前記第１導電型がＮ型であり、前記１２
ｍ電型がＰ型であることを特徴とする装置。 ８、上記第４項の０ＭＯ８装置に於いて、前記複数個の
ダイオードが高ドーパント濃度を有する第２ウエル領域
内に形成されており、従って高置！１ｔ５１！ｌ理能力
を有する小型のダイオードを構成していることを特徴と
する装置。 ９、正電力源に接続された第１端子と、接地接続された
第２端子と、前記第１端子に接続され第１導電型を有す
る半導体基板と、前記基板内に形成され前記第１導電型
とは反対の第２１電型を有するウェル領域と、前記基板
内に形成され各々が前記第２導電型を有する第１ソース
領域及び第１ドレイン領域と、前記ウェル領域内に形成
され各々が前記第１導電型を有する第２ソース領域及び
第２ドレイン領域と、前記第１ソース領域及び第１ドレ
イン鋼域の間に於ける前記基板の部分の上方に位置され
前記基板から絶縁された第１ゲート電極と、前記第２ソ
ース領域及び第２ドレイン領域の間に於ける前記ウェル
領域の部分の上方に位置され前記ウェル領域から絶縁さ
れた第２ゲート電極と、前記第２端子及び前記ウェル領
域の間に直列接続された電圧降下手段とを有し、前記電
圧降下手段が前記ウェル領域を接地電位に関して負にさ
せることを特徴とする装置。 １０、上記第９項の０ＭＯ８装置に於いて、前記電圧降
下手段が少なくとも１個のＰＮ接合ダイオードを有し、
従って前記相補型ＭＯ８Ｉ置のラッチアップの危険性を
実質的に減少させたことを特徴とする装置。 １１、上記第９項のＣＭＯ８＠置に於いて、前記第２端
子に接続された前記電圧降下手段が直列接続された複数
個のダイオードを有することを特徴とする装置。 １２、上記第１１項の０ＭＯ８装置に於いて、前記ダイ
オードの１個以上のものがコレクタとベースとを相互接
続したバイポーラトランジスタを有することを特徴とす
るｉ！瞳。 １３、上記第９項乃至第１２項の内の何れか１項のＣＭ
Ｏ８＠置に於いて、前記第１導電型がＮ型であり、前記
第２導電型がＰ型であることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33877882A | 1982-01-11 | 1982-01-11 | |
| US338778 | 1982-01-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130557A true JPS58130557A (ja) | 1983-08-04 |
Family
ID=23326134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58001835A Pending JPS58130557A (ja) | 1982-01-11 | 1983-01-11 | Ｃｍｏｓ装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0084000A3 (ja) |
| JP (1) | JPS58130557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014105A (en) * | 1987-06-30 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device of complementary integrated circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121971A (ja) * | 1982-12-23 | 1984-07-14 | モトロ−ラ・インコ−ポレ−テツド | 基準化ｃｍｏｓデバイス用入力保護回路およびバイアス方法 |
| JPS60231356A (ja) * | 1984-04-28 | 1985-11-16 | Mitsubishi Electric Corp | 相補形金属酸化膜半導体集積回路装置 |
| GB2171249A (en) * | 1985-02-14 | 1986-08-20 | Siliconix Ltd | Improved monolithic integrated circuits |
| DE3507181A1 (de) * | 1985-03-01 | 1986-09-04 | IC - Haus GmbH, 6501 Bodenheim | Schaltungsanordnung zur vermeidung parasitaerer substrat-effekte in integrierten schaltkreisen |
| FR2623016B1 (fr) * | 1987-11-06 | 1991-06-14 | Thomson Semiconducteurs | Dispositif de fusion d'un fusible dans un circuit integre de type cmos |
| DE3821644A1 (de) * | 1987-12-23 | 1989-12-28 | Siemens Ag | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| JPH07502382A (ja) * | 1992-10-15 | 1995-03-09 | スタンダード マイクロシステムズ コーポレーション | 集積回路における絶縁 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3855549A (en) * | 1973-08-24 | 1974-12-17 | Rca Corp | Circuit, such as cmos crystal oscillator, with reduced power consumption |
| US4039869A (en) * | 1975-11-28 | 1977-08-02 | Rca Corporation | Protection circuit |
| JPS57180159A (en) * | 1981-04-30 | 1982-11-06 | Oki Electric Ind Co Ltd | Mos integrated circuit device |
| JPS5852869A (ja) * | 1981-09-24 | 1983-03-29 | Nec Corp | 半導体装置 |
-
1983
- 1983-01-04 EP EP83400013A patent/EP0084000A3/en not_active Withdrawn
- 1983-01-11 JP JP58001835A patent/JPS58130557A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014105A (en) * | 1987-06-30 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device of complementary integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0084000A2 (en) | 1983-07-20 |
| EP0084000A3 (en) | 1985-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0116820B1 (en) | Complementary mos circuit | |
| KR950007573B1 (ko) | 회로를 웰로 분리한 반도체장치 | |
| JP3246807B2 (ja) | 半導体集積回路装置 | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| US4672584A (en) | CMOS integrated circuit | |
| JPH09172174A (ja) | 半導体デバイス | |
| KR100243496B1 (ko) | 반도체 장치 | |
| US5338986A (en) | Latch-up resistant CMOS output circuit | |
| US4799101A (en) | Substrate bias through polysilicon line | |
| KR940000519B1 (ko) | 반도체 장치 | |
| US4907059A (en) | Semiconductor bipolar-CMOS inverter | |
| JPS58130557A (ja) | Ｃｍｏｓ装置 | |
| US4689653A (en) | Complementary MOS integrated circuit including lock-up prevention parasitic transistors | |
| US4812891A (en) | Bipolar lateral pass-transistor for CMOS circuits | |
| KR100240131B1 (ko) | 씨엠오에스(cmos)회로의 래치업 저감출력드라이버 및 래치 업 저감방법 | |
| KR100223671B1 (ko) | 다중 전원전압을 가지는 반도체 메모리 장치 | |
| JPS61283158A (ja) | 相補型ｍｏｓトランジスタ回路 | |
| JP3274561B2 (ja) | 半導体集積回路 | |
| JPS6233752B2 (ja) | ||
| JPH058584B2 (ja) | ||
| GB2098799A (en) | Multi-level interconnection system for integrated circuits | |
| JPS58186947A (ja) | 半導体装置 | |
| JPH0532908B2 (ja) | ||
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JPS59123256A (ja) | 半導体集積回路 |